JP2023016594A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置のオン抵抗を十分に低減する。【解決手段】本発明の半導体装置は、半導体からなる複数の柱状部を備える。前記複数の柱状部の各々は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されるチャネルを含むチャネル形成領域と、を有する。本発明の半導体装置は、前記チャネル形成領域の側壁に絶縁層を介して設けられているゲート電極と、前記ドレイン領域の側壁に設けられている第１半導体層と、をさらに備える。前記第１半導体層の導電型は、前記ドレイン領域を形成する前記半導体の導電型と異なる。【選択図】図２

Description

本発明は、半導体装置に関する。
半導体ナノワイヤは、ナノメートル（ｎｍ）オーダーの太さを有する半導体細線であり、次世代ナノデバイスの構成としてトランジスタや光源等の様々な半導体装置への適用に向けて注目されている。また、半導体ナノワイヤをゲート電極で周方向全体に取り囲んだＧａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ（ＧＡＡ）構造を採用することによって、半導体ナノワイヤのチャネル形成領域をゲート電極で取り囲み、完全空乏化し、電流制御性を高めることができる。ＧＡＡ構造によれば、時間に対して急峻なオンオフの切り替え特性の実現と単位面積あたりの高密度化とを両立することができる。
例えば、非特許文献１には、窒化ガリウム（ＧａＮ）で形成された複数の半導体ナノワイヤを備えた半導体装置が開示されている。特許文献１に開示されている半導体装置では、複数の半導体ナノワイヤが基板の表面上の一方向で互いに間隔をあけて配列され、各々の半導体ナノワイヤが前述の一方向に直交する方向に沿って延在している。つまり、複数の半導体ナノワイヤは、基板の表面に直交する方向に沿って見たときにストライプ状に形成されている。また、縦型トランジスタのチャネルがＧａＮのａ面によって構成されている。ゲート電極には、クロム（Ｃｒ）が用いられている。
F. Yu et al., "Vertical architecture for enhancement mode power transistors based on GaN nanowires," Appl. Phys. Lett. Vol. 108, 213503 (2016).
特許文献１に開示されている半導体装置の複数の半導体ナノワイヤは、ドライエッチングのプロセスを用いてトップダウンで形成される。ドライエッチングのプロセス後に、アルカリ性の薬剤等を用いたウェットプロセスによって、複数の半導体ナノワイヤのＧａＮの結晶性を回復させる。そのため、半導体ナノワイヤのピッチが大きくなり、配列面での面積当たりの半導体ナノワイヤの高密度化は困難であった。また、前述のアルカリ性の薬剤等を用いたプロセスではＧａＮのａ面がチャネル面として形成され易く、面密度を高くすることは難しかった。さらに、特許文献１に開示されている半導体装置では、半導体ナノワイヤの形成後に、Ｃｒを半導体ナノワイヤの側壁に斜め蒸着することによってゲート電極を形成するため、ゲート長の制御が難しかった。これらのことに起因し、特許文献１に開示されている半導体装置では、オン抵抗をパワーデバイスに求められる程度に十分に低減することが難しかった。
上記の課題を解決するために、本発明の一つの態様の半導体装置は、半導体からなる複数の柱状部を備える。前記複数の柱状部の各々は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されるチャネルを含むチャネル形成領域と、を有する。本発明の一つの態様の半導体装置は、前記チャネル形成領域の側壁に絶縁層を介して設けられているゲート電極と、前記ドレイン領域の側壁に設けられている第１半導体層と、をさらに備える。前記第１半導体層の導電型は、前記ドレイン領域を形成する前記半導体の導電型とは異なる。
本発明の一実施形態の半導体装置の斜視図である。 図１に示す半導体装置を図１に示すＣ１－Ｃ１線で矢視した断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。 図１及び図２に示す半導体装置の製造方法を説明するための断面図である。
以下、本発明の一実施形態について、図１～図２０を用いて説明する。
以下の各図面では、各構成要素を見やすくするため、構成要素によって寸法の縮尺を変えている場合がある。
（半導体装置の基本構造）
図１は、本発明の一実施形態の半導体装置１１の斜視図である。図２は、半導体装置１１を図１に示すＣ１－Ｃ１線で矢視した場合の断面図である。図１及び図２に示すように、半導体装置１１は、複数の縦型の電界効果トランジスタ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）を備え、例えばインバーター等のパワーデバイスとして用いられる。半導体装置１１は、主にソース側のコンタクト領域を構成する金属層１２と、ＦＥＴのソース領域Ｓを構成する半導体層（第２半導体層）２０及び半導体層（半導体）２１Ｃと、ＦＥＴのドレイン領域Ｄを構成する半導体層（半導体）２１Ａ及び半導体層３０と、ＦＥＴのチャネル形成領域Ｒを構成する半導体層（半導体）２１Ｂと、ゲート絶縁膜（絶縁層）４０と、ゲート電極５０と、ＦＥＴのドレイン側のコンタクト領域を構成する金属層（第１金属層）６０と、半導体層（第１半導体層）７０と、を備える。なお、ゲート絶縁膜４０は、図１では省略されているが、後述するように半導体層２１Ｂとゲート電極５０との間に介在している。
以下では、半導体装置１１の例えば金属層１２の厚み方向と平行な方向であり、且つ金属層１２の表面１２ａから裏面１２ｂに向かう方向をＺ方向とする。金属層１２の表面１２ａに平行であって、互いに直交する２方向をＸ方向及びＹ方向とする。Ｚ方向は、Ｘ方向及びＹ方向に直交している。
半導体装置１１は、上述の各構成の他に、図示はしないが、例えばＺ方向でゲート電極５０に直接接続されているゲート導電層と、ゲート導電層のゲート電極５０側とは反対側に設けられたゲート金属層と、を備える。また、半導体装置１１は、例えばＺ方向でソース領域Ｓの半導体層２０に直接接続されているソース導電層と、ソース導電層の半導体層２０側とは反対側に設けられたソース金属層と、を備えていてもよい。あるいは、ゲート電極５０にワイヤボンディングが設けられ、金属層１２にワイヤボンディングが設けられていてもよい。ゲート導電層、ソース導電層は、コンタクトプラグとしての役割を担っている。ゲート金属層はゲート電極５０へのコンタクト端子として機能し、ソース金属層はＦＥＴのソース領域Ｓへのコンタクト端子として機能する。ゲート導電層、ソース導電層の各々は、例えばタングステン（Ｗ）で形成されている。ゲート金属層、ソース金属層の各々は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）の金属で形成されている。ゲート電極５０にワイヤボンディングが設けられ、金属層１２にワイヤボンディングが設けられている場合には、各々のワイヤボンディングは、銅（Ｃｕ）、アルミニウム（Ａｌ）の金属で形成されていてもよい。
図１及び図２に示すように、金属層６０は、半導体装置１１の主要部材を支える基材の役割を担い、ＸＹ平面に沿って延在し、所定の厚みを有する。一定の厚みであれば半導体層よりも金属層の方が高い強度を有するため、所定の厚みは従来の半導体装置に用いられる半導体基板よりも薄くてよい。金属層６０の表面６０ａ及び裏面６０ｂは、ＸＹ平面に略平行な平坦面である。金属層６０は、例えばＣｕ等の金属で形成されている。
半導体層３０は、金属層６０の表面６０ａよりもＺ方向の後方に積層され、ＸＹ平面に沿って延在し、所定の厚みを有する。半導体層３０の表面３０ａ及び底面３０ｂは、ＸＹ平面に略平行な平坦面である。半導体層３０は、例えばｎ型の半導体で形成されている。ｎ型の半導体は、例えばｎ型の不純物がドープされた窒化ガリウム（ＧａＮ）である。ｎ型の不純物としては、例えばシリコン（Ｓｉ）等が挙げられる。
半導体層３０は、第１層３１と、第２層３２とを含む２層構造を備える。第１層３１は、ＸＹ平面に沿って延在し、半導体層３０においてＺ方向の後側、すなわち半導体層３０の下部に配置されている。第１層３１の底面３１ｂは、金属層６０の表面６０ａに当接している。第２層３２は、Ｚ方向で第１層３１と複数の柱状部２２の各々との間に設けられ、ＸＹ平面に沿って延在し、半導体層３０においてＺ方向の前側、すなわち半導体層３０の上部に配置されている。第２層３２の表面３２ａは、複数の柱状部２２の底面２２ｂに当接している。第２層３２の底面３２ｂは、第１層の表面３１ａに当接している。
第１層３１は、ｎ型の半導体で形成され、例えばｎ型のＧａＮで形成されている。以下では、ｎ型の不純物がドープされたＧａＮをｎ－ＧａＮと記載する場合がある。第２層３２は、第１層３１を形成するｎ型の半導体よりも不純物濃度が低いｎ型の半導体で形成されている。以下では、ｎ－ＧａＮのうち、相対的に不純物濃度が高いものをｎ＋－ＧａＮと記載し、相対的に不純物濃度が低いものをｎ－－Ｇａｎと記載する場合がある。つまり、第１層３１はｎ＋－ＧａＮで形成され、第２層３２はｎ－－ＧａＮで形成されている。
半導体層２１Ａと、半導体層２１Ｂと、半導体層２１Ｃは、Ｚ方向に順次積層され、ＸＹ平面内で互いに同じ形状及び大きさを有し、１つの柱状部（柱状部）２２を構成している。柱状部２２は、所謂半導体ナノワイヤである。つまり、半導体装置１１は、複数の柱状部２２を備える。複数の柱状部２２は、Ｘ方向及びＹ方向の各々に沿って互いに所定の間隔をあけて配置されている。複数の柱状部２２の各々は、ソース領域Ｓを構成する半導体層２０の所定の領域の表面２０ａからＺ方向と平行且つ逆向きに突出している。複数の柱状部２２の各々のＸＹ平面に交差する断面は、例えば円形であるが、矩形や矩形以外の多角形であってもよい。
複数の柱状部２２の各々のＸＹ平面内での最大サイズは、例えば０．３μｍ程度であり、少なくとも０．５μｍ以下である。複数の柱状部２２が前述のように小径であることによって、チャネルが形成される領域ＣｈがＸＹ平面で半導体層２１Ｃの略中心部まで到達し易く、完全空乏化が可能である。
なお、特許請求の範囲における「半導体」は、柱状部２２を構成する半導体２１を総括して表しており、半導体層２１Ａ、２１Ｂ、２１Ｃが互いに同一種類の半導体で構成されていることを意味するものではなく、後述する条件等を満たしたうえで不純物濃度が互いに異なる同じ種類又は異なる種類の半導体を含んでいる。
半導体層２１Ａは、柱状部２２のＺ方向の最前部、すなわち最下層に配置され、半導体層３０と共にドレイン領域Ｄを構成している。複数の柱状部２２の各々の底面２２ｂは、半導体層３０の表面３０ａに当接している。このように配置されることによって、半導体層３０は、複数の柱状部２２の各々の半導体層２１Ａに接続されている。半導体層２１Ａは、ｎ型の半導体で形成されており、例えば半導体層３０の第２層３２と同一のｎ－－ＧａＮで構成されている。また、図示はしないが、ドレイン領域Ｄを構成する半導体層２１Ａは、第1領域と、第１領域よりも不純物濃度の低い第２領域とを含み、第２領域が、第1領域と半導体層２１Ｂとの間に位置していてもよい。この場合、第２領域の不純物濃度は、第1領域よりも低く、かつ、半導体層２１Ｂよりも高い。第２領域は、ドリフト領域である。
半導体層２１Ｂは、Ｚ方向で柱状部２２の半導体層２１Ａ、２１Ｃの間の中間層に配置され、チャネル形成領域Ｒを構成している。チャネル形成領域Ｒは、ソース領域Ｓとドレイン領域Ｄとの間に形成されるチャネルが形成される領域Ｃｈを含み、半導体層２１Ａ、２１Ｃの各々を形成する半導体２１の不純物濃度との差から勾配を生じ、ゲート電圧を受けて電荷のドリフト速度を高める領域である。半導体層２１ＢのＺ方向の大きさは、半導体層２１Ａ、２１Ｃの各々のＺ方向の大きさよりも小さい。
半導体層２１Ｂは、例えば不純物がドープされていない半導体で形成されている。不純物がドープされていない半導体としては、例えばＧａＮが挙げられる。以下では、不純物が殆どドープされていないＧａＮをｉ－ＧａＮと記載する場合がある。なお、半導体層２１Ｂは、半導体層２１Ａ及び半導体層２１Ｃを形成するｎ型の半導体よりも低い不純物濃度の半導体で形成されていればよく、必ずしも不純物がドープされていない半導体に限定されない。但し、半導体層２１Ｂの不純物濃度が半導体層２１Ａの不純物濃度に近づく程、ＦＥＴのオン抵抗は低くなるが、耐圧も低くなる。オン抵抗と耐圧とは、トレードオフの関係にある。半導体層２１Ｂの不純物濃度は、半導体層２１Ａの不純物濃度及びＺ方向の大きさと、前述のトレードオフの関係を考慮して、適宜設定されている。本実施形態の半導体装置１１では、後述するように半導体層２１Ｂと半導体層７０とによって超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ；ＳＪ）構造が構成され、ＳＪ構造によってオン抵抗の低減化が図られている。そのため、半導体層２１Ｂの不純物濃度は、ＦＥＴにおける耐圧の確保を優先して低い方が好ましく、不純物がドープされていない零に近いことが好ましい。
なお、半導体層２１Ａ、２１Ｂ、２１Ｃを形成する半導体は、同一の種類であることが好ましく、本実施形態では例えばＧａＮである。半導体層２１Ａ、２１Ｂ、２１Ｃが互いに同じ種類の半導体２１で形成されることによって、半導体装置１１の製造の際に、複数の柱状部２２の形成工程を継続的且つ簡易に行うことができる。
また、ＧａＮは他の半導体よりも電力を高効率で変換することができるため、体積当たりに出力可能なＧａＮの電気的パワーは比較的高い。ＧａＮのバンドギャップは、例えば従来のパワーデバイスに多用されているＳｉに比べて約３倍大きい。また、ＧａＮの絶縁破壊電界はＳｉに比べて１桁大きいため、Ｓｉに起因する性能限界に比べて約３桁の低いオン抵抗化を図ることができる。さらに、ＧａＮの飽和電子速度はＳｉ等に比べて大きく、半導体装置１１の動作の高速化を実現することができる。
半導体層２１Ｃは、柱状部２２のＺ方向の最後部、すなわち最上層に配置され、ソース領域Ｓを構成している。半導体層２１ＣのＺ方向の大きさは、少なくとも半導体層２１ＢのＺ方向の大きさよりも大きく、半導体層２１ＡのＺ方向の大きさよりはやや小さい。半導体層２１Ｃは、例えばｎ型の半導体で形成されている。ｎ型の半導体は、例えば前述のようにＳｉ等のｎ型の不純物がドープされたｎ－ＧａＮである。
半導体層２１Ｃを形成するｎ型の半導体の不純物濃度は、少なくとも半導体層２１Ｂを形成する半導体の不純物濃度よりも高く、且つ、半導体層２１Ａを形成する半導体の不純物濃度よりも高い。つまり、複数の柱状部２２の各々では、半導体層２１Ａはｎ－－Ｇａｎで形成され、半導体層２１Ｂはi－ＧａＮで形成され、半導体層２１Ｃはｎ＋－ＧａＮで形成されている。すなわち、半導体層２１Ａにおける第１領域の不純物濃度、第２領域の不純物濃度は、いずれも半導体層２１Ｃの不純物濃度より低い。
半導体層２１ＡのＺ方向の大きさが半導体層２１Ｃよりも大きく且つ半導体層２１Ａを形成する半導体の不純物濃度が半導体層２１Ｃよりも低いため、ＦＥＴの空乏層が広く確保され、半導体装置１１の耐圧が確保されている。また、複数の柱状部２２によって縦型のＦＥＴが構成され、半導体層２１ＢのＺ方向の大きさが半導体層２１Ａ、２１Ｃよりも小さく抑えられ、半導体２１としてＧａＮが用いられることによって、半導体装置１１の半導体層３０の表面３０ａにおける面積当たりのオン抵抗がある程度低減されている。
半導体層２０は、半導体層２１Ｃと共にソース領域Ｓを構成している。半導体層２０は、ＸＹ平面に沿って延在しており、複数の柱状部２２の各々の半導体層２１Ｃ同士をＸＹ平面に沿って連結している。半導体層２０の底面２０ｂは、複数の柱状部２２の表面２２ａに当接している。このように配置されることによって、半導体層３０は、複数の柱状部２２の各々の半導体層２１Ｃに接続されている。半導体層２０は、半導体層３０、２１Ａ、２１Ｂ、２１Ｃと同じ種類の半導体で構成されており、ＧａＮで形成されている。半導体層２０は、例えばｎ型の半導体で形成され、本実施形態では半導体層２１Ｃと同じくｎ＋－ＧａＮで形成されている。つまり、半導体装置１１では、半導体層２０、２１Ｃ、及び半導体層３０の第１層３１はｎ＋－ＧａＮで形成され、半導体層２１Ａ及び半導体層３０の第２層３２はｎ－－Ｇａｎで形成され、半導体層２１Ｂはi－ＧａＮで形成されている。
金属層１２は、コンタクト領域を形成するために半導体層２０の表面２０ａに積層され、半導体層２０に接続されている。金属層１２は、金属層６０とＺ方向で対向し、半導体装置１１の主要部材を支える対向基材の役割を担い、所定の厚みを有する。金属層１２の表面１２ａ及び裏面１２ｂは、ＸＹ平面に略平行な平坦面である。金属層１２は、例えばアルミニウム（Ａｌ）やＣｕ等の金属で形成されている。
ゲート電極５０は、少なくともチャネル形成領域Ｒの半導体層２１Ｂの側壁２１ｒにゲート絶縁膜４０を介して設けられている。ゲート電極５０のＺ方向の大きさは、半導体層２１Ｂよりも大きい。Ｚ方向で見たときに、ゲート電極５０は、半導体層２１Ａのチャネル形成領域Ｒ側の端部と、半導体層２１Ｃのチャネル形成領域Ｒ側の端部に重なっている。すなわち、ゲート電極５０のＺ方向の大きさは、半導体層２１Ｂよりも大きい。Ｚ方向から見た平面視において、ゲート電極５０は、柱状部２２の各々の周囲を囲って設けられている。すなわち、Ｚ方向から見た平面視において、ゲート電極５０は、チャネル形成領域Ｒの周囲を囲って設けられている。ゲート電極５０は、例えば多結晶シリコン（Ｐｏｌｙ－Ｓｉ）を含み、ホウ素（Ｂ）がドープされたＰｏｌｙ－Ｓｉで形成されている。ＢがドープされたＰｏｌｙ－Ｓｉは、ゲート電極を構成し得る材料の中でも高い仕事関数を有する。十分に高い仕事関数とすることにより半導体装置１０の閾値電圧を正（すなわち、Ｎｏｒｍａｌｌｙ Ｏｆｆ）とすることができる。
ゲート絶縁膜４０は、ゲート電極５０の側壁５０ｃ及び表面５０ａに設けられている。つまり、ＸＹ平面において、ゲート電極５０と半導体層２１Ｂとの間には、ゲート絶縁膜４０が介在している。ゲート絶縁膜４０は、例えば酸化シリコン（ＳｉＯ２）で形成されている。
ゲート絶縁膜４０の表面４０ａには、絶縁層４６とマスク絶縁膜４４とがＺ方向に順次積層されている。絶縁層４６の表面４６ａは、Ｚ方向で複数の柱状部２２の各々の表面２２ａと重なり、半導体層２１Ｃの表面２１ａと略面一に形成されている。絶縁層４６のＺ方向の大きさは、マスク絶縁膜４４よりも大きい。絶縁層４６は、例えばＳｉＯ２を主要成分とするガラス、或いはＳｉＯ２等で形成されている。マスク絶縁膜４４は、例えばＳｉＯ２で形成されている。
ゲート電極５０の底面５０ｂには、絶縁層４２が設けられている。絶縁層４２は、例えばＳｉＯ２を主要成分とするガラス、或いはＳｉＯ２等で形成されている。複数の柱状部２２の間に介在するゲート電極５０は、ゲート絶縁膜４０及び絶縁層４２によって囲まれ、図２に断面を示している領域とは異なる半導体装置１１の所定の領域で互いに接続され、ゲート電圧を供給可能に配置されている。
半導体層７０は、Ｚ方向で絶縁層４２と半導体層３０の第２層３２との間に設けられ、ドレイン領域Ｄの半導体層２１Ａの側壁２１ｄに設けられている。ＸＹ平面では、半導体層７０は、半導体層２１Ａに当接している。半導体層７０の底面７０ｂは、Ｚ方向で複数の柱状部２２の各々の底面２２ｂと重なり、半導体層２１Ａの底面２１ｂと略面一に形成されている。半導体層７０は、後述する金属プラグ７８を介してソース領域Ｓの半導体層２０、２１Ｃと電気的に接続されている。
半導体層７０の導電型は、少なくとも半導体層２１Ａを形成する半導体２１の導電型とは異なる。半導体層７０は、例えばｐ型の半導体で形成されている。ｐ型の半導体としては、例えばｐ型の不純物がドープされたＧａＮが挙げられる。ｐ型の不純物としては、例えばマグネシウム（Ｍｇ）、亜鉛（Ｚｎ）等が挙げられる。以下では、ｐ型の不純物がドープされたＧａＮをｐ－ＧａＮと記載する場合がある。また、ｐ－ＧａＮのうち、相対的に不純物濃度が高いものをｐ＋－ＧａＮと記載し、相対的に不純物濃度が低いものをｐ－－Ｇａｎと記載する場合がある。不純物濃度の高低については、半導体の導電性を問わない。
半導体装置１１では、複数の柱状部２２のドレイン領域Ｄを構成する半導体層２１Ａの側壁２１ｄと半導体層７０とが隣接し、半導体層２１Ａ、７０が互いにＰＮ接合していることで、ＳＪ構造が構成されている。具体的には、ｎ－－ＧａＮで形成されている半導体層２１Ａとｐ＋－ＧａＮで形成されている半導体層７０とのＳＪ構造が設けられている。半導体層７０とのＳＪ構造によって、半導体層２１Ａの空乏層ＥｍがＸＹ平面に沿う径方向外側から支えられる。このことによって、前述のように複数の柱状部２２の各々における縦型のＦＥＴの耐圧を確保しつつ、オン抵抗を極力下げることができる。半導体層３０の表面３０ａでの面積当たりのオン抵抗の低減によって、半導体装置１１をスイッチングさせる際にスイッチング周波数を高くすることができる。その結果、半導体装置１１の電源としてのパワー密度が向上し、パワーデバイスとしての高性能化が図られる。また、半導体層７０は、第２領域の側壁に設けられていてもよく、第１領域の側壁に設けられていてもよい。第１領域、第2領域の両方の側壁に設けられていてもよい。半導体層７０が、不純物濃度の低い第２領域の側壁に設けられることで、空乏層ＥｍのＸＹ平面に沿う径方向外側からの広がりを大きくでき、ＦＥＴの耐圧を確保しつつ、オン抵抗を下げることできる。
Ｚ方向でゲート電極５０と半導体層２０との間には、絶縁層４６とマスク絶縁膜４４とがＺ方向とは逆向きに順次設けられている。マスク絶縁膜４４の表面４４ａは、Ｚ方向で複数の柱状部２２の各々の表面２２ａと重なり、半導体層２１Ｃの表面２１ａと略面一に形成されている。ＸＹ平面で互いに隣り合う柱状部２２同士は、半導体層７０、絶縁層４２、ゲート絶縁膜４０、絶縁層４６及びマスク絶縁膜４４によって隔てられている。絶縁層４６は、絶縁層４２と同様に、例えばＳｉＯ２を主要成分とするガラス、或いはＳｉＯ２等で形成されている。マスク絶縁膜４４は、例えばＳｉＯ２や窒化シリコン（ＳｉＮ）で形成されている。
半導体装置１１は、金属プラグ７８と、導電層８０と、をさらに備える。金属プラグ７８は、Ｚ方向で金属層１２と半導体層７０とを接続している。金属プラグ７８の表面７８ａは、金属層１２の裏面１２ｂに当接している。金属プラグ７８の底面７８ｂは、半導体層７０の表面７０ａに当接している。金属プラグ７８は、ＸＹ平面で複数の柱状部２２が形成されていない領域の金属層１２と半導体層７０との間にＺ方向で介在する半導体層２０、マスク絶縁膜４４、絶縁層４６、ゲート絶縁膜４０及び絶縁層４２を貫通している。金属プラグ７８は、ソース領域Ｓを構成する半導体層２０を介して複数の柱状部２２の各々の半導体層２１Ｃと電気的に接続されている。したがって、金属層１２から半導体層２０、２１Ｃに供給されるソース電圧は、金属プラグ７８を介して半導体層７０にも供給される。金属プラグ７８は、導電材料で形成されている。前述の導電材料としては、例えばＷが挙げられる。金属プラグ７８は、特許請求の範囲でいう、「金属導電層」に相当する。
導電層８０は、ＸＹ平面で複数の柱状部２２が形成されていない所定の領域のゲート電極５０に接続され、ゲート電極５０に対してゲート電圧を直接供給する。導電層８０は、所定の領域においてゲート電極５０に積層されている絶縁層４６及びマスク絶縁膜４４をＺ方向に貫通している。
図１に示すように、ＸＹ平面内で複数の柱状部２２が形成されている領域以外の領域において、例えば金属層１２、６０の間、及び半導体層７０、ソース領域Ｓの半導体層２０、複数の柱状部２２等の間には、層間絶縁層２００が適宜設けられている。
上述の半導体装置１１では、半導体層２１Ｂの不純物濃度が半導体層２１Ａ、２１Ｃの不純物濃度よりも低く設定され、ゲート電極５０に閾値以上の正電圧が供給されていない場合には、ドレイン領域Ｄとソース領域Ｓとの間で電流が流れない。ゲート電圧が０Ｖの状態及びゲート電極５０に閾値未満の電圧が供給されている状態では、半導体層２１Ｃの領域Ｃｈは略完全空乏化されている。ゲート電極５０に閾値以上の正電圧が供給されると、ゲート絶縁膜４０を介してゲート電極５０に隣り合うチャネル形成領域Ｒの半導体層２１Ｂにチャネルの領域Ｃｈが形成される。ソース領域Ｓの半導体層２１Ｃを形成するｎ＋－ＧａＮの電子とドレイン領域Ｄの半導体層２１Ａを形成するｎ－－Ｇａｎの電子が領域Ｃｈに強く引き付けられ、領域Ｃｈが電子の流路になり、ドレイン領域Ｄとソース領域Ｓとの間で電流が流れる。ゲート電極５０に供給される電圧によって、チャネル形成領域Ｒに形成されるチャネルの領域Ｃｈの大きさが制御され、ドレイン領域Ｄとソース領域Ｓとの間で流れる電流値が変化する。ゲート電極５０により、ドレイン領域Ｄとソース領域Ｓとの間の電流が制御される。
半導体装置１１には、上述のようにＸＹ平面で半導体層２１Ａ同士の間に半導体層７０が介在することでＳＪ構造が形成されている。半導体装置１１では、空乏層Ｅｍが半導体層２１Ｂ、２１Ａの界面からｐ＋－ＧａＮで形成された半導体層７０の両側に分かれて側壁２１ｄに沿って形成される。そのため、不純物濃度の差が大きい界面がＳＪ構造を備えない構造よりも拡張されるので、電界強度は半導体装置１１の電界強度の最大値よりも低く、半導体層２１Ｂ、２１Ａの界面から半導体層２１Ａ、２０の界面まで略一定である。一般には、半導体装置においてブレークダウンを起こさせないようにするため、耐圧は半導体の材料に起因して決まる電界強度の最大値を超えないように設定される。また、横軸をＺ方向の位置とし、縦軸を電界強度としたときに、半導体装置の耐圧は、電界強度の分布の面積によって決まる。半導体装置１１では、電界強度の分布の面積を確保しつつ、電界強度の最大値を低減することができる。また、半導体装置１１では、電界強度の最大値を低減した分、キャリア濃度を高くすることができ、結果としてオン抵抗を低く抑えることができる。
（半導体装置の製造方法）
次に、本実施形態の半導体装置１１の製造方法について説明する。図３から図２０の各図は、半導体装置１１の製造方法の各工程を示す断面図である。
図３に示すように、先ずＧａＮ結晶成長用の基板１１０の表面１１０ａに、例えば分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ）、またはＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、またはによってｎ＋－ＧａＮを結晶成長させ、半導体層２０を形成する。基板１１０として、例えばサファイア基板を用いることができる。
次に、半導体層２０の表面２０ａに、例えば化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法或いは（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）法によってＳｉＯ２を成膜し、マスク絶縁膜４４を形成する。続いて、例えばフォトリソグラフィ及びエッチング法によって、半導体層２０の表面２０ａにおいて複数の柱状部２２を形成する領域に積層されているマスク絶縁膜４４のみを除去し、当該領域の半導体層２０の表面２０ａを露出させる。
次に、前述の工程で露出した半導体層２０の表面２０ａに、例えばＭＢＥによってｎ＋－ＧａＮをＺ方向の所定の高さまで結晶成長させ、半導体層２１Ｃを形成する。続いて、半導体層２１Ｃの表面１２１ａ、すなわち後の底面をＸＹ平面に平行に平坦化し、表面１２１ａに例えばＭＢＥによってｉ－ＧａＮをＺ方向の所定の高さまで結晶成長させ、半導体層２１Ｂを形成する。さらに、半導体層２１Ｂの表面１２２ａ、すなわち後の底面を平坦化し、表面１２２ａに例えばＭＢＥによってｎ－－ＧａＮをＺ方向の所定の高さまで結晶成長させ、半導体層２１Ａを形成する。或いは、ドーパント濃度、例えばＳｉの濃度を可変させることで、２１Ｃ、２１Ｂ、２１Ａを連続的に形成しても良い。つまり、半導体装置１１の製造方法では、柱状部２２を構成する半導体２１は、後にソース領域Ｓとなる半導体層２０からＺ方向にボトムアップで形成される。
半導体層２１Ａの表面１２３ａは、ＸＹ平面に対して凹凸を有していてよく、図３に示す段階で平坦化しなくてよい。なお、半導体層２１Ｃ、２１Ｂ、２１Ａの各々をＭＢＥによって成長させると、各々の表面に凹凸が生じる。そのため、半導体層２１Ｃ、２１Ｂ、２１Ａの各々のＺ方向の最小サイズが図２に示す柱状部２２の各々の半導体層２１Ａ、２１Ｂ、２１ＣのＺ方向のサイズ以上になるように、半導体層２１Ｃ、２１Ｂ、２１Ａの各々をＺ方向に十分な高さで成長させることが好ましい。
次に、例えばスピンコート法によって、ＳＯＧ（Ｓｐｉｎ－ｏｎ－Ｇｌａｓｓ）液をマスク絶縁膜４４の表面４４ａ、すなわち後の底面、及び半導体層２１Ｃ、２１Ｂ、２１Ａからなる柱状体２５を覆うように塗布及び処理し、図４に示すようにＳｉＯ２等からなる絶縁層４６を形成する。この工程によって、半導体層２１Ｂの側壁２１ｒ、半導体層２１Ｃ、２１Ａの各々の側壁及び半導体層２１Ａの表面は、絶縁層４６に接している。絶縁層４６の表面４６ａは、柱状体２５のＺ方向の先端よりもさらに上方、すなわちＺ方向の前方に位置している。
次に、図５に示すように、表面４６ａが柱状体２５の半導体層２１Ｂの底面２１ｔ、すなわち後の表面よりもＺ方向で適度に後方に到達するまで、絶縁層４６をエッチバックする。
次に、例えば原子層堆積（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）法によって、絶縁層４６の表面４６ａと、露出している柱状体２５の側壁及び表面とを覆うようにＳｉＯ２を膜状に堆積させ、図６に示すようにゲート絶縁膜４０を形成する。
次に、絶縁層４６に積層されたゲート絶縁膜４０の表面、すなわち後の底面４０ｂから柱状体２５を覆うゲート絶縁膜４０の全て覆う位置までＺ方向にＢドープのＰｏｌｙ－Ｓｉを堆積し、図７に示すようにゲート電極５０の前駆層５２を形成する。ＢドープはＰｏｌｙ－Ｓｉに硼素イオンを注入して熱拡散させてもよい。続いて、表面５２ａが柱状体２５の半導体層２１Ｂの表面２１ｐ、すなわち後の底面よりもＺ方向で適度に前方に到達するまで前駆層５２をエッチバックし、図８に示すようにゲート電極５０を形成する。
次に、例えば薬液等を用いたウェットエッチングによって、図９に示すようにゲート電極５０の表面、すなわち後の底面５０ｂよりもＺ方向に露出しているゲート絶縁膜４０を削除する。本工程によって、ゲート電極５０の側壁５０ｃ及び表面５０ａを囲むゲート絶縁膜４０が形成される。
次に、例えばリソグラフィ及びエッチング法によって、ＸＹ平面で複数の柱状部２２が形成されていない領域のゲート電極５０に貫通孔５４を形成する。貫通孔５４は、ゲート電極５０のみをＺ方向に貫通している。貫通孔５４の底部に、ゲート絶縁膜４０の表面すなわち後の底面４０ｂを露出させる。
次に、貫通孔５４を埋め、且つゲート電極５０の底面５０ｂよりもＺ方向に突出するとともに露出している柱状体２５を覆うように、ＳＯＧ液を塗布及び処理して、図１１に示すように絶縁層４２を形成する。続いて、絶縁層４２の表面、すなわち後の底面４２ｂがゲート電極５０の底面５０ｂよりも適度にＺ方向の前側、すなわちゲート電極５０よりも適度に高い位置に到達するまで、図１２に示すように絶縁層４２をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、またはエッチバックする。その際、絶縁層４２の底面４２ｂを平坦面にする。
次に、図１３に示すように、例えば有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ；ＭＯＣＶＤ）によって、絶縁層４２の底面４２ｂからＺ方向に突出するとともに露出している柱状体２５を覆うように、ｐ＋－ＧａＮを堆積させ、半導体層７０を形成する。
次に、例えばリン酸等を用いた熱エッチング法によって、半導体層７０のＺ方向の前部を削除する。図１４に示すように、半導体層７０の表面すなわち後の底面７０ｂを、半導体層２１Ａの凹凸を有する表面の最もＺ方向の後側、且つ半導体層２１Ｂの表面２１ｐよりもＺ方向で適度に前側、すなわち半導体層２１Ｂよりも高い位置に合わせる。本工程では、半導体層７０の底面７０ｂをＺ方向で複数の柱状部２２の各々の底面２２ｂ及び半導体層２１Ａの底面と合わせ、底面２２ｂと面一にする。本工程によって、半導体層２０の底面２０ｂからＺ方向に突出する複数の柱状部２２が形成される。
次に、図１５に示すように、複数の柱状部２２の各々の底面２２ｂ及び半導体層７０の底面７０ｂからなる平坦面全体に、例えばＭＢＥによってｎ－－ＧａＮをＺ方向の所定の高さまで結晶成長させ、半導体層３０の第２層３２を形成する。続いて、第２層３２の表面すなわち後の底面３２ｂに、例えばＭＢＥによってｎ＋－ＧａＮをＺ方向の所定の高さまで結晶成長させ、半導体層３０の第１層３１を形成する。
次に、半導体層３０の第１層３１の表面、すなわち後の底面３１ｂに図示略の接着剤を塗布し、図１６に示すように底面３１ｂに接着剤を介して金属層６０を接着する。接着剤としては、例えば紫外線硬化樹脂や熱硬化樹脂等が用いられるが、金属層６０を半導体層３０の底面３０ｂに良好に接着できるものであれば特に限定されない。例えば、接着剤の代わりに、接着用の金属を堆積させてもよい。
次に、前工程までに製造した基板１１０、半導体層２０、２１Ｃ、２１Ｂ、２１Ａ、マスク絶縁膜４４、絶縁層４６、ゲート絶縁膜４０、ゲート電極５０、絶縁層４２、半導体層７０、３０及び金属層６０の積層構造体１４０から基板１１０を除去する。具体的には、図１７に示すように、積層構造体１４０をＺ方向で反転させ、例えばレーザリフトオフ（Ｌａｓｅｒ Ｌｉｆｔ Ｏｆｆ；ＬＬＯ）プロセスを行う。ＬＬＯプロセスでは、基板１１０よりもＺ方向の後方から、不図示の高パワーレーザー光源からのレーザー光ＨＬを照射し、図１８に示すように半導体層２０の表面２０ａから基板１１０を剥離する。基板１１０がサファイア基板である場合、高パワーレーザー光源にはクリプトンフッ素（ＫｒＦ）エキシマレーザーが好適である。ＫｒＦエキシマレーザーを用いた場合、レーザー光ＨＬの中心波長は、約２４８ｎｍである。
次に、ＸＹ平面内で複数の柱状部２２が形成されていない領域で図１及び図２に示す金属プラグ７８を形成する領域に、図１９に示すように貫通孔５６を形成する。貫通孔５６は、基板１１０が剥離されて露出した半導体層２０の表面２０ａからＺ方向で半導体層７０の表面７０ａに到達する。貫通孔５６は、例えばリソグラフィ及びドライエッチング法によって形成することができる。続いて、例えばＣＶＤ法によって、貫通孔５６内び貫通孔５６よりもＺ方向の後方にＷ等の導電材料を堆積させる。その後、堆積させた導電材料からなる導電層の表面が半導体層２０の表面２０ａと面一になるまで、導電層をエッチバックする。本工程によって、図２０に示すように、金属プラグ７８が形成される。
次に、ＸＹ平面内で複数の柱状部２２が形成されていない領域であって図１及び図２に示す導電層８０を形成する領域において、図２０の破線で示す領域５８内の半導体層２０、マスク絶縁膜４４、絶縁層４６、ゲート絶縁膜４０を除去し、開口を形成する。当該開口の底には、ゲート電極５０が露出する。続いて、図示していないが、開口内び開口よりもＺ方向の後方にＷ等の導電材料を堆積させ、導電層８０を形成する。
次に、複数の柱状部２２とＸＹ平面で重なる領域の半導体層２０の表面と金属プラグ７８の表面７８ａに図示略の接着剤を塗布し、接着剤を介して金属層１２を接着する。なお、本工程は前述した金属プラグ７８の形成後且つ導電層８０の形成前に行ってもよい。
また、図示していないが、ＸＹ平面内で複数の柱状部２２が形成されている領域以外の領域において、例えばゲート電極５０にコンタクトするゲート導電層を配置する領域のゲート電極５０よりもＺ方向の層間絶縁層を、リソグラフィ及びドライエッチング法によって除去し、貫通孔を形成する。また、例えばソース領域Ｓの半導体層２０にコンタクトするソース導電層を配置する領域の半導体層２０よりもＺ方向の層間絶縁層を、リソグラフィ及びＣＮＴエッチング法によって除去し、貫通孔を形成する。続いて、例えばＣＶＤ法によって各々の貫通孔内及び貫通孔よりもＺ方向の後方にＷを堆積させることによって、ゲート導電層、ソース導電層を形成する。その後、ゲート導電層、ソース導電層の表面が半導体層２０の表面２０ａと面一になるまで、ゲート導電層、ソース導電層をエッチバックする。ゲート導電層、ソース導電層の表面に接着剤を用いてゲート金属層、ソース金属層を接着する。本工程は、上述の各工程との兼ね合いで適当なタイミングで実施することができる。或いは、ＸＹ平面内で複数の柱状部２２が形成されている領域以外の領域において、例えばゲート電極５０にコンタクトするワイヤボンディングを形成してもよい。また、金属層１２上にワイヤボンディングを形成してもよい。
上述の工程を行うことによって、図１及び図２に示す半導体装置１１の主要な構造が製造される。図示していないが、必要に応じた後処理を行い、半導体装置１１が完成する。
（作用効果）
以上説明した本実施形態の半導体装置１１は、半導体２１からなる複数の柱状部２２を備える。複数の柱状部２２の各々は、ソース領域Ｓと、ドレイン領域Ｄと、チャネル形成領域Ｒと、ゲート電極５０と、半導体層７０と、を有する。チャネル形成領域Ｒは、Ｚ方向でソース領域Ｓとドレイン領域Ｄとの間に形成されるチャネルの領域（チャネル領域）Ｃｈを含んでいる。ゲート電極５０は、チャネル形成領域Ｒを形成する半導体層２１Ｂの側壁２１ｒにゲート絶縁膜４０を介して設けられている。半導体層７０は、ドレイン領域Ｄを形成する半導体層２１Ａの側壁２１ｄに設けられている。半導体層７０の導電型は、半導体層２１Ａの半導体２１の導電型とは異なる。
本実施形態の半導体装置１１では、複数の柱状部２２と、ゲート絶縁膜４０を介してチャネル形成領域Ｒに隣り合うゲート電極５０によってＧＡＡ構造を備えた縦型のＦＥＴが形成されている。半導体装置１１では、ＸＹ平面において例えば０．５μｍ以下の非常に細かいピッチを有する柱状部２２が実現される。また、複数の柱状部２２の各々のドレイン領域Ｄの半導体層２１ＡをＸＹ平面に沿った方向すなわち横方向に隣接する半導体層７０が配置されることによって、ＳＪ構造が形成され、複数の柱状部２２の耐圧が横から支えられる。そのため、本実施形態の半導体装置１１によれば、半導体層７０を備えない複数の柱状部２２に比べて顕著な超低オン抵抗化を実現することができる。
本実施形態の半導体装置１１の複数の柱状部２２は、従来の半導体装置のようにドライエッチングプロセスを用いてトップダウンで製造される方法によってではなく、例えば半導体層２０からボトムアップで形成される。具体的にはｎ＋－ＧａＮからなる半導体層２０の底面２０ｂからＺ方向にｎ＋－ＧａＮ、ｉ－ＧａＮ、ｎ－－ＧａＮを順次結晶成長させる。このようにボトムアップでＧａＮを成長させることによって、従来の半導体ナノワイヤのように基端側端部が先端側端部よりも拡がることもなく、細かいピッチ且つ結晶性の高い柱状部２２を形成することができる。
また、本実施形態の半導体装置１１では、ゲート電極５０はＰｏｌｙ－Ｓｉからなり、Ｂｒがドープされている。具体的には、ゲート電極５０は、ＢｒがドープされたＰｏｌｙ－Ｓｉで形成されている。さらに、複数の柱状部２２の各々のソース領域Ｓ、ドレイン領域Ｄ及びチャネル形成領域Ｒを構成する半導体層２１Ｃ、２１Ａ、２１Ｂの半導体２１は、ＧａＮである。上述のようにＧＡＡ構造からなる複数の柱状部２２において、ゲート電極５０が高い仕事関数を有する材料で形成されていることによって、半導体装置１１の駆動電圧を高くすると共に、ノーマリーオフ化を確実に可能とする。特に、ｐ型のＰｏｌｙ－Ｓｉが用いられることによって、ノーマリーオフ化が容易になる。高い電流駆動能力とノーマリーオフ化とはトレードオフの関係にあるが、本実施形態の半導体装置１１によれば、ゲート電極５０の材料としてＢｒがドープされたＰｏｌｙ－Ｓｉを採用するため、高い電流駆動能力とノーマリーオフ化とを両立することができる。
また、本実施形態の半導体装置１１では、半導体層７０はソース領域Ｓと電気的に接続され、ソース領域Ｓを構成する半導体層２０、２１Ｃと電気的に接続されている。本実施形態の半導体装置１１によれば、半導体層７０にソース電圧が供給され、柱状部２２のドレイン領域Ｄの半導体層２１Ａにて空乏層Ｅｍを支え、耐圧を得ることができる。
また、本実施形態の半導体装置１１では、複数の柱状部２２の各々のソース領域Ｓを構成する半導体層２１Ｃに半導体層２０が接続されている。本実施形態の半導体装置１１によれば、ソース領域Ｓにおいて、ＸＹ平面で小径の複数の柱状部２２とＸＹ平面に延在する金属層１２との間に半導体層２０が介在することによって、半導体層２１Ｃとソース側のコンタクト端子である導電層すなわち金属層１２との接続におけるコンタクト抵抗の増大を抑え、性能の低下を防止し、良好に動作させることができる。
なお、本実施形態の半導体装置１１では、複数の柱状部２２の各々のドレイン領域Ｄを構成する半導体層２１Ａに半導体層３０が接続されている。したがって、本実施形態の半導体装置１１によれば、ソース領域Ｓに加えてドレイン領域Ｄにおいても、ＸＹ平面で小径の複数の柱状部２２の半導体層２１ＡとＸＹ平面に延在する金属層６０との間に半導体層３０が介在することによって、半導体層２１Ａとドレイン側のコンタクト端子である導電層すなわち金属層６０との接続におけるコンタクト抵抗の増大を抑え、性能の低下を防止することができる。
また、本実施形態の半導体装置１１では、半導体２１及び半導体層２０の各々の導電型はｎ型であり、半導体層７０の導電型はｐ型である。このことによって、複数の柱状部２２の各々でチャネルの領域Ｃｈを略完全に空乏化し、電荷の移動速度を速くすることができる。その結果、半導体装置１１のスイッチング速度及び動作性能の向上を図ることができる。
また、本実施形態の半導体装置１１では、ソース側の半導体層２０に金属層１２が接続されている。本実施形態の半導体装置１１によれば、半導体層２１Ｃとソース側で導電性の高いコンタクト端子である金属層１２とのコンタクト抵抗の増大を良好に抑えることができる。なお、本実施形態の半導体装置１１では、ドレイン側の半導体層３０に金属層６０が接続されている。半導体層３０は、第１層３１と第２層３２との積層構造を備える。半導体層２１Ｃ及び第２層３２は互いに同じくｎ－－ＧａＮで形成され、第１層３１はｎ＋－ＧａＮｄ形成されている。つまり、半導体層２１Ｃ、第２層３２、第１層３１及び金属層６０の順に導電性が高まっている。このことによって、本実施形態の半導体装置１１によれば、半導体層２１Ａとドレイン側で導電性の高いコンタクト端子である金属層１２とのコンタクト抵抗の増大を効果的に抑えることができる。また、半導体装置１１の素子基板及び対向基板として金属層１２、６０が機能することによって、薄型で軽量な半導体装置１１を実現することができる。
また、本実施形態の半導体装置１１では、柱状部２２のｎ－－ＧａＮからなる半導体層２１Ａの不純物濃度は、半導体層２１Ａに横方向で接してｐ＋－ＧａＮからなる半導体層７０、及び半導体層３０のｎ＋－ＧａＮからなる第１層３１の各々よりも低い。そのため、半導体層２１Ａと半導体層７０とのＰＮ接合による電荷の移動が半導体層３０の第１層３１に直結することが抑えられ、半導体装置１１におけるブレークダウンの発生を防止することができる。
また、本実施形態の半導体装置１１では、ソース領域Ｓと金属層１２及び半導体層７０が半導体層２０をＺ方向に貫通する金属プラグ７８で接続されている。本実施形態の半導体装置１１によれば、金属層１２からソース電圧が金属プラグ７８を介して半導体層２０、７０に円滑に供給され、柱状部２２のドレイン領域Ｄの半導体層２１Ａにて空乏層Ｅｍを支え、耐圧を得ることができる。ソース領域Ｓと金属層１２及び半導体層７０とを半導体で形成されたプラグ等によって接続する場合に比べて、金属プラグ７８をエッチング及び堆積のプロセスを用いて容易に且つ安定して製造することができる。そのため、半導体装置１１の動作の信頼性を高めることができる。
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。また、複数の実施形態の構成要素は適宜組み合わせ可能である。
また、本発明に係る半導体装置は上述の各実施形態で説明したようにインバータ等のパワーデバイスに適用することができるが、本発明に係る半導体装置の用途はパワーデバイスに限定されない。例えば、本発明に係る半導体装置は、自動車等の車両や飛行機等の移動体に搭載されてもよく、超低オン抵抗であることが求められる半導体デバイスやスイッチングデバイスに適用することができる。本発明に係る半導体装置において、各構成要素の材質は、複数の柱状部２２のＦＥＴとしての動作及びＳＪ構造による効果を妨げない範囲で、半導体装置の用途に合わせて変更可能である。
例えば、本発明に係る半導体装置において、複数の柱状部の各々のソース領域Ｓ、ドレイン領域Ｄ及びチャネル形成領域Ｒを形成する半導体は、ｎ－ＧａＮに限定されず、ＧａＮにも限定されない。本発明に係る半導体装置の用途において許容されるならば、柱状部の半導体は、Ｓｉ、ガリウムひ素（ＧａＡｓ）、炭化シリコン（ＳｉＣ）等であってもよい。なお、柱状部の半導体は、不純物濃度を変えることによってＦＥＴの各領域に応じた電気特性を発揮するものであることが好ましい。
例えば、本発明に係る半導体装置がインバータ等のパワーデバイスに用いられる場合、複数の柱状部の各々を形成する半導体がｎ－ＧａＮであることに応じて、ゲート電極はＢｒがドープされたＰｏｌｙ－Ｓｉで形成されていることが好ましい。しかしながら、本発明に係る半導体装置のＦＥＴを構成する半導体がＳｉＣであって、半導体装置の用途において許容されるならば、ゲート電極は例えばＡｌやＷ、或いはこれらの金属を含んだ導電材で形成されてもよい。その場合でも、ゲート電極は柱状部を形成する半導体に対して高い仕事関数を有することが好ましい。
本発明の態様の半導体装置は、以下の構成を有していてもよい。
本発明の一つの態様の半導体装置は、半導体からなる複数の柱状部を備える。複数の柱状部の各々は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル形成領域と、を有する。本発明の一つの態様の半導体装置は、チャネル形成領域の側壁に絶縁層を介して設けられ、前記ソース領域と前記ドレイン領域との間の電流を制御するゲート電極と、ドレイン領域の側壁に設けられている第１半導体層と、をさらに備える。第１半導体層の導電型は、ドレイン領域を形成する半導体の導電型とは異なる。
本発明の一つの態様の半導体装置において、ゲート電極は多結晶シリコンからなってもよい。
本発明の一つの態様の半導体装置において、ゲート電極にはホウ素がドープされていてもよい。
本発明の一つの態様の半導体装置において、半導体は窒化ガリウムであってもよい。
本発明の一つの態様の半導体装置において、第１半導体層はソース領域と電気的に接続されていてもよい。
本発明の一つの態様の半導体装置において、複数の柱状部の各々のソース領域に第２半導体層が接続されていてもよい。
本発明の一つの態様の半導体装置において、半導体及び第２半導体層の各々の導電型はｎ型であり、第１半導体層の導電型はｐ型であってもよい。
本発明の一つの態様の半導体装置において、第２半導体層に金属層が接続されていてもよい。
本発明の一つの態様の半導体装置において、ソース領域と金属層及び第１半導体層が第２半導体層を貫通する金属プラグで接続されていてもよい。
本発明の一つの態様の半導体装置において、ドレイン領域は、第１領域と、第１領域とチャネル形成領域の間に位置する第２領域と、を含み、第２領域の不純物濃度は、第１領域の不純物濃度よりも低くてもよい。
本発明の一つの態様の半導体装置において、第２領域の側壁に、第１半導体層が設けられていてもよい。
１１…半導体装置、２１…半導体、２２…柱状部、２０…半導体層（第２半導体層）、４０…ゲート絶縁膜、５０…ゲート電極、６０…金属層、７０…半導体層（第１半導体層）、Ｄ…ドレイン領域、Ｒ…チャネル形成領域、Ｓ…ソース領域。

Claims (11)

  1. 半導体からなる複数の柱状部を備え、
    前記複数の柱状部の各々は、
    ソース領域と、
    ドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に位置するチャネル形成領域と、
    を有し、
    前記チャネル形成領域の側壁に絶縁層を介して設けられ、前記ソース領域と前記ドレイン領域との間の電流を制御するゲート電極と、
    前記ドレイン領域の側壁に設けられている第１半導体層と、
    を備え、
    前記第１半導体層の導電型は前記ドレイン領域を形成する前記半導体の導電型と異なる、
    半導体装置。
  2. 前記ゲート電極は多結晶シリコンからなる、
    請求項１に記載の半導体装置。
  3. 前記ゲート電極にはホウ素がドープされている、
    請求項２に記載の半導体装置。
  4. 前記半導体は窒化ガリウムである、
    請求項１から３の何れか一項に記載の半導体装置。
  5. 前記第１半導体層は前記ソース領域と電気的に接続されている、
    請求項１から４の何れか一項に記載の半導体装置。
  6. 前記複数の柱状部の各々の前記ソース領域に第２半導体層が接続されている、
    請求項１から５の何れか一項に記載の半導体装置。
  7. 前記半導体及び前記第２半導体層の各々の導電型はｎ型であり、
    前記第１半導体層の導電型はｐ型である、
    請求項６に記載の半導体装置。
  8. 前記第２半導体層に金属層が接続されている、
    請求項６又は７に記載の半導体装置。
  9. 前記ソース領域と前記金属層及び前記第１半導体層が前記第２半導体層を貫通する金属層導電層で接続されている、
    請求項８に記載の半導体装置。
  10. 前記ドレイン領域は、第１領域と、前記第１領域と前記チャネル形成領域の間に位置する第２領域と、を含み、
    前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも低い、
    請求項１から９何れか一項に記載の半導体装置。
  11. 前記第２領域の側壁に、前記第１半導体層が設けられている、
    請求項１０に記載の半導体装置。
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