KR20200134824A - 정전기 방전 보호용 반도체 소자 - Google Patents

정전기 방전 보호용 반도체 소자 Download PDF

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Abstract

정전기 방전 보호용 반도체 소자가 제공된다. 본 발명의 반도체 소자는 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 제1도전형 웰 영역, 상기 제1도전형 웰 영역의 둘레를 둘러싸면서 배치되는 제2도전형 가드링 영역, 상기 제2도전형 가드링 영역 상에서, 상기 제1도전형 웰 영역의 둘레를 둘러싸면서 배치되는 절연층 및 상기 절연층 내에 상기 제1도전형 웰 영역의 둘레를 둘러싸면서 배치되는 폴리게이트를 포함한다.

Description

정전기 방전 보호용 반도체 소자{Semiconductor Device for Electrostatic Discharge Protection}
본 발명은 정전기 방전 보호를 위한 반도체 소자에 대한 것으로서, 보다 상세하게는 게이트-커플드 MOSFET을 이용한 반도체 소자에서 게이트 커플링에 필요한 커패시터 면적을 최소화하는 반도체 소자에 관한 것이다.
정전방전(Elector-Static Discharge, 이하 ESD라 한다.)이란 정전기에 의한 방전현상으로서, 입력 또는 출력회로와 연결되어 있는 외부 도전선에 순간적으로 고전압의 정전기가 발생하였을 때, 이 정전기의 방전에 의해 입력 또는 출력회로의 일부에 과도전류가 흘러 입력 또는 출력회로 일부분의 파괴를 유발한다. 따라서, 대부분의 반도체 칩은 정전기 손상으로부터 보호되기 위한 정전기 방전 보호회로를 그 입력 및 출력단에 구비하고 있다. 일반적으로 반도체 장치는 내부 회로를 보호하기 위해 패드와 내부 회로 사이에 정전기 방전 보호 회로를 구비한다. 정전기 방전 스트레스에 대한 보호 회로를 설계하는데 사용되는 소자를 정전기 방전 보호 소자라고 한다.
시장 요구에 따라 반도체 소자는 크기가 작아지고 집적도가 높아지면서, 정전기에 대한 취약성이 계속 커지고 있다. 반도체 소자에 사용되는 MOSFET(Metal-Oxide-Semiconductor Field Transistor)의 게이트 산화막 두께가 얇아지고 약해지고 있기 때문이다. 정전기로부터 칩을 보호하기 위해 정전기 방전 보호 소자를 효과적으로 구현할 필요가 있다.
정전기 방전 보호 소자에는 다양한 종류가 있다. 예를 들어 게이트-그라운디드 엔모스(Gate-Grounded NMOS)는 드레인과 기판 사이의 접합 브레이크다운에 의해 기생 바이폴라접합트랜지스터를 턴온 시킴으로써 정전기 방전동작을 수행한다. GGNMOS에서 엔모스(NMOS)소자의 정전기방전 보호 동작의 성능에 대한 게이트 바이어스의 효과가 보고되고 있다. 이에 따르면, 엔모스(NMOS)의 게이트에 일정 크기, 예컨대 1V 내지 2V의 바이어스가 인가되도록 함으로써 애벌런치 브레이크다운을 유발하는 전압보다 낮은 전압에서 엔모스(NMOS)를 트리거시킬 수 있다. 이와 같이 게이트에 일정 크기의 바이어스가 인가되도록 하기 위해, 게이트와 입력패드 사이에 커패시터를 배치시킨 구조의 게이트-커플드 엔모스(Gate-Coupled NMOS; 이하 GCNMOS) 소자가 제시되고 있다.
일반적으로 GCNMOS 소자가 효과적으로 구현되기 위해서는 다음과 같은 기본적인 조건들이 만족되어야 한다.
첫째 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 추가되는 공정이 최소화 될것, 둘째 커패시터와 저항을 보호회로 안에 삽입하기 위해 추가되는 레이아웃 영역의 소모가 최소화 될것, 셋째 추가되는 커패시터의 용량과 저항의 크기를 원하는 값으로 조절하기 용이할 것, 넷째, 커패시터와 저항을 추가할 때 래치업과 같이 원하지 않는 오동작이 발생할 수 있는 가능성이 배제될 것 등의 조건이다.
그러나 지금까지 제시되고 있는 다양한 방법의 GCNMOS 소자에서의 추가되는 커플링 커페시터와 커플링 저항을 만드는 방법은 위와 같은 조건을 충분히 만족시키지 못하고 있다.
한국 특허출원 (공개)제10-2004-0082831호
본 발명은, 추가 공정 없이 소자의 면적을 감소시킬 수 있는 정전기 방전 보호용 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 각 서로 이격된 적어도 하나의 소스 영역 및 적어도 하나의 드레인 영역을 포함하는 웰 영역, 상기 웰 영역의 둘레를 둘러싸면서 배치되는 가드링 영역; 상기 가드링 영역 상에서, 상기 웰 영역의 둘레를 둘러싸면서 배치되는 절연층; 및 상기 절연층 상에 상기 웰 영역의 둘레를 둘러싸면서 배치되는 폴리 게이트;를 포함한다.
상기 반도체 소자는 상기 폴리 게이트와 중첩되지 않으면서, 상기 가드링 영역 내 상면에 배치되는 적어도 하나의 벌크 영역을 더 포함한다.
상기 각 벌크 영역과 상기 드레인 영역에는 드레인 전압이 인가된다.
상기 폴리 게이트에는 게이트 전압이 인가된다.
상기 웰 영역은 적어도 하나의 웰탭 영역을 더 포함한다.
상기 웰탭 영역과 상기 각 소스 영역에는 소스 전압이 인가된다.
상기 반도체 소자는 상기 웰 영역 아래에 소정의 깊이로 이격되어 배치되는 매립 불순물층; 및 상기 가드링 영역 아래에 형성되어 상기 매립 불순물층에 접하도록 배치되는 싱크영역;을 더 포함한다.
상기 반도체 소자는 게이트-커플드 제1도전형 반도체 소자 또는 게이트-커플드 제2도전형 반도체 소자이다.
본 발명의 다른 실시예에 따른 반도체 소자는 P형 기판; 상기 P형 기판 상면에 배치되어, 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 P형 웰 영역; 상기 P형 기판 상면에서 상기 P형 웰 영역과 이격 배치되어, 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 N형 웰 영역; 상기 P형 웰 영역 및 상기 N형 웰 영역의 둘레를 둘러싸면서 배치되는 N형 가드링 영역; 상기 N형 가드링 영역 상에서, 상기 P형 웰 영역 및 상기 N형 웰 영역의 둘레를 둘러싸면서 배치되는 절연층; 상기 절연층 상에 상기 P형 웰 영역 및 상기 N형 웰 영역의 둘레를 각각 둘러싸면서 배치되는 폴리 게이트; 및 상기 폴리 게이트와 중첩되지 않으면서, 상기 N형 가드링 영역 내 상면에 배치되는 적어도 하나의 벌크 영역을 포함한다.
일 예로 상기 N형 가드링 영역은 상기 P형 웰 영역의 둘레를 폐루프로 둘러싸는 제1 가드링 영역; 및 상기 제1 가드링 영역과 독립적으로, 상기 N형 웰 영역의 둘레를 폐루프로 둘러싸는 제2 가드링 영역;을 포함한다.
다른 예로 상기 N형 가드링 영역은 상기 P형 웰 영역과 상기 N형 웰 영역 사이에 배치되는 제1 가드 영역; 상기 P형 웰 영역의 나머지 둘레를 둘러싸면서 상기 제1 가드 영역과 폐루프로 연결되는 제2 가드 영역; 및 상기 N형 웰 영역의 나머지 둘레를 둘러싸면서 상기 제1 가드 영역과 폐루프로 연결되는 제3 가드 영역;을 포함한다.
또다른 예로 상기 N형 가드링 영역은 상기 P형 웰 영역과 상기 N형 웰 영역을 모두 둘러싸는 하나의 폐루프로 배치된다.
상기 폴리게이트는 게이트 전압이 인가된다.
상기 각 벌크 영역과 상기 각 드레인 영역에는 드레인 전압이 인가된다.
상기 반도체 소자는 상기 P형 웰 아래에 소정의 깊이로 이격되어 배치되는 제1 매립층; 및 상기 N형 가드링 아래에 형성되어 상기 제1 매립층에 접하도록 배치되는 제1 싱크층;을 더 포함한다.
상기 반도체 소자는 상기 N형 웰 아래에 소정의 깊이로 이격되어 배치되는 제2 매립층; 및 상기 N형 가드링 아래에 형성되어 상기 제2 매립층에 접하도록 배치되는 제2 싱크층;을 더 포함한다.
본 발명의 또다른 실시예에 따른 정전기 방전 보호용 반도체 소자는 딥 웰 영역; 상기 딥 웰 영역 내에 배치되어, 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 웰 영역; 상기 딥 웰 영역 상면에 상기 웰 영역의 둘레를 둘러싸면서 배치되는 절연층; 상기 절연층 상에 상기 웰 영역의 둘레를 둘러싸면서 배치되는 폴리 게이트; 및 상기 폴리 게이트와 중첩되지 않으면서, 상기 딥 웰 영역 내 상면에 배치되는 적어도 하나의 벌크 영역을 포함한다.
상기 폴리게이트는 게이트 전압이 인가되고, 상기 각 벌크 영역에는 드레인 전압이 인가되는 것일 수 있다.
본 발명은 폴리 게이트를 반도체 소자의 가드링 또는 딥웰 영역 위에 구현하여 의도된 기생 커패시터로 인해, GCMOSFET 소자의 커플링 커패시터를 대체할 수 있는 효과가 있다.
본 발명은 폴리 게이트를 인접한 반도체 소자구분을 위한 가드링 또는 딥웰 영역 상에 배치함으로써, GCMOSFET 반도체 소자의 커플링 커패시터 면적을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 반도체 소자를 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 GCNMOS 소자를 나타낸 단면도이다.
도 3은 도 2를 나타낸 상면도(Top View)이다.
도 4는 본 발명의 일 실시예에 따른 GCPMOS 소자를 나타낸 단면도이다.
도 5는 도 4를 나타낸 상면도이다.
도 6은 본 발명의 다른 실시예에 따른 GCNMOS 소자를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 GCPMOS 소자를 나타낸 단면도이다.
도 8은 본 발명의 또다른 실시예에 따른 GCNMOS 소자를 나타낸 단면도이다.
도 9는 도 8을 나타낸 상면도이다.
도 10은 본 발명의 또다른 실시예에 따른 GCPMOS 소자를 나타낸 단면도이다.
도 11은 도 10을 나타낸 상면도이다.
도 12는 본 발명의 일 실시예에 따른 GCPMOS와 GCNMOS가 결합된 반도체 소자를 나타낸 상면도이다.
도 13은 도 12를 나타낸 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 GCPMOS와 GCNMOS가 결합된 반도체 소자를 나타낸 상면도이다.
도 15는 도 14를 나타낸 단면도이다.
도 16은 본 발명의 또다른 실시예에 따른 GCPMOS와 GCNMOS가 결합된 반도체 소자를 나타낸 상면도이다.
도 17은 도 16을 나타낸 단면도이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
또한, 하기 설명에서 일 실시예에 따라 반도체 소자의 기판이 P형이면 웰 영역은 N형일 수 있고, 다른 실시예에 따라 기판이 N형이면 웰 영역은 P형일 수 있다.
도 1은 본 발명의 반도체 소자를 나타낸 회로도이고, 도 2는 본 발명의 일 실시예에 따른 GCNMOS 소자를 나타낸 단면도이다.
도 1을 참고하면, 반도체 장치는 입력패드(10) 단에 정전기 방전 보호용 반도체 소자(20) 및 입력 버퍼(30)를 포함한다. 즉, 입력패드(10)를 통해 입력된 데이터는 정전기 방전 보호용 반도체 소자(20) 및 입력 버퍼(30)를 통과하여 반도체 장치의 내부 회로(40)에 입력된다.
정전기 방전 보호용 반도체 소자(20)는 PMOSFET과 NMOSFET을 포함한다. PMOSFET은 입력 버퍼(30)와 연결된 입력패드(10)에 드레인 단자가 연결되고, 소스(S)는 전원단(VDD)에 연결된다. NMOSFET은 게이트(G)와 소스(S)가 접지단(VSS)에 연결되고 드레인(D)이 입력패드(10)에 연결된다.
또한 게이트 커플링을 위해 PMOSFET의 게이트(G)와 드레인(D)간에는 제1 커플링 커패시터(Cp)가 매개되고, 게이트(G)와 소스(S)간에는 제1커플링 저항(Rp)가 매개된다. NMOSFET의 게이트(G)와 드레인(D)간에는 제2 커플링 커패시터(Cn)가 매개되고, 게이트(G)와 소스(S)간에는 제2 커플링 저항(Rn)가 매개된다.
ESD 보호용 반도체 소자(20)는 정상동작시 입력패드(10)에 입력되는 데이터를 입력버퍼(30)를 거쳐 내부회로(40)로 전달한다. 그러나 정전기(ESD) 발생시에는 NMOSFET 및 PMOSFET의 드레인(D)에 전기적 바이어스가 가해지면서 커플링 커패시터을 통해 게이트(G)에도 전기적 바이어스가 가해지므로, 낮은 전압에서 NMOSFET 및 PMOSFET이 동작하게 된다. 즉, 게이트(G)에 전위가 잡히면 ESD 보호용 반도체 소자는 내부회로(40)의 소자보다 더욱 빠르게 동작하게 된다.
이때 제1 및 제2 커플링 커패시터(Cp, Cn)의 용량은 게이트에 인가되는 전기적 바이어스의 크기를 결정하고, 게이트와 전원단 또는 게이트와 접지단 사이에 연결된 제1 및 제2 커플링 저항(Rp, Rn)은 게이트에 인가되는 전기적 바이어스가 사라지는 시간을 결정한다. 즉, 입력버퍼(30)의 얇은 게이트 산화막을 효과적으로 보호하기 위해서 커플링 커패시터의 용량과 커플링 저항들의 크기를 최적화시키는 것이 매우 중요한 요소값이 된다.
도 2를 참고하면, 도 1의 ESD 보호용 반도체 소자(20)에서 게이트-커플드 NMOS(이하 GCNMOS)가 개시된다.
GCNMOS(100)는 기판(101) 위에 에피층(120)이 형성된다. 일 예에서 기판(101) 및 에피층(120)은 P형 도전형을 가질 수 있다.
에피층(120) 상부에는 P형 웰 영역(130)이 형성된다. 에피층(120) 상부에는 N형 웰 영역(140)도 형성된다. N형 웰 영역(140)은 도 3에 도시된 바와 같이, P형 웰 영역(130)과 소정의 간격으로 이격되어 P형 웰 영역(130) 둘레를 둘러싸도록 형성된다. N형 웰 영역(140)은 인접한 반도체 소자 구분을 위한 가드링 영역이다.
이때 P형 웰 영역(130)은 액티브 영역으로 지칭할 수도 있다. 액티브 영역 및 가드링 영역을 제외한 나머지 영역 상면에는 아이솔레이션 영역(185)을 배치하여, 근처에 배치되는 다른 반도체 소자와 구분할 수 있다.
아이솔레이션 영역(185)은 다양한 실시예에 따라, 트렌치 구조로 형성할 수도 있고, LOCOS로 형성할 수도 있다. 소자간의 간섭 방지 및 물리적 분리를 위해 아이솔레이션(185)은 절연 물질로 형성되며, 게이트 절연층보다는 두껍게 형성되어야 한다.
N형 웰 영역(140) 상에는 P형 웰 영역(130)의 둘레를 둘러싸면서 배치되는 가드링 게이트 절연층(191)이 형성된다. 가드링 게이트 절연층(191) 상에는 가드링 폴리 게이트 전극(190)이 형성된다. 폴리 게이트 전극(190)은 게이트 단자(Gate)에 연결된다.
또한 P형 웰 영역(130) 상에는 소정의 간격으로 게이트 절연층(193)이 형성되고, 게이트 절연층(193) 상에 게이트 전극(192)이 형성된다. 게이트 전극(192)은 게이트 단자(Gate)에 연결된다.
N형 웰 영역 상에 형성되는 가드링 게이트 절연층(191) 및 가드링 폴리 게이트 전극(190)은 P형 웰 영역(130) 상에 형성되는 게이트 절연층(193) 및 게이트 전극(192)와 동일한 공정에서 형성되는 것으로 구분을 위해 명칭을 따로 명명한 것이다. 즉, 가드링 게이트 절연층(191)과 가드링 폴리 게이트 전극(190)은 별도의 추가적인 공정이 필요하지 않으며, GCNMOS의 게이트 절연층(193) 및 게이트 전극(192) 형성 시에 함께 형성되는 것을 특징으로 한다. 또한 N형 웰 영역(140) 상에 가드링 폴리 게이트 전극(190)의 양 측면에는 스페이서(195)를 포함하는 형태를 가지게 된다. 이는 P형 웰 영역 상에 형성된 게이트 전극(192)의 양 측면에도 동일한 구조를 갖게 되는 것을 특징으로 한다.
P형 웰 영역(130) 상에는 게이트 전극(192) 양측으로 불순물이 주입되어 각각 적어도 하나의 소스 영역(151,152,153) 및 드레인 영역(161,162)이 형성된다. 소스 영역(151, 152, 153)은 소스 단자(Source)와 각각 연결되고, 드레인 영역(161, 162)은 드레인 단자(Drain)과 각각 연결된다.
GCNMOS(100)는 적어도 하나의 웰탭 영역(170)을 포함할 수 있다. 웰탭 영역(170)은 소스 영역(151,152,153) 및 드레인 영역(161,162)이 배치되지 않은 P형 웰 영역(130) 상에 독립적으로 배치되는 영역으로, P형 불순물이 주입되어 형성된다. 웰탭 영역(170)은 전기적으로 소스 단자(Source)에 연결되어, 소스 단자에 인가되는 바이어스에 따라 P형 웰 영역(130)의 전위를 잡아준다.
GCNMOS(100)는 일 예에 따라 매립 불순물층(110)을 더 포함할 수 있다. 매립 불순물층(110)은 P형 웰 영역(130) 아래에 일정한 깊이로 이격되어 기판(101)과 에피층(120) 의 경계 사이에 형성된다. 매립 불순물층(110)은 N형의 불순물이 도핑된 것으로, 가드링 형태의 N형 웰 영역(140) 및 P형 웰 영역(130)에 걸쳐, P형 웰 영역(130) 저면의 수평방향으로 형성된다. GCNMOS(100)는 N형 싱크영역(111)을 더 포함한다. N형 싱크영역(111)은 N형 불순물이 주입되어 N형 웰 영역(140) 저면 아래에 N형 웰 영역(140)의 수직방향으로 형성되고, 매립 불순물층(110)과 접한다.
GCNMOS(100)는 벌크 영역(181,182)을 포함한다. 벌크 영역(181,182)은 N형 웰 영역(140) 상면에 가드링 폴리 게이트(190) 양쪽으로 N형 불순물이 주입되어 형성된다. 벌크 영역(181,182)은 드레인 단자(Drain)에 연결되어, 드레인 단자에 인가되는 바이어스에 따라 N형 웰 영역(140) 및 N형 싱크영역(111)을 통해 연결된 매립 불순물층(110)의 전위를 잡아준다.
N형 싱크영역(111) 및 매립 불순물층(110)은, GCNMOS(100) 소자를 외부 영역과 구분하기 위한 역할을 한다. 도 2에 도시된 바와 같이 GCNMOS(100) 소자가 존재하는 내부 P 타입의 영역과 GCNMOS(100) 소자가 존재하지 않는 외부 P 타입의 영역을 구분함으로써 각 영역에 서로 다른 전위가 인가될 수 있다.
GCNMOS(100)는 게이트 단자(Gate)에 접지 단자(VSS)가 연결되고, 게이트 전극(192) 및 가드링 폴리 게이트(190)에 접지 단자의 바이어스가 인가된다. 소스 단자(Source)도 접지 단자(VSS)와 연결되어, 소스 영역(151,152,153) 및 웰탭 영역(170)에는 접지 단자의 바이어스가 인가된다. 드레인 단자(Drain)는 입력 단자(10)와 연결되어, 드레인 영역(161, 162) 및 벌크 영역(181,182)에는 입력되는 데이터에 따른 바이어스가 인가된다.
그 결과 가드링 폴리 게이트(190)와 N형 웰 영역(140) 사이에 기생 커패시턴스가 형성되어, 입력 단자(10)에 ESD가 입력되더라도 기생 커패시턴스에 의해 게이트에 전기적 바이어스가 가해지면서 낮은 전압에서 GCNMOS(100)가 빠르게 동작하여 입력된 ESD가 접지단으로 흐르게 된다.
설명의 편의를 위해 도 2에는 GCNMOS(100)를 도시하였으나, 게이트-커플드 PMOS의 구조도 GCNMOS(100)의 구조와 유사하다. GCPMOS의 경우, 기판에 N형 웰 영역을 형성한다. 그리고, N형 웰 영역의 둘레를 둘러싸면서 배치되는 N형 가드링 영역, N형 가드링 영역 상에서 N형 웰 영역의 둘레를 둘러싸면서 배치되는 절연층, 상기 절연층 상에서 N형 웰 영역의 둘레를 둘러싸면서 배치되는 폴리게이트를 포함한다.
GCPMOS는, GCNMOS의 P형 웰 영역과 GCPMOS의 N형 웰 영역의 둘레를 함께 둘러싸는 가드 영역을 포함한다. 구체적으로, 가드 영역은 P형 웰 영역과 N형 웰 영역 사이의 제1 가드 영역, P형 웰 영역에서 제1 가드 영역을 제외한 나머지 둘레를 둘러싸면서 제1 가드 영역과 폐루프로 연결되는 제2 가드 영역, N형 웰 영역에서 제1 가드 영역을 제외한 나머지 둘레를 둘러싸면서 제1 가드 영역과 폐루프로 연결되는 제3 가드 영역을 포함한다.
GCPMOS의 구성 중 벌크 영역, 매립층, 싱크층 및 전압 인가와 관련하여 GCNMOS와 동일하므로 도 4에서 설명하기로 한다.
도 3은 도 2를 나타낸 상면도(Top View)이다.
도 3에 도시된 바와 같이, 본 발명의 반도체 소자는 GCNMOS 소자 영역(100-1), 커플링 레지스터 영역(100-2)을 포함하고, 커플링 커패시터 영역(100-3)은 필요하지 않아, 반도체 소자의 면적이 작아질 수 있는 효과가 있다. 즉, 커플링 커패시터 영역(100-3)은 GCNMOS 소자 영역(100-1) 내에 존재하는 가드링 영역(140)에 가드링 폴리 게이트(190)로 커플링 커패시터를 구현하므로써, 커플링 커패시터 영역(100-3) 만큼은 반도체 소자 면적을 줄일 수 있게 된다.
도 3에서 GCNMOS 소자 영역은 인접 반도체 소자와 분리 구분하기 위한 N형 웰 영역, 즉 가드링 영역(140)으로 둘러싸여 있다. 가드링 영역(140) 상면에 가드링 폴리 게이트(190)가 배치되고, 가드링 폴리 게이트(190) 양쪽으로 가드링 영역(140) 내에 벌크 영역(181,182)이 배치된다.
가드링 영역(140) 내부 안쪽으로 P형 웰 영역(130)이 배치된다. 웰탭 영역(170)은 P형 웰 영역(130) 내에서 P형 웰 영역(130) 상면의 수평방향에서 링 형태로 배치될 수 있다.
적어도 하나의 게이트 전극(192)은 웰탭 영역(170)의 내측 및 P형 웰 영역(130) 상에 소정의 간격으로 이격되어 배치된다. 소스 영역(151,152,153)과 드레인 영역(161,162)은 게이트 전극(192)의 양측으로 각각 교번하여 배치된다.
따라서 가드링 영역(140) 내에 가드링 폴리 게이트(190) 및 상기 가드링 폴리 게이트(190) 양쪽으로 벌크영역(181,182)을 배치하고, 가드링 폴리 게이트(190)와 벌크 영역(181,182) 각각에 게이트 및 드레인 단자와 연결한다. 즉, GCNMOS의 게이트와 드레인 사이에 커플링 캐패시터 역할을 할 수 있게 되고, 기존의 기생 캐패시터보다는 확실히 용량이 큰 캐패시터로 역할을 하게된다. 이로써 입력 패드, 즉 드레인 단자에 ESD 가 들어올 경우, 용량이 큰 커플링 캐패시터로 인해 GCNMOS 의 동작 전압이 작아지므로 이는 빠른 턴-온이 되는 효과를 가져오게 된다. ESD 로 인한 입력 버퍼 및 내부 회로에 영향이 미치기 전에 GCNMOS 의 빠른 턴-온으로 ESD는 NMOS를 통해 접지단으로 흘러 보낼 수 있게 된다.
도 4는 본 발명의 일 실시예에 따른 GCPMOS 소자를 나타낸 단면도이고, 도 5는 도 4를 나타낸 상면도이다. GCPMOS 소자는 도1의 PMOS 소자를 나타낸다.
도 4를 참고하면, GCPMOS(200)는 기판(201) 위에 에피층(220)이 형성된다. 일 예에서 기판(201) 및 에피층(220)은 P형 도전형을 가질 수 있다.
GCPMOS(200)의 에피층(220) 상부에는 N형 제1 웰 영역(230)이 형성된다. 에피층(220) 상부에는 N형 제2 웰 영역(240)도 형성된다. N형 제2 웰 영역(240)은 도 5에 도시된 바와 같이, N형 제1 웰 영역(230)과 소정의 간격으로 이격되어 N형 제1 웰 영역(230) 둘레를 둘러싸도록 형성된다. N형 제2 웰 영역(240)은 인접한 반도체 소자 구분을 위한 가드링 영역이다.
이때 N형 제1 웰 영역(230)은 액티브 영역으로 지칭할 수도 있다. 액티브 영역 및 가드링 영역을 제외한 나머지 영역 상면에는 아이솔레이션 영역(285)을 배치하여, 근처에 배치되는 다른 반도체 소자와 구분할 수 있다. 소자간의 간섭 방지 및 물리적 분리를 위해 아이솔레이션(285)은 절연 물질로 형성되며, 게이트 절연층보다는 두껍게 형성되어야 한다.
N형 제2 웰 영역(240) 상에는 가드링 폴리 게이트 전극(290)이 형성된다. 가드링 폴리 게이트 전극(290)은 게이트 단자(Gate)에 연결된다. 상기 N형 제 2웰 영역(240) 내에 가드링 폴리 게이트 전극(290) 양쪽으로 벌크 영역(281, 282)이 형성된다.
또한 N형 제 1웰 영역(230) 상에는 소정의 간격으로 게이트 전극(292)이 형성된다. 게이트 전극(292)은 게이트 단자(Gate)에 연결된다.
N형 제 1웰 영역(230) 상에는 게이트 전극(292) 사이로 P형 불순물이 주입되어 각각 소스 영역(251,252,253) 및 드레인 영역(261,262)이 형성된다. 소스 영역(251, 252, 253)은 소스 단자(Source)와 각각 연결되고, 드레인 영역(261, 262)은 드레인 단자(Drain)과 각각 연결된다.
GCPMOS(200)는 적어도 하나의 웰탭 영역(270)을 포함할 수 있다. 웰탭 영역(270)은 소스 영역(251,252,253) 및 드레인 영역(261,262)이 배치되지 않은 N형 제1 웰 영역(230) 상에 독립적으로 배치되는 영역으로, N형 불순물이 주입되어 형성된다. 웰탭 영역(270)은 전기적으로 소스 단자(Source)에 연결되어, 소스 단자에 인가되는 바이어스에 따라 N형 제1 웰 영역(230)의 전위를 잡아준다.
GCPMOS(200)는 일 예에 따라 매립 불순물층(210)을 더 포함할 수 있다. 매립 불순물층(210)은 N형 제1 웰 영역(230) 아래에 일정한 깊이로 이격되어 기판(201)과 에피층(220) 사이에 형성된다. 매립 불순물층(230)은 N형의 불순물이 도핑된 것으로, 가드링 형태의 N형 제 2웰 영역(240) 및 N형 제 1웰 영역(230)에 걸쳐, N형 제 1웰 영역(230) 저면의 수평방향으로 형성된다. GCPMOS(200)는 N형 싱크영역(211)을 더 포함한다. N형 싱크영역(211)은 N형 불순물이 주입되어 N형 제2 웰 영역(240) 저면 아래에 N형 제2 웰 영역(240)의 수직방향으로 형성되고, 매립 불순물층(210)과 접한다.
GCPMOS(200)는 벌크 영역(281,282)을 포함한다. 벌크 영역(281,282)은 N형 제 2웰 영역(240) 상면에 가드링 폴리 게이트(290) 양쪽으로 N형 불순물이 주입되어 형성된다. 벌크 영역(281,282)은 드레인 단자(Drain)에 연결되어, 드레인 단자에 인가되는 바이어스에 따라 N형 제2 웰 영역(240) 및 N형 싱크영역(211)을 통해 연결된 매립 불순물층(210)의 전위를 잡아준다.
N형 싱크영역(211) 및 매립 불순물층(210)은, GCPMOS(200) 소자를 내부 영역과 외부 영역으로 구분하는 역할을 한다. 도 4에 도시된 바와 같이 내부 P 타입 영역과 외부 P타입 영역을 구분함으로써 각 영역에 서로 다른 전위가 인가될 수 있다.
GCPMOS(200)는 게이트 단자(Gate)에 전원 단자(VDD)가 연결되고, 게이트 전극(292) 및 가드링 폴리 게이트(290)에 전원 단자의 바이어스가 인가된다. 소스 단자(Source)도 전원 단자와 연결되어, 소스 영역(251,252,253) 및 컨택 영역(270)에는 전원 단자의 바이어스가 인가된다. 드레인 단자(Drain)는 입력 단자(10)와 연결되어, 드레인 영역(261, 262) 및 벌크 영역(281,282)에는 입력 패드를 통해 바이어스가 인가된다.
그 결과 가드링 폴리 게이트(290)와 N형 제2 웰 영역(240) 사이에 큰 커패시터 용량의 기생 커패시턴스가 형성되어, 입력 단자(10)에 ESD가 입력되더라도 큰 커패시터 용량의 기생 커패시턴스에 의해 낮은 전압에서 GCPMOS(100)가 동작이 가능하게 된다. 즉, ESD가 입력 시, 입력 버퍼 및 내부회로로 ESD가 들어오기 전에 GCNMOS 및 GCPMOS가 빠른 턴-온이 가능하여, ESD가 PMOS를 통해 빠져나갈 수 있도록 한다.
도 5에 도시된 바와 같이, 본 발명의 반도체 소자는 GCPMOS 소자 영역(200-1), 커플링 레지스터 영역(200-2)을 포함하고, 커플링 커패시터 영역(200-3)이 절감되는 효과가 있다. 즉, 커플링 커패시터 영역(200-3)은 GCPMOS 소자 영역(200-1) 내에 존재하는 가드링 영역(240)에 폴리 게이트로 커플링 커패시터를 구현하므로써, 커플링 커패시터 영역(200-3) 만큼은 반도체 소자 면적을 줄일 수 있게 된다.
도 5에서 GCPMOS 소자 영역은 인접 반도체 소자와 분리 구분하기 위한 N형 제2 웰 영역, 즉 가드링 영역(240)으로 둘러싸여 있다. 가드링 영역(240) 상면에 가드링 폴리 게이트(290)가 배치되고, 가드링 폴리 게이트(290) 양쪽으로 가드링 영역(240) 내에 벌크 영역(281,282)이 배치된다.
가드링 영역(240) 내부 안쪽으로 N형 제1 웰 영역(230)이 배치된다. 웰탭 영역(270)은 N형 제1 웰 영역(230) 내에서 N형 제1 웰 영역(230) 상면의 수평방향에서 링 형태로 배치될 수 있다.
적어도 하나의 게이트 전극(292)은 웰탭 영역(270)의 폐곡선 내측에 소정의 간격으로 이격되어 배치된다. 소스 영역(251,252,253)과 드레인 영역(261,262)은 게이트 전극(292)의 양측으로 각각 교번하여 배치된다.
도 6은 본 발명의 다른 실시예에 따른 GCNMOS 소자를 나타낸 단면도이다. 설명의 편의를 위해, 도 2에 도시된 GCNMOS 소자와의 차이점을 위주로 설명한다.
도 6을 참고하면, GCNMOS(100A)는 매립 불순물층 없이도 구현가능하다. GCNMOS(100A)는 P형 에피층(120) 상면에 P형 웰 영역(130)을 형성하고, 에피층(130)과 기판(101) 사이에는 별도의 불순물 주입 없이 매립 불순물층 및 싱크 영역을 형성하지 않을 수 있다.
도 7은 본 발명의 다른 실시예에 따른 GCPMOS 소자를 나타낸 단면도이다. 설명의 편의를 위해, 도 4에 도시된 GCPMOS 소자와의 차이점을 위주로 설명한다.
도 7을 참고하면, GCPMOS(200A)는 매립 불순물층 없이도 구현가능하다. GCPMOS(200)는 P형의 에피층(220) 상면에 N형 웰 영역(230)을 형성하고, 에피층(230)과 기판(201) 사이에는 별도의 불순물 주입 없이 매립 불순물층 및 싱크 영역을 형성하지 않을 수 있다.
도 6과 도 7에 도시된 반도체 소자는 매립 불순물층 및 싱크영역으로 내/외부를 구분하여 별도의 바이어스를 인가하지 않는 구조라 할 것이다.
도 8은 본 발명의 또다른 실시예에 따른 GCNMOS 소자를 나타낸 단면도이고, 도 9는 도 8을 나타낸 상면도이다. 설명의 편의를 위해, 도 2에 도시된 GCNMOS 소자와의 차이점을 위주로 설명한다.
도 8을 참고하면, GCNMOS(100B)는 P형의 기판(101) 위에 P형의 에피층(120)을 형성하고, 에피층(120)에 N형 딥웰 영역(115)을 형성할 수 있다. N형 딥웰 영역(115)에는 P형 웰 영역(130)이 형성된다. N형 딥웰 영역(115) 상면의 평면상 X-Y축 길이는 P형 웰 영역(130)보다 길다. 즉, P형 웰 영역(130)은 도 9에 도시된 바와 같이 N형 딥웰 영역(115)의 중앙에 포함되도록 배치된다.
N형 딥웰 영역(115) 상에는 P형 웰 영역(130)의 둘레를 둘러싸면서 배치되는 가드링 폴리 게이트 절연층(191)이 형성된다. 가드링 게이트 절연층(191) 상에는 가드링 폴리 게이트 전극(190)이 형성된다. 가드링 폴리 게이트 전극(190) 또한 가드링 폴리 게이트절연층(191)을 따라 P형 웰 영역(130)의 둘레를 둘러싸면서 배치된다. 다만 가드링 폴리 게이트 절연층(191) 및 가드링 폴리 게이트 전극(190)은 각각 P형 웰 영역(130)의 경계선으로부터 소정의 간격으로 이격되어 배치된다. 가드링 폴리 게이트 전극(190)은 게이트 단자(Gate)에 연결된다.
즉, 도 2의 실시예와 달리 도 8 및 9에 도시된 GCNMOS(100B)는 도 2의 N형 웰 영역(140), 싱크 영역 및 매립 불순물층을 포함하지 않는다. N형 딥 웰 영역(115)은 인접한 소자와의 분리되어 각각 형성되며, 벌크 영역(181,182)을 통해 별도의 바이어스가 인가되므로, 인접한 소자와 전기적으로도 분리되기 때문이다.
도 9에서 NMOS 소자 영역은 인접 반도체 소자와 분리 구분하기 위한 가드링 (140)으로 대신, N형 딥 웰 영역(115) 내에 형성된다. N형 딥 웰 영역(115) 외곽을 따라 N형 딥 웰 영역(115) 상면에 가드링 폴리 게이트(190)가 배치되고, 가드링 폴리 게이트(190) 양쪽으로 N형 딥 웰 영역(115) 내에 벌크 영역(181,182)이 배치된다.
가드링 영역(140) 내부 안쪽으로 P형 웰 영역(130)이 배치된다. 웰탭 영역(170)은 P형 웰 영역(130) 내에서 P형 웰 영역(130) 상면의 수평방향에서 P 타입의 링 형태로 배치될 수 있다.
적어도 하나의 게이트 전극(192)은 P형 웰 영역(130)의 내측에 소정의 간격으로 이격되어 배치된다. 소스 영역(151,152,153)과 드레인 영역(161,162)은 게이트 전극(192)의 양측으로 각각 교번하여 배치된다.
도 10은 본 발명의 또다른 실시예에 따른 GCPMOS 소자를 나타낸 단면도이고, 도 11은 도 10을 나타낸 상면도이다. 설명의 편의를 위해, 도 4에 도시된 GCPMOS 소자와의 차이점을 위주로 설명한다.
도 10을 참고하면, GCPMOS(200B)는 P형 기판(201) 위에 P형의 에피층(220)을 형성하고, 에피층(220)에 N형 딥웰 영역(215)을 형성할 수 있다. N형 딥웰 영역(215)에는 N형 웰 영역(230)이 형성된다. N형 딥웰 영역(215) 상면의 평면상 X-Y축 길이는 N형 웰 영역(230)보다 길다. 즉, N형 웰 영역(230)은 도 10에 도시된 바와 같이 N형 딥웰 영역(115)의 중앙에 포함되도록 배치된다.
N형 딥웰 영역(215) 상에는 N형 웰 영역(230)의 둘레를 둘러싸면서 배치되는 가드링 폴리 게이트 절연층(291)이 형성된다. 가드링 게이트 절연층(291) 상에는 가드링 폴리 게이트 전극(290)이 형성된다. 가드링 폴리 게이트 전극(290) 또한 가드링 폴리 게이트 절연층(291)을 따라 N형 웰 영역(230)의 둘레를 둘러싸면서 배치된다. 다만 가드링 폴리 게이트 절연층(291) 및 가드링 폴리 게이트 전극(290)은 각각 N형 웰 영역(230)의 경계선으로부터 소정의 간격으로 이격되어 배치된다. 가드링 폴리 게이트 전극(290)은 게이트 단자(Gate)에 연결된다.
즉, 도 4의 실시예와 달리 도 10 및 도 11에 도시된 GCPMOS(200B)는 도 4의 N형 제2 웰 영역(240), 싱크 영역 및 매립 불순물층을 포함하지 않는다. N형 딥 웰 영역(215)은 인접한 소자와의 분리되어 각각 형성되며, 벌크 영역(281,282)을 통해 별도의 바이어스가 인가되므로, 인접한 소자와 전기적으로도 분리되기 때문이다.
도 10에서 GCPMOS 소자 영역은 인접 반도체 소자와 분리 구분하기 위한 가드링 (240)으로 대신, N형 딥 웰 영역(215) 내에 형성된다. N형 딥 웰 영역(215) 외곽을 따라 N형 딥 웰 영역(215) 상면에 가드링 폴리 게이트(290)가 배치되고, 가드링 폴리 게이트(290) 양쪽으로 N형 딥 웰 영역(215) 내에 벌크 영역(281,282)이 배치된다.
가드링 영역(240) 내부 안쪽으로 N형 웰 영역(230)이 배치된다. 웰탭 영역(270)은 N형 웰 영역(230) 내에서 N형 웰 영역(230) 상면의 수평방향에서 링 형태로 배치될 수 있다.
적어도 하나의 게이트 전극(292)은 N형 웰 영역(230) 내측에 소정의 간격으로 이격되어 배치된다. 소스 영역(251,252,253)과 드레인 영역(261,262)은 게이트 전극(292)의 양측으로 각각 교번하여 배치된다.
도 1의 정전기 방전 보호용 소자(20)는 도 12 내지 도 17에 도시된 반도체 소자와 같이 구현가능하다. 이하 각각의 실시예를 구체적으로 설명하되, GCNMOS(A) 및 GCPMOS(B) 각각의 구조는 도 2 내지 도 11에서 설명한 실시예에 의하므로 중복되는 설명은 생략한다.
도 12는 본 발명의 일 실시예에 따른 GCPMOS와 GCNMOS가 결합된 반도체 소자를 나타낸 상면도이고, 도 13은 도 12를 나타낸 단면도이다.
도 12를 참고하면, 반도체 소자는 GCPMOS(B) 및 GCNMOS(A)를 포함한다. 반도체 소자는 GCNMOS(A) 소자 및 GCPMOS(B) 소자는 P형 기판(301) 상면에 이격 배치된다., 이때 GCNMOS(A)와 GCPMOS(B)는 각각 서로 독립적으로 이격되어 P형 웰 영역(130)을 둘러싸는 제1 가드링 영역(140) 및 N형 웰 영역(230)을 둘러싸는 제2 가드링 영역(240)을 포함한다. GCNMOS(A)와 GCPMOS(B)는 제1 가드링 영역(140) 및 제2 가드링 영역(240)의 상면에 각각 제1 폴리 게이트(190) 및 제2 폴리 게이트(290)를 포함한다. 즉 제1 가드링 영역(240)과 제2 가드링 영역(140)은 서로 독립적으로 이격되어 P형 웰 영역과 N형 웰 영역을 폐루프로 각각 둘러싸도록 배치된다. 또한 반도체 소자는 도 12에 도시된 바와 같이 커플링 커패시터 영역을 포함하지 않고, GCNMOS(A)의 저항영역(A-2) 및 GCPMOS(B)의 저항영역(B-2)만 포함한다.
도 14는 본 발명의 다른 실시예에 따른 GCPMOS와 GCNMOS가 결합된 반도체 소자를 나타낸 상면도이고, 도 15는 도 14을 나타낸 단면도이다.
도 14를 참고하면, 반도체 소자는 GCPMOS(B) 및 GCNMOS(A)를 포함한다. 반도체 소자는 GCNMOS(A) 소자 및 GCPMOS(B) 소자는 P형 기판(301) 상면에 이격 배치된다.
그러나 도 14의 반도체 소자는 GCNMOS(A)와 GCPMOS(B)는 각각 서로 독립적으로 이격되지만 가드링 영역이 도 12와 다르게 형성된다.
즉, 제1 가드 영역(340)은 N형 웰 영역(230)과 P형 웰 영역(130)의 사이에 존재하고, P형 웰 영역(130) 중 제1 가드 영역(340)이 없는 나머지 영역을 둘러싸는 제2 가드 영역(140), N형 웰 영역 중 제1 가드 영역(340)이 없는 나머지 영역을 둘러싸는 제3 가드 영역(240)을 포함한다.
제1 내지 제3 가드 영역(340,140,240)은 같은 N형 웰 영역으로 형성되어 제1 가드 영역과 제2 가드 영역이 폐루프를 형성하고, 제1 가드 영역과 제3 가드 영역이 폐루프를 형성한다.
제1 가드 영역(340) 상면에는 벌크 영역(380)이 형성되고, 제2 가드 영역(140) 상의 벌크 영역(181,182)과 제3 가드 영역(240) 상의 벌크 영역(281,282)은 제1 가드 영역(340) 상의 벌크 영역(380)과 연결된다.
GCNMOS(A)와 GCPMOS(B)는 제2 가드 영역(140)과 제3 가드 영역(240)의 상면에 각각 제1 폴리 게이트(190) 및 제2 폴리 게이트(290)를 포함한다. 제1 폴리 게이트(190)와 제2 폴리 게이트(290)는 도 1의 회로에서와 같이 게이트에 각각 다른 전압이 인가되어야 하므로, 서로 연결되지 않고 각각 독립적으로 제2 가드 영역과 제3 가드 영역의 상면에 배치된다.
또한 반도체 소자는 도 14에 도시된 바와 같이 커플링 커패시터 영역을 포함하지 않고, GCNMOS(A)의 저항영역(A-2) 및 GCPMOS(B)의 저항영역(B-2)만 포함한다.
도 14 및 도 15에 도시된 실시예의 반도체 소자는 도 12 및 도13에 도시된 실시예 보다 적은 면적을 갖게 되는 장점이 있다.
도 16은 본 발명의 또다른 실시예에 따른 GCPMOS와 GCNMOS가 결합된 반도체 소자를 나타낸 상면도이고, 도 17은 도 16을 나타낸 단면도이다.
도 16을 참고하면, 반도체 소자는 GCPMOS(B) 및 GCNMOS(A)를 포함한다. 반도체 소자는 GCNMOS(A) 소자 및 GCPMOS(B) 소자는 P형 기판(301) 상면에 이격 배치된다.
그러나 도 16의 반도체 소자는 GCNMOS(A)와 GCPMOS(B)는 각각 서로 독립적으로 이격되지만 가드링 영역이 도 12 또는 도 14와 다르게 형성된다.
N형 웰 영역(230)과 P형 웰 영역(130)의 사이에는 별도의 가드 영역이 존재하지 않고, P형 웰 영역(130) 중 N형 웰 영역(230)과 대면하지 않는 나머지 영역과, N형 웰 영역(230) 중 P형 웰 영역(130)과 대면하지 않는 나머지 영역을 둘러싸는 가드링 영역(440)을 포함한다. 이 때 가드링 영역(440) 내 상면에는 폴리 게이트(490)가 배치되고, 가드링 영역 상면 내에서 폴리 게이트 양 옆으로 각각 벌크 영역(491,492)이 배치된다. 벌크 영역에는 드레인 전압이 인가되고, 폴리 게이트(490)에는 게이트 전압이 인가된다.
즉, 가드링 영역(440)은 GCNMOS(A)와 GCPMOS(B)의 액티브 영역을 모두 포함하면서 둘러싸는 폐루프로 배치된다.
다만, 벌크 영역은 가드링 영역(440)과 다르게 배치되는데, 즉, GCNMOS(A) 영역과 GCPMOS(B) 영역이 대면하는 영역에는 벌크 영역이 배치되지 않는다. 그리고 GCNMOS(A) 및 GCPMOS(B)의 서로 대면하지 않는 영역 주변만 이격되어 둘러싸는 오픈 루프 형태의 벌크 영역(491,492)이 배치된다.
GCNMOS(A) 소자의 벌크 영역(491, 492)상 폴리 게이트(490A)는 GCPMOS(B) 소자의 벌크 영역 상 폴리게이트(490B)와 서로 연결되지 않고 독립적으로 이격되어 오픈 루프의 벌크 영역 상에 각각 배치된다.
또한 반도체 소자는 도 16에 도시된 바와 같이 커플링 커패시터 영역을 포함하지 않고, GCNMOS(A)의 저항영역(A-2) 및 GCPMOS(B)의 저항영역(B-2)만 포함한다.
도 16 및 도 17에 도시된 반도체 소자는 도12 및 도13 그리고 도14 및 도15에 도시된 반도체 소자보다 훨씬 적은 면적을 갖는 것을 특징으로 한다.
따라서, 본 발명은 폴리 게이트를 반도체 소자의 가드링 또는 인접 소자와 구분하기 위한 딥웰 영역 위에 구현하여 의도된 기생 커패시터로 인해, GCMOSFET 소자의 커플링 커패시터를 대체할 수 있는 효과가 있다.
또한 본 발명은 폴리 게이트를 인접한 반도체 소자구분을 위한 가드링 또는 딥웰 영역 상에 배치함으로써, GCMOSFET 반도체 소자의 커플링 커패시터 면적을 줄일 수 있는 효과가 있다.
또한 본 발명의 폴리 게이트는 GCMOSFET 에서 게이트를 형성하는 공정과 같이 동시에 생성 가능하므로, 별도의 추가 공정이 필요하지 않는 효과가 있다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 입력단
20 : 정전기 방전 보호 반도체 소자
30 : 입력 버퍼
40 : 출력단
100 : GCNMOS
200 : GCPMOS
101, 201,301 : 기판
110, 310 : 매립층 111, 411 : 싱크웰
120, 220, 320 : 에피층
130 : P Well 230 : N Well
140, 240, 340, 440 : 가드링 영역, ISO Ring 또는 N Well
151, 152, 153, 251, 252, 253 : 소스 영역
161, 162, 261, 262 : 드레인 영역
170, 270 : 웰탭 영역
181, 182, 281, 282, 380,491,492 : 벌크 영역
185 : 아이솔레이션 영역
190, 290 : 가드링 폴리 게이트 전극
192, 292 : 폴리 게이트 전극
191, 291 : 가드링 폴리 게이트 절연막
193, 293 : 폴리 게이트 절연막
195, 295 : 스페이서

Claims (17)

  1. 각각 서로 이격된 적어도 하나의 소스 영역 및 적어도 하나의 드레인 영역을 포함하는 웰 영역;
    상기 웰 영역의 둘레를 둘러싸면서 배치되는 가드링 영역;
    상기 가드링 영역 상에서, 상기 웰 영역의 둘레를 둘러싸면서 배치되는 절연층; 및
    상기 절연층 상에 상기 웰 영역의 둘레를 둘러싸면서 배치되는 폴리 게이트;를 포함하는, 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는
    상기 폴리 게이트와 중첩되지 않으면서, 상기 가드링 영역 내 상면에 배치되는 적어도 하나의 벌크 영역을 더 포함하는 것인, 반도체 소자.
  3. 제2항에 있어서,
    상기 각 벌크 영역과 상기 드레인 영역에는 드레인 전압이 인가되는 것인, 반도체 소자.
  4. 제1항에 있어서, 상기 폴리 게이트에는
    게이트 전압이 인가되는 것인, 반도체 소자.
  5. 제1항에 있어서, 상기 웰 영역은
    적어도 하나의 웰탭 영역을 더 포함하고,
    상기 웰탭 영역과 상기 각 소스 영역에는 소스 전압이 인가되는 것인, 반도체 소자.
  6. 제1항에 있어서, 상기 반도체 소자는
    상기 웰 영역 아래에 소정의 깊이로 이격되어 배치되는 매립 불순물층; 및
    상기 가드링 영역 아래에 형성되어 상기 매립 불순물층에 접하도록 배치되는 싱크영역;을 더 포함하는 것인, 반도체 소자.
  7. 제1항의 반도체 소자는
    게이트-커플드 제1도전형 반도체 소자 또는 게이트-커플드 제2도전형 반도체 소자인, 반도체 소자.
  8. P형 기판;
    상기 P형 기판 상면에 배치되어, 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 P형 웰 영역;
    상기 P형 기판 상면에서 상기 P형 웰 영역과 이격 배치되어, 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 N형 웰 영역;
    상기 P형 웰 영역 및 상기 N형 웰 영역의 둘레를 둘러싸면서 배치되는 N형 가드링 영역;
    상기 N형 가드링 영역 상에서, 상기 P형 웰 영역 및 상기 N형 웰 영역의 둘레를 둘러싸면서 배치되는 절연층;
    상기 절연층 상에 상기 P형 웰 영역 및 상기 N형 웰 영역의 둘레를 각각 둘러싸면서 배치되는 폴리 게이트; 및
    상기 폴리 게이트와 중첩되지 않으면서, 상기 N형 가드링 영역 내 상면에 배치되는 적어도 하나의 벌크 영역을 포함하는, 반도체 소자.
  9. 제8항에 있어서, 상기 N형 가드링 영역은
    상기 P형 웰 영역의 둘레를 폐루프로 둘러싸는 제1 가드링 영역; 및
    상기 제1 가드링 영역과 독립적으로, 상기 N형 웰 영역의 둘레를 폐루프로 둘러싸는 제2 가드링 영역;을 포함하는, 반도체 소자.
  10. 제8항에 있어서, 상기 N형 가드링 영역은
    상기 P형 웰 영역과 상기 N형 웰 영역 사이에 배치되는 제1 가드 영역;
    상기 P형 웰 영역의 나머지 둘레를 둘러싸면서 상기 제1 가드 영역과 폐루프로 연결되는 제2 가드 영역; 및
    상기 N형 웰 영역의 나머지 둘레를 둘러싸면서 상기 제1 가드 영역과 폐루프로 연결되는 제3 가드 영역;을 포함하는 것인, 반도체 소자.
  11. 제8항에 있어서, 상기 N형 가드링 영역은
    상기 P형 웰 영역과 상기 N형 웰 영역을 모두 둘러싸는 하나의 폐루프로 배치된 것인, 반도체 소자
  12. 제8항에 있어서, 상기 폴리게이트는
    게이트 전압이 인가되는 것인, 반도체 소자.
  13. 제11항에 있어서,
    상기 각 벌크 영역과 상기 각 드레인 영역에는 드레인 전압이 인가되는 것인, 반도체 소자.
  14. 제8항에 있어서, 상기 반도체 소자는
    상기 P형 웰 아래에 소정의 깊이로 이격되어 배치되는 제1 매립층; 및
    상기 N형 가드링 아래에 형성되어 상기 제1 매립층에 접하도록 배치되는 제1 싱크층;을 더 포함하는 것인, 반도체 소자.
  15. 제14항에 있어서, 상기 반도체 소자는
    상기 N형 웰 아래에 소정의 깊이로 이격되어 배치되는 제2 매립층; 및
    상기 N형 가드링 아래에 형성되어 상기 제2 매립층에 접하도록 배치되는 제2 싱크층;을 더 포함하는 것인, 반도체 소자.
  16. 딥 웰 영역;
    상기 딥 웰 영역 내에 배치되어, 각각 서로 이격된 복수의 소스 영역 및 복수의 드레인 영역을 포함하는 웰 영역;
    상기 딥 웰 영역 상면에 상기 웰 영역의 둘레를 둘러싸면서 배치되는 절연층;
    상기 절연층 상에 상기 웰 영역의 둘레를 둘러싸면서 배치되는 폴리 게이트; 및
    상기 폴리 게이트와 중첩되지 않으면서, 상기 딥 웰 영역 내 상면에 배치되는 적어도 하나의 벌크 영역을 포함하는, 정전기 방전 보호용 반도체 소자.
  17. 제16항에 있어서,
    상기 폴리게이트는 게이트 전압이 인가되고, 상기 각 벌크 영역에는 드레인 전압이 인가되는 것인, 반도체 소자.
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