JPS60186057A - Ｐν接合のための静電シ−ルドを備えた半導体装置 - Google Patents
Ｐν接合のための静電シ−ルドを備えた半導体装置Info
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- JPS60186057A JPS60186057A JP4235684A JP4235684A JPS60186057A JP S60186057 A JPS60186057 A JP S60186057A JP 4235684 A JP4235684 A JP 4235684A JP 4235684 A JP4235684 A JP 4235684A JP S60186057 A JPS60186057 A JP S60186057A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体装置に関し、特にそのＰＮ接合部の静電
シールドに関するものである。
シールドに関するものである。
従来技術
半導体装置に８３いて、ＰＮ接合部の上方でその接合部
に被さるように形成された電極配線が存在している場合
、その電極配線からの静電界の影響によって、そのＰＮ
接合部の逆耐圧電圧が低下するという問題があった。そ
こで従来、上記の電極配線とＰＮ接合部の間に静電シー
ルド層を設けて、この静電界の影響を除去しようと試み
られてきた。
に被さるように形成された電極配線が存在している場合
、その電極配線からの静電界の影響によって、そのＰＮ
接合部の逆耐圧電圧が低下するという問題があった。そ
こで従来、上記の電極配線とＰＮ接合部の間に静電シー
ルド層を設けて、この静電界の影響を除去しようと試み
られてきた。
第１図は、このような従来の静電シールドの一例を示す
要部断面構造図である。この図において、Ｎ型半導体領
域１に接続されているＡｌｌなどの電極配線４は、８１
０□などの絶縁層３上でＰＮ接合部をまたいで形成され
ており、電極配ｖａ４とＰＮ接合部の中間には多結晶シ
リコンの静電シールド１１５が形成されている。しかし
この場合、各半導体領域１と２の表面は５１０２によっ
て保護されていて、静電シールド層５とＰＮ接合領域と
の間にはこの絶縁層８１０□が存在しているので、静電
シールド層５によるシールド効果はその３１０２層の誘
電作用によって削減され“る。したがつて、この例では
ＰＮ接合の逆耐圧の電圧を６００■以上にすることは困
難で、せいぜい５００ｖ程度である。
要部断面構造図である。この図において、Ｎ型半導体領
域１に接続されているＡｌｌなどの電極配線４は、８１
０□などの絶縁層３上でＰＮ接合部をまたいで形成され
ており、電極配ｖａ４とＰＮ接合部の中間には多結晶シ
リコンの静電シールド１１５が形成されている。しかし
この場合、各半導体領域１と２の表面は５１０２によっ
て保護されていて、静電シールド層５とＰＮ接合領域と
の間にはこの絶縁層８１０□が存在しているので、静電
シールド層５によるシールド効果はその３１０２層の誘
電作用によって削減され“る。したがつて、この例では
ＰＮ接合の逆耐圧の電圧を６００■以上にすることは困
難で、せいぜい５００ｖ程度である。
第２図は、従来の静電シールドの他の例を示す図である
。この図において、静電シールドは１００オングストロ
ーム以下の厚さの多結晶シリコン層６と半絶縁性多結晶
シリコン層７によって形成されている。この場合、多結
晶シリコン層６が厚くなるとＰＮ接合領域の表面層にお
けるリーク電流が大きくなるので、その厚さを１００オ
ングストローム以下に制御する必要があり、素子段組が
難しく工程管理が困難である。
。この図において、静電シールドは１００オングストロ
ーム以下の厚さの多結晶シリコン層６と半絶縁性多結晶
シリコン層７によって形成されている。この場合、多結
晶シリコン層６が厚くなるとＰＮ接合領域の表面層にお
けるリーク電流が大きくなるので、その厚さを１００オ
ングストローム以下に制御する必要があり、素子段組が
難しく工程管理が困難である。
発明の目的
この発明は、上記のような欠点を改善したＰＮ接合のた
めの静電シールドを備えた半導体装置を提供することを
目的としている。
めの静電シールドを備えた半導体装置を提供することを
目的としている。
発明の概要
本発明の特徴は、Ｐ型（またはＮ型）半導体領域とＮ型
（またはＰ型）半導体領域の境界部にＰＮ接合界面が形
成されており、前記両生導体領域 ′の表面と前記界面
との交線の上方で、前記交線をまたいで電極配線がなさ
れていて、前記電極配線がＮ型（またはＰ型）半導体領
域に接続されている半導体装置において、前記両生導体
領域の表面上には半絶縁性半導体層が形成されており、
前記半絶縁性半導体層上には前記Ｐ型（またはＮ型）半
導体領域派から前記交線をまたいでひさし状に延びる導
電性材料が前記交線に沿って帯状に形成されていて、前
記ひさし状の導電性材料の付は根は前記半絶縁性半導体
層を貫通して前記Ｐ型（またはＮ型）半導体領域に接続
しており、前記半絶縁性半導体層および前記帯状の導電
性材料層は絶縁像′ｍ層によって覆われており、前記電
極配線は前記絶縁保護層上に形成されていて、前記電極
配線と前記Ｎ型（またはＰ型）半導体領域との接続は前
記絶縁保護層と前記半絶縁性半導体層を貫通して行なわ
れ、前記導電性材料層と前記半絶縁性半導体層によって
静電シールドを形成したことである。
（またはＰ型）半導体領域の境界部にＰＮ接合界面が形
成されており、前記両生導体領域 ′の表面と前記界面
との交線の上方で、前記交線をまたいで電極配線がなさ
れていて、前記電極配線がＮ型（またはＰ型）半導体領
域に接続されている半導体装置において、前記両生導体
領域の表面上には半絶縁性半導体層が形成されており、
前記半絶縁性半導体層上には前記Ｐ型（またはＮ型）半
導体領域派から前記交線をまたいでひさし状に延びる導
電性材料が前記交線に沿って帯状に形成されていて、前
記ひさし状の導電性材料の付は根は前記半絶縁性半導体
層を貫通して前記Ｐ型（またはＮ型）半導体領域に接続
しており、前記半絶縁性半導体層および前記帯状の導電
性材料層は絶縁像′ｍ層によって覆われており、前記電
極配線は前記絶縁保護層上に形成されていて、前記電極
配線と前記Ｎ型（またはＰ型）半導体領域との接続は前
記絶縁保護層と前記半絶縁性半導体層を貫通して行なわ
れ、前記導電性材料層と前記半絶縁性半導体層によって
静電シールドを形成したことである。
発明の実施例
第３図は本発明の一実施例を示す要部断面構造図である
。この図において、各半導体領域１と２の表面上には半
絶縁性の半導体層（たとえば酸素を含有する多結晶シリ
コン）７が形成されでおり、その上には導電性材料層（
たとえば多結晶シリコン）５がＰＮ接合部を覆うひさし
状に形成されている。ひさし５はＰＮ接合部に沿って帯
状に延びており、そのひさしの付は根はＰ型領域２に接
続されでいる。これらの層５と７は絶縁層（たとえば酸
化珪素や窒化珪素）３によって保護されており、電極配
線４はその絶縁層３上に形成される。
。この図において、各半導体領域１と２の表面上には半
絶縁性の半導体層（たとえば酸素を含有する多結晶シリ
コン）７が形成されでおり、その上には導電性材料層（
たとえば多結晶シリコン）５がＰＮ接合部を覆うひさし
状に形成されている。ひさし５はＰＮ接合部に沿って帯
状に延びており、そのひさしの付は根はＰ型領域２に接
続されでいる。これらの層５と７は絶縁層（たとえば酸
化珪素や窒化珪素）３によって保護されており、電極配
線４はその絶縁層３上に形成される。
こうしで、ＰＮ接合部を横切る電極配線４が存在してい
ても、それから生じる静電界をシールド層５と７によっ
て確実に遮蔽することができるので、そのＰＮ接合の逆
耐圧は電極配置１４によって損なわれることなく６００
Ｖ以上が得られる。また、工程的な困難さを伴わず安定
した構造のものが得られる。
ても、それから生じる静電界をシールド層５と７によっ
て確実に遮蔽することができるので、そのＰＮ接合の逆
耐圧は電極配置１４によって損なわれることなく６００
Ｖ以上が得られる。また、工程的な困難さを伴わず安定
した構造のものが得られる。
発明の効果
本発明によれば、ＰＮ接合部を横切る電極配線が存在し
ていても、その配線からの静電界を確実に遮蔽できる静
電シールドを備えた半導体装置を提供することができる
。
ていても、その配線からの静電界を確実に遮蔽できる静
電シールドを備えた半導体装置を提供することができる
。
第１図は従来の静電シールドの一例を示す要部断面構造
図である。 第２図は従来の静電シールドのもう１つの例を示す図で
ある。 第３図は本発明の一実施例による静電シールドを示す図
である。 図において、１はＮ型半導体領域、２はＰ型半導体領域
、３は絶縁層、４は電極配線、５゜６は導電性材料層、
７は半絶縁性半導体層を示す。 なお各図において、同一符号は同一内容または相当部分
を示す。 第１図 第２図 第３図 手続補正書 昭和５９年６月７日 ２、発明の名称 ＰＮ接合のための静電シールドを備えた半導体装置３、
補正をする者 事件との関係 特許出願人 住所 大阪市阿倍野区長池町２２ｉ１１Ｄ２２＠名称
（５０４）シャープ株式会社 代表者 佐 伯 旭 ４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１） 明細書第３頁第１９行〜２０行の「静電シール
ド層５・・・削減される。」を下記のように訂正する。 記 ＰＮ接合部の逆耐圧は、ひさし状に延びている静電シー
ルド！５の先端直下における電界集中のために低減され
る。 （２） 明細書第５頁第７行の「半導体領域派から」を
「半導体領域から」に訂正する。 以上 手続補正書 昭和６０年１ 月７０日 ２、発明の名称 ＰＮ接合のための静電シールドを備えた半導体装置３、
補正をする者 事件上の関係 特許出願人 ４、代 理 人 住 所 曇６４５大阪市阿倍野区長池町２２番２２号自
発 −一、 ２、特許請求の範囲 ′ （１）Ｐ型（またはＮ型）半導体領域とＮ型（またはＰ
型）半導体領域の境界部にＰＮ接合界界面形成されてお
シ、前記両生導体領域の表面と前記界面との交線上の上
方で、前記交線をまたいで電極配線がなされていて、前
記電極配線がＮ型（またはＰ型）半導体領域に接続され
ている半導体装置において、 前記両生導体領域の表面上には半絶縁性半導体層が形成
されており、 前記半絶縁性半導体層上には、前記Ｐ型（またはＮ型）
半導体領域から前記交線を壕だいでひさし状に延びる導
電性材料層が前記交線に沿って帯状に形成されていて、
前記ひさし状の導電性材料層の付は根は前記半絶縁性半
導体層を貫通して前記Ｐ型（またはＮ型）半一付領域に
接続しておシ、 ていて、前記電極配線と前記Ｎ型（またはＰ型）半導体
領域との接続は前記絶縁保護層と前記半絶縁性半導体層
を貫通して行々われ、 前記導電性材料層と前記半絶縁性半導体層によって静電
シールドが形成されていることを特徴とするＰＮ接合の
だめの静電シールドを備えた半導体装置。 （２′Ｊ 前記半絶縁性半導体層が酸素を含有する多結
晶シリコンであることを特徴とする特許請求の範囲第１
項記載のＰＮ接合のだめの静電シールドを備えた半導体
装置。 （３Ｊ 前記導電性材料層が多結晶シリコンであること
を特徴とする特許請求の範囲第１項記載のＰＮ接合のだ
めの静電シールドを備えた半導体装置。
図である。 第２図は従来の静電シールドのもう１つの例を示す図で
ある。 第３図は本発明の一実施例による静電シールドを示す図
である。 図において、１はＮ型半導体領域、２はＰ型半導体領域
、３は絶縁層、４は電極配線、５゜６は導電性材料層、
７は半絶縁性半導体層を示す。 なお各図において、同一符号は同一内容または相当部分
を示す。 第１図 第２図 第３図 手続補正書 昭和５９年６月７日 ２、発明の名称 ＰＮ接合のための静電シールドを備えた半導体装置３、
補正をする者 事件との関係 特許出願人 住所 大阪市阿倍野区長池町２２ｉ１１Ｄ２２＠名称
（５０４）シャープ株式会社 代表者 佐 伯 旭 ４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１） 明細書第３頁第１９行〜２０行の「静電シール
ド層５・・・削減される。」を下記のように訂正する。 記 ＰＮ接合部の逆耐圧は、ひさし状に延びている静電シー
ルド！５の先端直下における電界集中のために低減され
る。 （２） 明細書第５頁第７行の「半導体領域派から」を
「半導体領域から」に訂正する。 以上 手続補正書 昭和６０年１ 月７０日 ２、発明の名称 ＰＮ接合のための静電シールドを備えた半導体装置３、
補正をする者 事件上の関係 特許出願人 ４、代 理 人 住 所 曇６４５大阪市阿倍野区長池町２２番２２号自
発 −一、 ２、特許請求の範囲 ′ （１）Ｐ型（またはＮ型）半導体領域とＮ型（またはＰ
型）半導体領域の境界部にＰＮ接合界界面形成されてお
シ、前記両生導体領域の表面と前記界面との交線上の上
方で、前記交線をまたいで電極配線がなされていて、前
記電極配線がＮ型（またはＰ型）半導体領域に接続され
ている半導体装置において、 前記両生導体領域の表面上には半絶縁性半導体層が形成
されており、 前記半絶縁性半導体層上には、前記Ｐ型（またはＮ型）
半導体領域から前記交線を壕だいでひさし状に延びる導
電性材料層が前記交線に沿って帯状に形成されていて、
前記ひさし状の導電性材料層の付は根は前記半絶縁性半
導体層を貫通して前記Ｐ型（またはＮ型）半一付領域に
接続しておシ、 ていて、前記電極配線と前記Ｎ型（またはＰ型）半導体
領域との接続は前記絶縁保護層と前記半絶縁性半導体層
を貫通して行々われ、 前記導電性材料層と前記半絶縁性半導体層によって静電
シールドが形成されていることを特徴とするＰＮ接合の
だめの静電シールドを備えた半導体装置。 （２′Ｊ 前記半絶縁性半導体層が酸素を含有する多結
晶シリコンであることを特徴とする特許請求の範囲第１
項記載のＰＮ接合のだめの静電シールドを備えた半導体
装置。 （３Ｊ 前記導電性材料層が多結晶シリコンであること
を特徴とする特許請求の範囲第１項記載のＰＮ接合のだ
めの静電シールドを備えた半導体装置。
Claims (3)
- （１） Ｐ型（またはＮ型）半導体領域とＮ型（または
Ｐ型）半導体領域の境界部にＰＮ接合界面が形成されて
おり、前記両生導体領域の表面と前記界面との交線上の
上方で、前記交線をまたいで電極配線がなされていて、
前記電極配線がＮ型（またはＰ型）半導体領域に接続さ
れている半導体装置において、 前記両生導体領域の表面上には半絶縁性半導体層が形成
されており、 前記半絶縁性半導体層上には、前記Ｐ型（またＧｅｔ
Ｎ型）半導体領域から前記交線をまたいでひさし状に延
びる導電性材料層が前記交線に沿って帯状に形成されて
いて、前記ひさし状の導電性材料層の付は根は前記半絶
縁性半導体層を貫通して前記Ｐ型（またはＮ型）半導体
領域に接続しており、前記反絶縁性半導体層および前記
帯状の導電性材料層は絶縁保ｍ１ｌｌによって覆われて
おり、前記電極配線は前記絶縁保護層上に形成されてい
て、前記電極配線と前記Ｎ型（またはＰ型）半導体領域
との接続は前記絶縁保護層と前記半絶縁性半導体層を貫
通して行なわれ、 前記導電性材料層と前記半絶縁性半導体層によって静電
シールドが形成されていることを特徴とするＰＮ接合の
ための静電シールドを備えた半導体装置。 - （２） 前記半絶縁性半導体層が酸素を含有する多結晶
シリコンであることを特徴とするＰＮ接合のための静電
シールドを備えた半導体装置。 - （３） 前記導電性材料層が多結晶シリコンであること
を特徴とするＰＮ接合のための静電シールドを備えた半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235684A JPS60186057A (ja) | 1984-03-05 | 1984-03-05 | Ｐν接合のための静電シ−ルドを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235684A JPS60186057A (ja) | 1984-03-05 | 1984-03-05 | Ｐν接合のための静電シ−ルドを備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186057A true JPS60186057A (ja) | 1985-09-21 |
Family
ID=12633751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235684A Pending JPS60186057A (ja) | 1984-03-05 | 1984-03-05 | Ｐν接合のための静電シ−ルドを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097310A (en) * | 1988-09-29 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| US5700715A (en) * | 1994-06-14 | 1997-12-23 | Lsi Logic Corporation | Process for mounting a semiconductor device to a circuit substrate |
| US5840599A (en) * | 1989-06-30 | 1998-11-24 | Texas Instruments Incorporated | Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit |
-
1984
- 1984-03-05 JP JP4235684A patent/JPS60186057A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097310A (en) * | 1988-09-29 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| US5840599A (en) * | 1989-06-30 | 1998-11-24 | Texas Instruments Incorporated | Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit |
| US5700715A (en) * | 1994-06-14 | 1997-12-23 | Lsi Logic Corporation | Process for mounting a semiconductor device to a circuit substrate |
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