JPS60160651A - 半導体装置 - Google Patents
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- JPS60160651A JPS60160651A JP59015801A JP1580184A JPS60160651A JP S60160651 A JPS60160651 A JP S60160651A JP 59015801 A JP59015801 A JP 59015801A JP 1580184 A JP1580184 A JP 1580184A JP S60160651 A JPS60160651 A JP S60160651A
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- NBJBFKVCPBJQMR-APKOLTMOSA-N nff 1 Chemical compound C([C@H](NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H]1CCCN1C(=O)[C@H](CCCCN)NC(=O)[C@@H]1CCCN1C(=O)CC=1C2=CC=C(C=C2OC(=O)C=1)OC)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)NCC(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCCNC=1C(=CC(=CC=1)[N+]([O-])=O)[N+]([O-])=O)C(=O)NCC(O)=O)C1=CC=CC=C1 NBJBFKVCPBJQMR-APKOLTMOSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係シ、特に集積化された半導体装
置の高速化と高集積化が可能な構造に関する。
置の高速化と高集積化が可能な構造に関する。
０ＭＯ８（Ｃ＋＞ｔｒｉｐｌｅｍｅｎｔａｒｙ Ｍｅｔ
ａｌ ｏｘｉａｅ ３ｅ−ｍｉｃｏｎｄｕｃｔ□ｒは清
費電力、雑音余裕度の点で優れた特性を備えておシ、Ｌ
Ｓ Ｉ （１，ａｒｇｅ Ｓｃａｌｅ１ｎ１ｅｇｒａｔ
ｉｏｎ７の分野において重要な位置を占めている。しか
し０ＭＯ８ＬＳＩは単チャネルｎ１ＶＯ８ＬＳＩに比較
して、ｎチャネルＭＯＳとｐチャネルＭＯ８とを分離す
る必要から、集積度を上げることが困難である。また、
９ＭＯ８の低いチャネル移動度により、スイッチング速
度も制限されている。
ａｌ ｏｘｉａｅ ３ｅ−ｍｉｃｏｎｄｕｃｔ□ｒは清
費電力、雑音余裕度の点で優れた特性を備えておシ、Ｌ
Ｓ Ｉ （１，ａｒｇｅ Ｓｃａｌｅ１ｎ１ｅｇｒａｔ
ｉｏｎ７の分野において重要な位置を占めている。しか
し０ＭＯ８ＬＳＩは単チャネルｎ１ＶＯ８ＬＳＩに比較
して、ｎチャネルＭＯＳとｐチャネルＭＯ８とを分離す
る必要から、集積度を上げることが困難である。また、
９ＭＯ８の低いチャネル移動度により、スイッチング速
度も制限されている。
第１図に０ＭＯ８で構成したインバータの断面模式図囚
と等何回路（Ｂ）を示す。ここで１は半導体基板、２は
ｎウェル、３はｐウェル、４は９ＭＯ８のソース、ドレ
インとなるｐ型不純物層、５は−ｎＭＯ８のソース、ド
レインとなるｎ型不純物層、６はＭＯＳのゲートとなる
導電帯層、７はゲート酸化膜である。ｎＭＯＳと９ＭＯ
８は８で示した厚い酸化膜によシ互いに分離されている
。ｐウェル３は接地電位にあシ、ｎウェル２には電源９
の電圧が印加されている。第１図［Ｆ］−の１１はイン
バータの性能を検討するだめの負荷容量である。
と等何回路（Ｂ）を示す。ここで１は半導体基板、２は
ｎウェル、３はｐウェル、４は９ＭＯ８のソース、ドレ
インとなるｐ型不純物層、５は−ｎＭＯ８のソース、ド
レインとなるｎ型不純物層、６はＭＯＳのゲートとなる
導電帯層、７はゲート酸化膜である。ｎＭＯＳと９ＭＯ
８は８で示した厚い酸化膜によシ互いに分離されている
。ｐウェル３は接地電位にあシ、ｎウェル２には電源９
の電圧が印加されている。第１図［Ｆ］−の１１はイン
バータの性能を検討するだめの負荷容量である。
このインバータのスイッチング特性を考察してみる。イ
ンバータ出力の立上がシ特性ａｐＭｏｓ１２が負荷容量
ＣＬを充電する速度によって決まシ、出力の立上がシ時
定数τ、は次のように表わせる。
ンバータ出力の立上がシ特性ａｐＭｏｓ１２が負荷容量
ＣＬを充電する速度によって決まシ、出力の立上がシ時
定数τ、は次のように表わせる。
βＯｐ ＝μｐ Ｃ６ｘ
ただし、μ、：チャネル中の正孔移動度、Ｗ：ＭＯＳの
ゲート幅、Ｌ：ＭＯｉ９のゲート長、ＶＤＤ：電源９の
電圧、Ｖｒｐ’：９ＭＯ８のしきい電圧。
ゲート幅、Ｌ：ＭＯｉ９のゲート長、ＶＤＤ：電源９の
電圧、Ｖｒｐ’：９ＭＯ８のしきい電圧。
Ｃ６ｘ：ゲート酸化膜厚である。
ここで、ＣＬ＝１ｐＦ、β、、＝２０μ８／Ｖ。
Ｗ／Ｌ＝２０／３．Ｖｎｎ＝５Ｖ、Ｖｔｐ＝−０，５Ｖ
とすると、τｐ ＝ １．６７ ｎ ｓとなる。
とすると、τｐ ＝ １．６７ ｎ ｓとなる。
一方、出力の立上がシ特性はｎＭＯＳ１３が負荷容量Ｃ
Ｌを放電する速度によって決まシ、出力の立下がシの時
定数τ１は次のようになる。
Ｌを放電する速度によって決まシ、出力の立下がシの時
定数τ１は次のようになる。
βｏ１＝μ＊ＣＱｇ
ここで、μ、：チャネル中の電子移動度、ｙ、。
ｎＭＯ８のしきい電圧である。βｏｎ＝４０μＳ／Ｖ。
ＶＴ−＝ ０．５ Ｖとし、他の定数は立上がシの場合
と同様とすると、τ＋＋＝０．８３ｎｓとなる。
と同様とすると、τ＋＋＝０．８３ｎｓとなる。
このように、０ＭＯ８で構成されるインバータの９ＭＯ
８とｎ Ｍ ＯＳのＷ／Ｌを等しくした場合、正孔と電
子の移動度の差により、立上がシ時定数は立下がシ時定
数よシも大きくなる。立上がシ特性を向上させるにはｐ
ＭｏｓのＷ／Ｌを大きくしてτ、を小さくすることが考
えられる。しかし、Ｌは加工精度の制限から一定の寸法
以下にはできないので、Ｗを大きくする必要があシ、素
子の寸法が増加し、チップ面積が広がってしまう。高速
化のために素子寸法を増やすことは素子の高集積化の妨
げになる。
８とｎ Ｍ ＯＳのＷ／Ｌを等しくした場合、正孔と電
子の移動度の差により、立上がシ時定数は立下がシ時定
数よシも大きくなる。立上がシ特性を向上させるにはｐ
ＭｏｓのＷ／Ｌを大きくしてτ、を小さくすることが考
えられる。しかし、Ｌは加工精度の制限から一定の寸法
以下にはできないので、Ｗを大きくする必要があシ、素
子の寸法が増加し、チップ面積が広がってしまう。高速
化のために素子寸法を増やすことは素子の高集積化の妨
げになる。
そこで、素子の高集積化と高速化を同時に達成できる素
子構造が望まれていた。 − 〔発明の目的〕 本発明の目的は、高速でしかも高集積化が可能な素子構
造を有する半導体装置を提供することである。
子構造が望まれていた。 − 〔発明の目的〕 本発明の目的は、高速でしかも高集積化が可能な素子構
造を有する半導体装置を提供することである。
第２図（４）に本発明による素子構造の断面図を示す。
本発明は、従来例の９ＭＯ８とｎ Ｍ ＯＳを分離して
いる領域に配置された厚い酸化膜８をゲート酸化膜７と
同じまたは同程度の厚さにして、この領域に導電膜１０
を形成し、第２図■に示す素子を構成したことを特徴と
する。すなわち、１０をゲートとして、ｎウェル２をド
レイン、ｐウェル３中のｎｆｆ１不純物層５をソースと
するｎＭＯ８１４と、同じく１０をゲートとして、ｐウ
ェル３をドレイン、ｎウェル２中のｐ型不純物層４をソ
ースとする２ＭＯ８１５を同様に形成する。本構造の特
徴は、従来素子分離に使っていた領域を新たな素子に利
用するから、素子形成に伴う面積の増加はわずかですむ
こと、０ＭＯ８構造においては通常ｐウェル３は最低電
位にｎウェル２は最高電位に接続されているため、それ
ぞれのＭＯＳドレインは各電位に固定されておシ、配線
の必要がないことである。
いる領域に配置された厚い酸化膜８をゲート酸化膜７と
同じまたは同程度の厚さにして、この領域に導電膜１０
を形成し、第２図■に示す素子を構成したことを特徴と
する。すなわち、１０をゲートとして、ｎウェル２をド
レイン、ｐウェル３中のｎｆｆ１不純物層５をソースと
するｎＭＯ８１４と、同じく１０をゲートとして、ｐウ
ェル３をドレイン、ｎウェル２中のｐ型不純物層４をソ
ースとする２ＭＯ８１５を同様に形成する。本構造の特
徴は、従来素子分離に使っていた領域を新たな素子に利
用するから、素子形成に伴う面積の増加はわずかですむ
こと、０ＭＯ８構造においては通常ｐウェル３は最低電
位にｎウェル２は最高電位に接続されているため、それ
ぞれのＭＯＳドレインは各電位に固定されておシ、配線
の必要がないことである。
第３図囚は本発明を適用したインバータの断面模式図で
ある。本構造は第１図に示した従来方式インバータの９
ＭＯ８１２とｎＭＯ８１３との分離領域に第２図に示す
本発明の素子を形成したものでおる。インバータの負荷
ｐＭＯ８１２のソースにｎＭＯ８１４のドレインを、Ｉ
）ＭＯＳｉ２のドレインにｎＭＯ８１４のソースを接続
し、駆動ｎＭＯ８１３のドレインにＩ）ＭＯＳｉ２のソ
ースを、ｎＭＯ８１３のソースにＩ）ＭＯＳｉ２のドレ
インを接続しである。そしてｎＭＯ８１４と２ＭＯ８１
５の共通なゲートに端子Ｃを設け、端子Ａの入力信号と
逆位相の信号を端子Ｃに印加すれば、第３図に示す回路
は高速インバータとして働く。
ある。本構造は第１図に示した従来方式インバータの９
ＭＯ８１２とｎＭＯ８１３との分離領域に第２図に示す
本発明の素子を形成したものでおる。インバータの負荷
ｐＭＯ８１２のソースにｎＭＯ８１４のドレインを、Ｉ
）ＭＯＳｉ２のドレインにｎＭＯ８１４のソースを接続
し、駆動ｎＭＯ８１３のドレインにＩ）ＭＯＳｉ２のソ
ースを、ｎＭＯ８１３のソースにＩ）ＭＯＳｉ２のドレ
インを接続しである。そしてｎＭＯ８１４と２ＭＯ８１
５の共通なゲートに端子Ｃを設け、端子Ａの入力信号と
逆位相の信号を端子Ｃに印加すれば、第３図に示す回路
は高速インバータとして働く。
端子Ａの入力がｔｏＷで端子Ｃの入力がｈｉｇｈになる
と、ｎＭＯ８１３と２ＭＯ８１５はオフ。
と、ｎＭＯ８１３と２ＭＯ８１５はオフ。
９ＭＯ８１２とｎＭＯ８１４はオンとなシー、°負荷容
量ＣＬが充電される。端子Ａの入力がＪｇｈで、端子Ｂ
がｔｏＷになると、ｎＭＯ８１３＆Ｉ）ＭＯＳｉ２はオ
ン、Ｉ）ＭＯＳｉ２とｎＭＯ８１４はオフとなシ、負荷
容量ＣＬが放電される。このようにｎＭ０８１４とＩ）
ＭＯＳｉ２はそれぞれインバータの負荷ｐＭＯ８１２と
駆動ｎＭＯ８１３に同期してオン、オフするため、負荷
容量ＣＬの充放電はより速やかに行われる。特に充電時
には、β０の大きなｎＭＯ８１４がオンとなるので、ｐ
、ＭＯ８１２単独で充電する場合に比べて出力の立上が
り時定数の著しい改善が期待できる。
量ＣＬが充電される。端子Ａの入力がＪｇｈで、端子Ｂ
がｔｏＷになると、ｎＭＯ８１３＆Ｉ）ＭＯＳｉ２はオ
ン、Ｉ）ＭＯＳｉ２とｎＭＯ８１４はオフとなシ、負荷
容量ＣＬが放電される。このようにｎＭ０８１４とＩ）
ＭＯＳｉ２はそれぞれインバータの負荷ｐＭＯ８１２と
駆動ｎＭＯ８１３に同期してオン、オフするため、負荷
容量ＣＬの充放電はより速やかに行われる。特に充電時
には、β０の大きなｎＭＯ８１４がオンとなるので、ｐ
、ＭＯ８１２単独で充電する場合に比べて出力の立上が
り時定数の著しい改善が期待できる。
また、ｎＭＯ８１４、１）ＭＯ８１５は従来能動素子を
形成できなかった素子分離領域に形成されている上に、
ｎＭＯ８１４のドレインとなるｎウェルは最高電位に固
定され、Ｉ）ＭＯＳｉ２のドレインとなるｐウェルは最
低電位に固定されているため、この配線は不要でアシ、
配線の領域やコンタクトの領域をとる必要はない。した
がって面積の大きな増加なしに高速のインバータを構成
することが可能になる。
形成できなかった素子分離領域に形成されている上に、
ｎＭＯ８１４のドレインとなるｎウェルは最高電位に固
定され、Ｉ）ＭＯＳｉ２のドレインとなるｐウェルは最
低電位に固定されているため、この配線は不要でアシ、
配線の領域やコンタクトの領域をとる必要はない。した
がって面積の大きな増加なしに高速のインバータを構成
することが可能になる。
第３図の回路を実際のＩＣに組み込むためにパターン化
したのが第４図である。１６の内側がｐウェルで外側が
ｎウェル、１７の内側が素子を形成できる領域で外側は
厚い酸化膜て覆われている。
したのが第４図である。１６の内側がｐウェルで外側が
ｎウェル、１７の内側が素子を形成できる領域で外側は
厚い酸化膜て覆われている。
１８はＭＯｆ９のゲートとなる導電帯層、１９は配線２
０と領域１７または配線２０−と導−電帯層１８を接続
するコンタクト穴である。ｎウェル領域内にはｐ型不純
物を導入して２ＭＯ８を形成し、ｐウェル領域内にはｎ
型不純物を導入してｎＭＯ８を形成している。端子Ｃが
とシ出されている部分が本発明ＭＯ８のゲートとなる導
電帯層１８である。
０と領域１７または配線２０−と導−電帯層１８を接続
するコンタクト穴である。ｎウェル領域内にはｐ型不純
物を導入して２ＭＯ８を形成し、ｐウェル領域内にはｎ
型不純物を導入してｎＭＯ８を形成している。端子Ｃが
とシ出されている部分が本発明ＭＯ８のゲートとなる導
電帯層１８である。
ｎＭＯ８１４とｐＭＯ８１５を付加したことによるイン
バータ特性の改善の程度を見積ってみる。
バータ特性の改善の程度を見積ってみる。
ｎＭＯ８１４とＩ）ＭＯＳｉ２のＷ／Ｌをいずれも１０
１５とする。ｎＭＯ８１４単独でＯＬを充電する時定数
τ９．は、β（１＋ｉ ＝４０ ／’ Ｓ、／’Ｖ Ｉ
Ｖ ？ ｎ ＝０．５ Ｖとして（２１式を用いてめ
ると、 τ。ａ＝２．７８ｎｓ となる。また、ｌ）ＭＯ８１５単独でＣｓ、を放、電す
る時定数τ９．は、βＯ？＝２０μＳ／Ｖ 、 Ｖｔｐ
＝０．５Ｖとして（１）式を用いてめると、 τｐ ＊ に５−５６ ｎ ｓ となる。
１５とする。ｎＭＯ８１４単独でＯＬを充電する時定数
τ９．は、β（１＋ｉ ＝４０ ／’ Ｓ、／’Ｖ Ｉ
Ｖ ？ ｎ ＝０．５ Ｖとして（２１式を用いてめ
ると、 τ。ａ＝２．７８ｎｓ となる。また、ｌ）ＭＯ８１５単独でＣｓ、を放、電す
る時定数τ９．は、βＯ？＝２０μＳ／Ｖ 、 Ｖｔｐ
＝０．５Ｖとして（１）式を用いてめると、 τｐ ＊ に５−５６ ｎ ｓ となる。
とのτ１．と前にめた１ＭＯ８１２による出力立上がシ
時定数τ、から第３図に示す新構造のインバータによる
立上がシ時定数τ０．をめると、であるから、 ＴｐＨ１＝ １．０４ ｎ ｓ 同様にして、新構造のインバータによる立下がシの時定
数τ。、をめると、 τ＋ｔ、ａ ＝ ０．７２ ｎ ｓ となる。
時定数τ、から第３図に示す新構造のインバータによる
立上がシ時定数τ０．をめると、であるから、 ＴｐＨ１＝ １．０４ ｎ ｓ 同様にして、新構造のインバータによる立下がシの時定
数τ。、をめると、 τ＋ｔ、ａ ＝ ０．７２ ｎ ｓ となる。
従来構造のインバータに比べると立上がシ特性において
約３８チ、立下がシ特性において約１３チ改善されたこ
とがわかる。
約３８チ、立下がシ特性において約１３チ改善されたこ
とがわかる。
第５図は新構造のインバータを実際の回路に応用した例
を示す。これは出力部にトーテムポールに接続したバイ
ポーラＮＰＮ）：ｌｙンジスタ２６と２７を使用する高
速バッファ回路でラシ、破線２８で囲んだ部分が本発明
のインバータでおる。
を示す。これは出力部にトーテムポールに接続したバイ
ポーラＮＰＮ）：ｌｙンジスタ２６と２７を使用する高
速バッファ回路でラシ、破線２８で囲んだ部分が本発明
のインバータでおる。
入力端子Ｆ ７５１ ｔｏＷからｈｉｇｈになると、ノ
ードＡはｔｏＷ 、ノードＢはｈｉｇｈとなシ、ＭＯＳ
ｉ２゜１４を介してトランジスタ２６のベースには電流
が供給され、トランジスタ２６の電流増幅率で決まるコ
レクタ電流Ｉｃが流れる。このときＭ０８２３もオンと
なっているため、負荷容量ＣＬはＭＯ８２３とトランジ
スタ２６を介して充電される。また、ＭＯ８２５もオン
となっているから、トランジスタ２７のベース電流は流
れず、ベース・エミッタ間の蓄積電荷も放電されるので
、トランジスタ２７は高速にカットオフされる。
ードＡはｔｏＷ 、ノードＢはｈｉｇｈとなシ、ＭＯＳ
ｉ２゜１４を介してトランジスタ２６のベースには電流
が供給され、トランジスタ２６の電流増幅率で決まるコ
レクタ電流Ｉｃが流れる。このときＭ０８２３もオンと
なっているため、負荷容量ＣＬはＭＯ８２３とトランジ
スタ２６を介して充電される。また、ＭＯ８２５もオン
となっているから、トランジスタ２７のベース電流は流
れず、ベース・エミッタ間の蓄積電荷も放電されるので
、トランジスタ２７は高速にカットオフされる。
次に端子ＦがｈｉｇｈからｔｏＷになる。と、ノードＡ
はｈｉｇｈになるが、ＭＯＳｉ２．１５がオンとなるこ
とがらノードＢはｔｏｗとなってしまう。そこで、ＭＯ
８２３，２５とトランジスタ２６がオフとなると同時に
、トランジスタ２６のベース・エミッタ間の蓄積電荷も
ＭＯＳｉ２．１５を介して放電される。一方、ＭＯＳ−
２４がオンとなシ、容量Ｃ１，からトランジスタ２７の
ベースに電流が流れ、トランジスタ２７の電流増幅率で
決まるコレクタ電流を流すことができ、容量ＣＬに充電
されている電荷が高速に放電させる。
はｈｉｇｈになるが、ＭＯＳｉ２．１５がオンとなるこ
とがらノードＢはｔｏｗとなってしまう。そこで、ＭＯ
８２３，２５とトランジスタ２６がオフとなると同時に
、トランジスタ２６のベース・エミッタ間の蓄積電荷も
ＭＯＳｉ２．１５を介して放電される。一方、ＭＯＳ−
２４がオンとなシ、容量Ｃ１，からトランジスタ２７の
ベースに電流が流れ、トランジスタ２７の電流増幅率で
決まるコレクタ電流を流すことができ、容量ＣＬに充電
されている電荷が高速に放電させる。
このような高速バッフ７回路の出力立上がシ。
立下がシ特性の改善は、トランジスタ２６．２７のベー
スへの電流供給能力を向上することが要点である。本発
明によるインバータを用いることで、従来に比・較して
バッファ回路の立上がシ、立下がシ特性を良くすること
ができた。
スへの電流供給能力を向上することが要点である。本発
明によるインバータを用いることで、従来に比・較して
バッファ回路の立上がシ、立下がシ特性を良くすること
ができた。
さて、第３図に示したインバータの構成において、出力
の立下がシ特性は、ＭＯＳｉ２．１５のコンダクタンス
によってきまるが、通常のＣＭＯＳインバータではＭＯ
Ｓｉ２のβ０は比較的大きいｎＭＯ８である。そのため
、第１図に示す従来のインバータ構成において、出力の
立下がシ時定数は立上がシ時定数に比較して既に小さい
。また、第３図の回路において、ＭＯＳｉ２はβ０の比
較的小さい２ＭＯ８であるため、ＭＯＳ、１５を付加し
たことによる立下が）特性の改善の度合いは立上がシ特
性の場合より小さくなる。先に示した数値計算による見
積シでもｎＭＯ８１４の付加によシ立上がシ特性が３８
％改善されるのに対して、１）ＭＯＳｉ２の付加による
立下がシ特性の改善は１３％にとどまっている。
の立下がシ特性は、ＭＯＳｉ２．１５のコンダクタンス
によってきまるが、通常のＣＭＯＳインバータではＭＯ
Ｓｉ２のβ０は比較的大きいｎＭＯ８である。そのため
、第１図に示す従来のインバータ構成において、出力の
立下がシ時定数は立上がシ時定数に比較して既に小さい
。また、第３図の回路において、ＭＯＳｉ２はβ０の比
較的小さい２ＭＯ８であるため、ＭＯＳ、１５を付加し
たことによる立下が）特性の改善の度合いは立上がシ特
性の場合より小さくなる。先に示した数値計算による見
積シでもｎＭＯ８１４の付加によシ立上がシ特性が３８
％改善されるのに対して、１）ＭＯＳｉ２の付加による
立下がシ特性の改善は１３％にとどまっている。
そこで、ｐＭＯ８１５を省いて第６図に示した構造にし
ても第３図に示した構造に比べて特性の大きな悪化はな
く、少なくとも従来構造よシは優れた立上がシ特性をも
つインバータを得ることができる。なお、２９はｎｍ不
純物層である。
ても第３図に示した構造に比べて特性の大きな悪化はな
く、少なくとも従来構造よシは優れた立上がシ特性をも
つインバータを得ることができる。なお、２９はｎｍ不
純物層である。
ここまでは、ｎウェルとｐウェルの両方を形成する０Ｍ
Ｏ８構造のＩＣあるいはこの構造を一部に持つＩＣにつ
いて説明してきたが、本発明による素子は、ｎ型基板を
用いてｐウェルを形成する０ＭＯ８構造あるいはｐｍ基
板を用いてｎウェルを形成する０ＭＯ８構造を少なくと
も一部に有するＩＣに対しても容易に応用することがで
きる。
Ｏ８構造のＩＣあるいはこの構造を一部に持つＩＣにつ
いて説明してきたが、本発明による素子は、ｎ型基板を
用いてｐウェルを形成する０ＭＯ８構造あるいはｐｍ基
板を用いてｎウェルを形成する０ＭＯ８構造を少なくと
も一部に有するＩＣに対しても容易に応用することがで
きる。
本発明によれば、従来のＩＣ製造プロセスを全く変更す
ることなく、高速でしかも高集積化が可能な素子構造を
有する半導体装置、よシ具体的にはＣＭＯＳインバータ
が得られる。
ることなく、高速でしかも高集積化が可能な素子構造を
有する半導体装置、よシ具体的にはＣＭＯＳインバータ
が得られる。
第１図は従来のＣＭＯＳインバータを示す図、第２図は
本発明による素子構造を示す図、第３図は本発明による
素子をＣＭＯＳインバータに適用した構造を示す図、第
４図は第３図のインバータ回路をＩＣ化したときのパタ
ーン図、第５図は本発明によるインバータを組み込んだ
バッファ回路の一例を示す図、第６図は第３図に示した
本発明実施例の変形例を示す図である。 １・・・半導体基板、２・・・ｎウェル、３・・・ｐウ
ェル、４・・・ｐ型不純物層、５・・・ｎ型不純物層、
６・・・ゲート導電帯層、７・・・ゲート酸化膜、８・
・・厚い酸化膜、９・・・電源、１０・・・導電膜、１
１・・・負荷容量、１２・・・負荷ｐＭＯ８，１３−・
・駆動ｎＭＯ８，１４−ｎＭＯ８，１５−・−ｐＭＯ８
ｓ １６・＝ｎウェルとｐウェルの境界、１７・・・素
子形成領域とフィールド領域の境界、１８・・・導電帯
層、１９・・・コンタクト穴、２０・・・配線層、２１
・・・ｐＭＯ８，２２，２３゜２４．２５−ｎＭＯ８，
２６，２７・・・バイポーラＮＰＮ）ランジスタ、２８
・・・本発明によるインバータ部分、２９・・・ｎ型不
純物層、Ａ−Ｇ・・・回路中のノード。 代理人 弁理士 鵜沼辰之 茅 １ 図 （ハ・） （８ン 茅２ 目 （Ａ） （８） 芽 ３ 図 （Ａ ） ハ ／ （８） ！ｖ４− 目 ０ 第５ 図 ａ 第１頁の続き ＠発明者 池 １） 隆 英 日立市幸町３丁目所内
本発明による素子構造を示す図、第３図は本発明による
素子をＣＭＯＳインバータに適用した構造を示す図、第
４図は第３図のインバータ回路をＩＣ化したときのパタ
ーン図、第５図は本発明によるインバータを組み込んだ
バッファ回路の一例を示す図、第６図は第３図に示した
本発明実施例の変形例を示す図である。 １・・・半導体基板、２・・・ｎウェル、３・・・ｐウ
ェル、４・・・ｐ型不純物層、５・・・ｎ型不純物層、
６・・・ゲート導電帯層、７・・・ゲート酸化膜、８・
・・厚い酸化膜、９・・・電源、１０・・・導電膜、１
１・・・負荷容量、１２・・・負荷ｐＭＯ８，１３−・
・駆動ｎＭＯ８，１４−ｎＭＯ８，１５−・−ｐＭＯ８
ｓ １６・＝ｎウェルとｐウェルの境界、１７・・・素
子形成領域とフィールド領域の境界、１８・・・導電帯
層、１９・・・コンタクト穴、２０・・・配線層、２１
・・・ｐＭＯ８，２２，２３゜２４．２５−ｎＭＯ８，
２６，２７・・・バイポーラＮＰＮ）ランジスタ、２８
・・・本発明によるインバータ部分、２９・・・ｎ型不
純物層、Ａ−Ｇ・・・回路中のノード。 代理人 弁理士 鵜沼辰之 茅 １ 図 （ハ・） （８ン 茅２ 目 （Ａ） （８） 芽 ３ 図 （Ａ ） ハ ／ （８） ！ｖ４− 目 ０ 第５ 図 ａ 第１頁の続き ＠発明者 池 １） 隆 英 日立市幸町３丁目所内
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板中に第２導電型の半導体領
域と第１導電型の半導体領域とを形成し、第２導電型の
半導体領域内に設けた第１導電型の半導体層をソースお
よびドレインとし前記両生導体領域上に配置した絶縁膜
を介して設けた導電膜をゲートとする第１Ｍ０８）ラン
ジスタと、第１導電屋の半導体領域内に設けた第２導電
型の半導体層をソースおよびドレインとし前記絶縁膜を
介して設けた導電膜をゲートとする第２Ｍ０８）ランジ
スタとからなる部分を少なくとも一部に含み集積化され
た半導体装置において、上記両生導体領域の境界上に前
記絶縁膜を介して導電膜を設けてこれをゲートとし前記
第１導電屋の半導体領域と前記Ｍｌ導電型の半導体層と
をドにインおよびソースとする第３Ｍ０８）ランジスタ
と、第３Ｍ０８）ランジスタとゲートを共有し前記第２
導電屋の半導体領域と前記第２導電型の半導体層とをド
レインおよびソースとする第４Ｍ０８）ランジスタとを
形成したことを特徴とする半導体装置。 ２、特許請求の範囲第１項において、半導体装置が第１
Ｍ０８）ランジスタを駆動ＭＯ８）ランジスタとし、第
２Ｍ０８）２ンジスタを負荷ＭＯＳトランジスタとする
インバータ回路でアシ、第１ＭＯ８ト９ンジスタのソー
スに第４Ｍ０ｌｌランジスタのドレーイ／を接続し、第
２Ｍ０８）ランジスタのソースに第３Ｍ０８）ランジス
タのドレインを接続するとともに、第１および第２Ｍ０
Ｓトランジスタのドレイン並びに第３および第４Ｍ０Ｓ
トランジスタのソースをお互に接続しインバータ回路の
出力端子とする一方、第３および第４Ｍ０Ｓトランジス
タの前記共通ゲートには前記駆動および負荷ＭＯＳトラ
ンジスタのゲートに入力する信号と逆位相の信号を入力
することを特徴とする半導体装置。 ３、第１導電屋の半導体基板中に第２導電屋の半導体領
域と第１導電型の半導体領域とを形成し、第２導電型の
半導体領域内に設けた第１導電型の半導体層をソースお
よびドレインとし前記両生導体領域上に配置した絶縁膜
を介して設けた導電膜をゲートとする第ｌＭＯＳトラン
ジスタと、第１導電型の半導体領域内に設けた第２導電
型の半導体層をソースおよびドレインとし前記絶縁膜を
介して設けた導電膜をゲートとする第２Ｍ０８）ランジ
スタとからなる部分を少なくとも一部に含み集積化され
た半導体装置において、上記両生導体領域の境界上に前
記絶縁膜を介゛して導電膜を設けてこれをゲートとし前
記第１導電型の半導体領域と前記第１導電型の半導体層
とをドレインおよびソースとする第３Ｍ０Ｓト９ンジス
タを形成したことを特徴とする半導体装置。 ４、特許請求の範囲第３項において１．ＩＥ３ＭＯＳト
ランジスタのドレインとなる第１導電屋の半導体領域の
前記境界に近い表面部分が第１導電型の不純物層を含む
ことを特徴とする半導体装置。７５、％許請求の範囲第
３項または第４項において、半導体装置が第１Ｍ０８）
ランジスタを駆動ＭＯＳトランジスタとし、第２Ｍ０Ｓ
トランジスタを負荷ＭＯ８）ランジスタとするインバー
タ回路であシ、第２Ｍ０８）ランジスタのソースに第３
Ｍ０Ｓトランジスタのドレイ／を接続するとともに、第
１および第２Ｍ０Ｓト？ンジスタのドレインと第３ＭＯ
８）ランジスタのソースをお互いに接続してインバータ
回路の出力端子とする一方、第３Ｍ０８）；ｙンジスタ
の前記ゲートには前記駆動および負荷ＭＯ８）ランジス
タのゲートに入力する信号と逆位相の信号を入力するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015801A JPS60160651A (ja) | 1984-01-31 | 1984-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015801A JPS60160651A (ja) | 1984-01-31 | 1984-01-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160651A true JPS60160651A (ja) | 1985-08-22 |
| JPH0441505B2 JPH0441505B2 (ja) | 1992-07-08 |
Family
ID=11898938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015801A Granted JPS60160651A (ja) | 1984-01-31 | 1984-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160651A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424626A (en) * | 1987-07-21 | 1989-01-26 | Nippon Telegraph & Telephone | Digital control type variable capacitor device |
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| US5097310A (en) * | 1988-09-29 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| JPH0492913U (ja) * | 1990-12-27 | 1992-08-12 | ||
| US5181094A (en) * | 1988-09-29 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| EP0738011A3 (en) * | 1995-04-12 | 1999-05-06 | Fuji Electric Co. Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| US6124628A (en) * | 1995-04-12 | 2000-09-26 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
-
1984
- 1984-01-31 JP JP59015801A patent/JPS60160651A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424626A (en) * | 1987-07-21 | 1989-01-26 | Nippon Telegraph & Telephone | Digital control type variable capacitor device |
| US5097310A (en) * | 1988-09-29 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| US5181094A (en) * | 1988-09-29 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| JPH0492913U (ja) * | 1990-12-27 | 1992-08-12 | ||
| EP0738011A3 (en) * | 1995-04-12 | 1999-05-06 | Fuji Electric Co. Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| US6124628A (en) * | 1995-04-12 | 2000-09-26 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| US6323539B1 (en) | 1995-04-12 | 2001-11-27 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441505B2 (ja) | 1992-07-08 |
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