JPH079989B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH079989B2 JPH079989B2 JP63317104A JP31710488A JPH079989B2 JP H079989 B2 JPH079989 B2 JP H079989B2 JP 63317104 A JP63317104 A JP 63317104A JP 31710488 A JP31710488 A JP 31710488A JP H079989 B2 JPH079989 B2 JP H079989B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はMOSトランジスタおよびこのMOSトランジスタ
を使用した差動増幅回路に関し、特にコンパレータやボ
ルテージファロワアンプなどの差動増幅回路に用いられ
るMOSトランジスタの構造に関する。
を使用した差動増幅回路に関し、特にコンパレータやボ
ルテージファロワアンプなどの差動増幅回路に用いられ
るMOSトランジスタの構造に関する。
（従来の技術） 従来のMOSトランジスタのパターン形状および断面構造
を第４図（Ａ），（Ｂ）にそれぞれ示す。図において、
10はMOSトランジスタの設計上の素子領域であり、12は
実際に形成された素子領域（SDG）である。このよう
に、実際の素子領域12は、LOCOS法により形成されるフ
ィールド絶縁層13のバーズビークによって設計値よりも
減少されてしまう。このMOSトランジスタのチャネル長
Ｌはゲート電極層11の幅によって規定されるので素子領
域の減少には影響されないが、そのチャネル幅Ｗはソー
スまたはドレイン領域となる拡散層14の幅で決まるため
素子領域の減少に伴ってＷ′に短縮される。
を第４図（Ａ），（Ｂ）にそれぞれ示す。図において、
10はMOSトランジスタの設計上の素子領域であり、12は
実際に形成された素子領域（SDG）である。このよう
に、実際の素子領域12は、LOCOS法により形成されるフ
ィールド絶縁層13のバーズビークによって設計値よりも
減少されてしまう。このMOSトランジスタのチャネル長
Ｌはゲート電極層11の幅によって規定されるので素子領
域の減少には影響されないが、そのチャネル幅Ｗはソー
スまたはドレイン領域となる拡散層14の幅で決まるため
素子領域の減少に伴ってＷ′に短縮される。
したがって、第４図の形状のMOSトランジスタは、各素
子毎にチャネル幅が異なってしまい、同一チップ上にお
いてトランジスタ特性のバラツキが生じる欠点がある。
子毎にチャネル幅が異なってしまい、同一チップ上にお
いてトランジスタ特性のバラツキが生じる欠点がある。
差動増幅回路においては、オフセット電圧の発生を防止
するために各差動入力段トランジスタの電流特性を同一
に設定することが重要である。しかし、前述のような形
状のMOSトランジスタを使用した場合には、チャネル幅
がそれぞれ異なってしまい電流ペア性が崩れるため、オ
フセット電圧を防止することは困難である。
するために各差動入力段トランジスタの電流特性を同一
に設定することが重要である。しかし、前述のような形
状のMOSトランジスタを使用した場合には、チャネル幅
がそれぞれ異なってしまい電流ペア性が崩れるため、オ
フセット電圧を防止することは困難である。
そこで、チャネル幅が素子領域の減少に影響されないMO
Sトランジスタとして、第５図に示すような丸型形状のM
OSトランジスタが開発されている。第５図（Ａ）にはそ
のMOSトランジスタのパターン形状が示されており、ま
た第５図（Ｂ）にはその断面構造が示されている。第５
図において、20はMOSトランジスタの設計上の素子領域
であり、22は実際に形成された素子領域である。このよ
うに、実際の素子領域22はフィールド絶縁層23のバーズ
ビークによって設計値よりも減少されてしまうが、この
MOSトランジスタのチャネル長Ｌはゲート電極層21の円
環幅によって規定され、またチャネル幅Ｗはゲート電極
層21の中心円周長によって規定されるため、そのトラン
ジスタ特性は素子領域の減少に何等影響されない。この
MOSトランジスタにおいては、例えばゲート電極層21内
の拡散層24がドレイン、その外側の拡散層25がソースと
して機能する。
Sトランジスタとして、第５図に示すような丸型形状のM
OSトランジスタが開発されている。第５図（Ａ）にはそ
のMOSトランジスタのパターン形状が示されており、ま
た第５図（Ｂ）にはその断面構造が示されている。第５
図において、20はMOSトランジスタの設計上の素子領域
であり、22は実際に形成された素子領域である。このよ
うに、実際の素子領域22はフィールド絶縁層23のバーズ
ビークによって設計値よりも減少されてしまうが、この
MOSトランジスタのチャネル長Ｌはゲート電極層21の円
環幅によって規定され、またチャネル幅Ｗはゲート電極
層21の中心円周長によって規定されるため、そのトラン
ジスタ特性は素子領域の減少に何等影響されない。この
MOSトランジスタにおいては、例えばゲート電極層21内
の拡散層24がドレイン、その外側の拡散層25がソースと
して機能する。
しかしながら、このような丸型形状のMOSトランジスタ
においては、ゲート電極層21が素子領域内に独立して形
成されるため、ゲート電極層21と配線とのコンタクトを
そのゲート電極層21上に直接形成する必要がある。この
ため、そのゲート電極層の円環幅はそのコンタクト面積
によって制限されてしまい、細く形成することができな
い。これは、素子寸法の増大を招くので、集積化の妨げ
になる。また、ゲート電極が丸型であるが故に、トラン
ジスタの実効チャネル幅が大きくなり、チャネル幅の小
さいトランジスタを形成するのが困難である。
においては、ゲート電極層21が素子領域内に独立して形
成されるため、ゲート電極層21と配線とのコンタクトを
そのゲート電極層21上に直接形成する必要がある。この
ため、そのゲート電極層の円環幅はそのコンタクト面積
によって制限されてしまい、細く形成することができな
い。これは、素子寸法の増大を招くので、集積化の妨げ
になる。また、ゲート電極が丸型であるが故に、トラン
ジスタの実効チャネル幅が大きくなり、チャネル幅の小
さいトランジスタを形成するのが困難である。
（発明が解決しようとする課題） 従来のMOSトランジスタにあっては、バーズビークによ
る素子領域の減少によってトランジスタ特性にバラツキ
が生じるため、差動増幅回路の差動入力段トランジスタ
の電流ペア性がとれず、オフセット電圧が発生する問題
があった。また、素子領域の減少による影響を防止する
ためにMOSトランジスタを丸型形状にすると、素子寸法
の増大を招く問題があった。
る素子領域の減少によってトランジスタ特性にバラツキ
が生じるため、差動増幅回路の差動入力段トランジスタ
の電流ペア性がとれず、オフセット電圧が発生する問題
があった。また、素子領域の減少による影響を防止する
ためにMOSトランジスタを丸型形状にすると、素子寸法
の増大を招く問題があった。
この発明は前述の事情に鑑みなされたもので、素子の微
細化に適し、しかもバーズビークによる素子領域の減少
に影響されず所望の特性が得られるMOSトランジスタを
提供することを目的としており、さらにこのMOSトラン
ジスタを用いることによってオフセット電圧の発生を防
止できる差動増幅回路を提供することを目的とする。
細化に適し、しかもバーズビークによる素子領域の減少
に影響されず所望の特性が得られるMOSトランジスタを
提供することを目的としており、さらにこのMOSトラン
ジスタを用いることによってオフセット電圧の発生を防
止できる差動増幅回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による差動増幅回路の差動入力段トランジスタ
として使用されるMOSトランジスタは、第１導電型の半
導体基板と、この半導体基板に形成されたフィールド絶
縁層と、このフィールド絶縁層によって区分された素子
形成領域上に絶縁層を介して形成され、第１および第２
の開口部を有するゲート電極層と、前記第１および第２
の開口部下における前記半導体基板表面にそれぞれ形成
された第２導電型のソース領域およびドレイン領域とを
具備することを特徴とする。
として使用されるMOSトランジスタは、第１導電型の半
導体基板と、この半導体基板に形成されたフィールド絶
縁層と、このフィールド絶縁層によって区分された素子
形成領域上に絶縁層を介して形成され、第１および第２
の開口部を有するゲート電極層と、前記第１および第２
の開口部下における前記半導体基板表面にそれぞれ形成
された第２導電型のソース領域およびドレイン領域とを
具備することを特徴とする。
（作用） この発明のMOSトランジスタにあっては、第１の開口部
と第２の開口部との間隔、および各開口部の大きさによ
ってチャネル長およびチャネル幅がそれぞれ規定され
る。したがって、バーズビークによる素子領域の減少に
特性が影響されないMOSトランジスタを提供できる。こ
のMOSトランジスタを差動入力段トランジスタとして使
用すると、電流ペア性を良好に設定できるため、差動増
幅回路のオフセット電圧を防止できる。
と第２の開口部との間隔、および各開口部の大きさによ
ってチャネル長およびチャネル幅がそれぞれ規定され
る。したがって、バーズビークによる素子領域の減少に
特性が影響されないMOSトランジスタを提供できる。こ
のMOSトランジスタを差動入力段トランジスタとして使
用すると、電流ペア性を良好に設定できるため、差動増
幅回路のオフセット電圧を防止できる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係るMOSトランジスタを
示す。第１図（Ａ）にはそのMOSトランジスタのパター
ン形状が示されており、第１図（Ｂ）にはＩ−Ｉ線に沿
った断面構造が、また第１図（Ｃ）にはII−II線に沿っ
た断面構造が示されている。
示す。第１図（Ａ）にはそのMOSトランジスタのパター
ン形状が示されており、第１図（Ｂ）にはＩ−Ｉ線に沿
った断面構造が、また第１図（Ｃ）にはII−II線に沿っ
た断面構造が示されている。
第１図において、Ｐ型シリコン基板30にはLOCOS法によ
ってフィールド絶縁層31が形成されており、このフィー
ルド絶縁層31によって区分された素子領域33は、図示の
ように設計上の素子領域32よりも寸法Ｆだけ減少され
る。Ｐ型シリコン基板30上にはゲート電極層となるシリ
コン酸化膜34が形成され、さらにその上層にはゲート電
極となるポリシリコン層35が堆積形成されている。この
ポリシリコン層35は、図示のように設計上の素子領域32
の外側にまでまたがって形成されており、また２個の矩
形状の開口部36a,36bを有している。これら開口部36a,3
6bは、同一寸法である。
ってフィールド絶縁層31が形成されており、このフィー
ルド絶縁層31によって区分された素子領域33は、図示の
ように設計上の素子領域32よりも寸法Ｆだけ減少され
る。Ｐ型シリコン基板30上にはゲート電極層となるシリ
コン酸化膜34が形成され、さらにその上層にはゲート電
極となるポリシリコン層35が堆積形成されている。この
ポリシリコン層35は、図示のように設計上の素子領域32
の外側にまでまたがって形成されており、また２個の矩
形状の開口部36a,36bを有している。これら開口部36a,3
6bは、同一寸法である。
開口部36a,36b下における基板30表面には、ソースまた
はドレインとなるＮ型拡散層37a,37bがそれぞれ形成さ
れている。
はドレインとなるＮ型拡散層37a,37bがそれぞれ形成さ
れている。
このような構造のMOSトランジスタにおいては、開口部3
6aと36bとの間隔によってチャネル長Ｌが規定され、ま
たそれら開口部36a,36bの寸法によってチャネル幅Ｗが
規定される。したがって、バーズビークによる素子領域
の減少に影響されずに、所望のトランジスタ特性が得ら
れる。しかも、ゲート電極層35は、設計上の素子領域32
の外側にまでまたがって形成することができるので、素
子寸法の増大なしに充分なコンタクト面積を容易に得る
ことができる。
6aと36bとの間隔によってチャネル長Ｌが規定され、ま
たそれら開口部36a,36bの寸法によってチャネル幅Ｗが
規定される。したがって、バーズビークによる素子領域
の減少に影響されずに、所望のトランジスタ特性が得ら
れる。しかも、ゲート電極層35は、設計上の素子領域32
の外側にまでまたがって形成することができるので、素
子寸法の増大なしに充分なコンタクト面積を容易に得る
ことができる。
第２図にこの発明の第２の実施例に係るMOSトランジス
タを示す。第２図（Ａ）にはMOSトランジスタのパター
ン形状が示されており、第２図（Ｂ）にはそのＩ−Ｉ線
に沿った断面構造が示されている。
タを示す。第２図（Ａ）にはMOSトランジスタのパター
ン形状が示されており、第２図（Ｂ）にはそのＩ−Ｉ線
に沿った断面構造が示されている。
第２図において、Ｐ型シリコン基板40にはLOCOS法によ
ってフィールド絶縁層41が形成されており、このフィー
ルド絶縁層41によって区分された素子領域43は、図示の
ように設計上の素子領域42よりも寸法Ｆだけ減少され
る。Ｐ型シリコン基板40上にはゲート絶縁層となるシリ
コン酸化膜44が形成され、さらにその上層にはゲート電
極となるポリシリコン層45が堆積形成されている。この
ポリシリコン層45は、図示のように設計上の素子領域42
よりも内側に形成されており、また４個の矩形状の開口
部46a,46b,46c,46dを有している。これら開口部46a,46
b,46c,46dは、一辺がＷの同一寸法である。
ってフィールド絶縁層41が形成されており、このフィー
ルド絶縁層41によって区分された素子領域43は、図示の
ように設計上の素子領域42よりも寸法Ｆだけ減少され
る。Ｐ型シリコン基板40上にはゲート絶縁層となるシリ
コン酸化膜44が形成され、さらにその上層にはゲート電
極となるポリシリコン層45が堆積形成されている。この
ポリシリコン層45は、図示のように設計上の素子領域42
よりも内側に形成されており、また４個の矩形状の開口
部46a,46b,46c,46dを有している。これら開口部46a,46
b,46c,46dは、一辺がＷの同一寸法である。
開口部46a,46b,46c,46d下における基板40表面には、ソ
ースまたはドレインとなるＮ型拡散層がそれぞれ形成さ
れており、第２図には開口部46c,46dに対応する拡散層4
7c,47dだけが示されている。
ースまたはドレインとなるＮ型拡散層がそれぞれ形成さ
れており、第２図には開口部46c,46dに対応する拡散層4
7c,47dだけが示されている。
このMOSトランジスタにおいて、開口部46a,46b下の拡散
層をソース、開口部46c,46d下の拡散層をドレインとし
た場合には、開口部46a,46bと開口部46c,46dとの間隔L1
がチャネル長となり、チャネル幅は2Wとなる。また、開
口部46a,46d下の拡散層をソース、開口部46b,46c下の拡
散層をドレインとした場合には、チャネル長はL1である
がそのチャネル幅は4Wとなる。
層をソース、開口部46c,46d下の拡散層をドレインとし
た場合には、開口部46a,46bと開口部46c,46dとの間隔L1
がチャネル長となり、チャネル幅は2Wとなる。また、開
口部46a,46d下の拡散層をソース、開口部46b,46c下の拡
散層をドレインとした場合には、チャネル長はL1である
がそのチャネル幅は4Wとなる。
このように、この第２の実施例においても、ゲート電極
となるポリシリコン層45に設ける開口部によってチャネ
ル長およびチャネル幅を規定できるので、バーズビーク
による素子領域の減少によらず所望のトランジスタ特性
を得ることができる。また、このように素子領域43より
も内側にポリシリコン層45が形成されてる場合には、ポ
リシリコン層45の外周囲下における基板40表面にもＮ型
拡散層48が形成されてしまうが、この拡散層48には電圧
が印加されないためトランジスタ特性に影響はない。
となるポリシリコン層45に設ける開口部によってチャネ
ル長およびチャネル幅を規定できるので、バーズビーク
による素子領域の減少によらず所望のトランジスタ特性
を得ることができる。また、このように素子領域43より
も内側にポリシリコン層45が形成されてる場合には、ポ
リシリコン層45の外周囲下における基板40表面にもＮ型
拡散層48が形成されてしまうが、この拡散層48には電圧
が印加されないためトランジスタ特性に影響はない。
尚、第２の実施例では開口部46a,46b,46c,46dが同一寸
法である場合を説明したが、これらは特に同一寸法でな
くてもよい。
法である場合を説明したが、これらは特に同一寸法でな
くてもよい。
第３図は第１図および第２図に示した構造のMOSトラン
ジスタを差動入力トランジスタとして使用した差動増幅
回路の構成の一例である。
ジスタを差動入力トランジスタとして使用した差動増幅
回路の構成の一例である。
この差動増幅回路において、電源VDD端子とノードN1間
には定電流源50が接続されている。ノードN1とノードN2
間には各々のゲートに入力信号V in1が供給されるＰチ
ャネルMOSトランジスタQ1,Q2が並列接続されており、ま
たノードN1とノードN3間には各々のゲートに入力信号V
in2が供給されるＰチャネルMOSトランジスタQ3,Q4が並
列接続されている。ノードN2およびN3は、ＮチャネルMO
SトランジスタQ5,Q6より構成されるカレントミラー回路
60を介して接地されている。そして、ノードN2の電位が
出力信号V outとして取出される。
には定電流源50が接続されている。ノードN1とノードN2
間には各々のゲートに入力信号V in1が供給されるＰチ
ャネルMOSトランジスタQ1,Q2が並列接続されており、ま
たノードN1とノードN3間には各々のゲートに入力信号V
in2が供給されるＰチャネルMOSトランジスタQ3,Q4が並
列接続されている。ノードN2およびN3は、ＮチャネルMO
SトランジスタQ5,Q6より構成されるカレントミラー回路
60を介して接地されている。そして、ノードN2の電位が
出力信号V outとして取出される。
この差動増幅回路において、差動入力トランジスタとし
て使用されるトランジスタQ1〜Q4は前述の第１図または
第２図の構造を有している。したがって、各トランジス
タのディメンジョンすなわちチャネル長およびチャネル
幅にバラツキがなくなる。さらに、隣接して形成される
トランジスタQ1,Q3に対してそれぞれ別の入力信号を与
え、また隣接して形成されるトランジスタQ2,Q4に対し
ても別の入力信号を与えているので、入力信号V in1側
の差動トランジスタとV in2側の差動トランジスタ間に
おけるしきい値電圧のバラツキも減少できる。したがっ
て、差動入力トランジスタの電流ペア性を良好にするこ
とができ、オフセット電圧の発生を防止することができ
る。
て使用されるトランジスタQ1〜Q4は前述の第１図または
第２図の構造を有している。したがって、各トランジス
タのディメンジョンすなわちチャネル長およびチャネル
幅にバラツキがなくなる。さらに、隣接して形成される
トランジスタQ1,Q3に対してそれぞれ別の入力信号を与
え、また隣接して形成されるトランジスタQ2,Q4に対し
ても別の入力信号を与えているので、入力信号V in1側
の差動トランジスタとV in2側の差動トランジスタ間に
おけるしきい値電圧のバラツキも減少できる。したがっ
て、差動入力トランジスタの電流ペア性を良好にするこ
とができ、オフセット電圧の発生を防止することができ
る。
尚、前述のMOSトランジスタ構造はＰチャネルトランジ
スタおよびＮチャネルトランジスタのいずれにも適用可
能であることは勿論である。
スタおよびＮチャネルトランジスタのいずれにも適用可
能であることは勿論である。
［発明の効果］ 以上のように、この発明によれば、素子の微細化に適
し、しかもバーズビークによる素子領域の減少に影響さ
れず所望の特性が得られるMOSトランジスタが提供され
る。また、このMOSトランジスタを用いることによって
オフセット電圧の発生を防止できる差動増幅回路が実現
できる。
し、しかもバーズビークによる素子領域の減少に影響さ
れず所望の特性が得られるMOSトランジスタが提供され
る。また、このMOSトランジスタを用いることによって
オフセット電圧の発生を防止できる差動増幅回路が実現
できる。
第１図はこの発明の第１の実施例に係るMOSトランジス
タの構造を示す図、第２図はこの発明の第２の実施例に
係るMOSトランジスタの構造を示す図、第３図は第１図
または第２図のMOSトランジスタを使用した差動増幅回
路の構成の一例を示す回路図、第４図および第５図はそ
れぞれ従来のMOSトランジスタの構造を示す図である。 30…半導体基板、31…フィールド絶縁層、35…ゲート電
極層、36a,36b…開口部、37a,37b…拡散層。
タの構造を示す図、第２図はこの発明の第２の実施例に
係るMOSトランジスタの構造を示す図、第３図は第１図
または第２図のMOSトランジスタを使用した差動増幅回
路の構成の一例を示す回路図、第４図および第５図はそ
れぞれ従来のMOSトランジスタの構造を示す図である。 30…半導体基板、31…フィールド絶縁層、35…ゲート電
極層、36a,36b…開口部、37a,37b…拡散層。
Claims (2)
- 【請求項１】第１および第２の入力信号がそれぞれのゲ
ートに供給される第１および第２の差動入力用MOSトラ
ンジスタを有する差動増幅回路において、 前記各MOSトランジスタは、 第１導電型の半導体基板に形成されたフィールド絶縁層
と、 このフィールド絶縁層によって区分された素子形成領域
上に絶縁層を介して形成され、第１および第２の開口部
を有するゲート電極層と、 前記第１および第２の開口部下における前記半導体基板
表面にそれぞれ形成された第２導電型のソース領域およ
びドレイン領域とを具備することを特徴とする差動増幅
回路。 - 【請求項２】前記各MOSトランジスタのゲート電極層は
さらに第３および第４の開口部を有し、これら第３およ
び第４の開口部下における前記半導体基板表面にも第２
導電型のソース領域およびドレイン領域がそれぞれ形成
されていることを特徴とする請求項１記載の差動増幅回
路。
Priority Applications (5)
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|---|---|---|---|
| JP63317104A JPH079989B2 (ja) | 1988-12-15 | 1988-12-15 | 差動増幅回路 |
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Applications Claiming Priority (1)
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| JP63317104A JPH079989B2 (ja) | 1988-12-15 | 1988-12-15 | 差動増幅回路 |
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|---|---|
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| JPH079989B2 true JPH079989B2 (ja) | 1995-02-01 |
Family
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Family Applications (1)
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|---|---|---|---|
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Citations (2)
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Patent Citations (2)
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