KR940001290B1 - 반도체 집적회로 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로 장치
제1도는 CMOS 아날로그 증폭회로도.
제2도(a) 및 (b)는 CMOS에 대한 레이아웃과 그 단면도.
제3도(a) 및 (b)는 이 발명에 따른 CMOS 레이아웃과 그 단면도이다.
이 발명은 반도체장치에 관한 것으로, 특히 P형 MOS 트랜지스터와 N형 MOS 트랜지스터의 조합으로 얻어지는 독립된 CMOS 반도체장치 응용 회로에서 CMOS간 인접해 있는 다른 CMOS의 MOS 트랜지스터 사이에서 발생가능한 누설전류의 억제를 위해서 CMOS를 구성하는 MOS 트랜지스터의 각 구성요소를 공간적 배치에 특징을 주어 누설전류 억제를 실현한 IC화된 CMOS 반도체장치에 관한 것이다.
CMOS(Complementary MOS) 반도체장치는 이미 잘 알려진 바와 같이, NMOS 트랜지스터와 PMOS 트랜지스터를 동일 반도체 기판상에서, 웰을 형성하여 소자분리를 위한 필드 산화막을 형성후 2개의 n 또는 p형의 MOS 트랜지스터를 형성하고 금속배선에 의해 완성되는 반도체장치로, 주요기능은 논리신호의 인버젼과 CMOS 아날로그 회로에 사용된다.
제1도는 일례를 든 CMOS 아날로그 증폭회로를 나타낸 것이다. 이 발명은 증폭회로에 관한 것은 아니지만, 이 회로에 사용된 PMOS 도는 NMOS 트랜지스터에 대해 고찰함으로써 이 발명에서 제기되는 문제점이 설명될 수 있다.
이 회로에서 트랜지스터, M1과 M2그리고 M3과 M4로 구성된 부분은 차동 증폭단(100)인데, 이 차동 증폭단(100)의 PMOS 트랜지스터, (M1)과 (M2)에 각각 입력되는 외부 인가 전압(Vm)과 (Vp)의 전압차에 의해서 트랜지스터(M1)과 (M3)으로 흐르는 전류와, 트랜지스터(M2) 및 (M4)로 흐르는 전류간에 레벨차가 발생한다. 이 전류차는 트랜지스터(M2)와 (M4)가 접속되는 노드(n1)에서 증폭된 출력을 전압으로 나타낸다.
제1도의 회로에는 PMOS 트랜지스터로서 M1,M2그리고 M5,M6가 있는데 인접한 다른 회로의 PMOS 트랜지스터들과 상기 트랜지스터 간에 흐르는 누설전류에 의해서 회로의 PMOS 트랜지스터(M1) 또는 (M2)에 흐르는 드레인 전류에 영향을 주므로 회로 고유의 동작에 영향을 받는다. NMOS 트랜지스터의 경우도 마찬가지인데 이러한 발생원인은 이하 설명되는 바와 같다.
저전력, 고밀도의 측면에서 응용례가 광범위한 것으로 그 구체적인 일례가 제2도의 (a) 또는 (b)에 각각 CMOS의 레이아웃과 대응하는 단면도로 도시되었다. 그러나 도면에서는 p웰 상에 단지 2개의 NMOS 트랜지스터 만이 도시되어 있고 이 소자의 배치도를 보인 제2도 (a)의 레이아웃은 하나의 소자만을 예로 도시한 것으로 이에 관련하여 이 발명이 해결하고자 하는 문제점과 그 기술배경을 이하 기술한다.
제2도 (a)와 (b)는 각가 CMOS의 MOS 트랜지스터에 대한 레이아웃과 그 대응 단면을 나타낸 것이다. 제2도 (b)는 CMOS를 구성하는 NMOS 트랜지스터와 이에 인접한 다른 CMOS의 NMOS 트랜지스터를 나타낸 것이고 제2도 (a)는 제1도 (b)에서 하나의 NMOS 트랜지스터에 대한 배치도를 나타낸 것이다. 제2도 (a)에서 사용된 기호의 의미는 도면에 설명된 바와 같다.
또한 단면은 제2도 (a)의 A-A' 라인을 따라 취해진 것이다.
제2도 (b)에서 도시부호 4는 필드 산화막이며, 5는 층간 절연막이다. 그리고 동일 웰(1) 상에 2개의 NMOS1,NMOS2 트랜지스터가 함께 구성되어 있다. 여기서 각각의 전극(a,b,c)을 통해서 NMOS1의 소오스(2), 게이트(3) 및 드레인(2)에 인가되는 전압을 각각 VS1,VG1,VD1이라 하고, NMOS2의 소오스(2), 게이트(3), 드레인(2)에 인가되는 전압을 각각 VS2,VG2,VD2로 표기한다.
이때 소오스 전압(VS1)은 접지에 연결되고, NMOS1의 드레인 전압(VD1)은 NMOS2의 소오스 전압(VS2)보다 작고, 이 소오스 전압(VS2)은 NMOS2의 드레인 전압(VD2)보다 작을때, NMOS1과 NMOS2를 각각 포화 영역에 있도록 각각의 게이트 전압(VG1),(VG2)에 바이어스를 가했을 경우를 고찰한다.
이 경우, NMOS1,NMOS2 각각의 게이트 폴리(3) 밑의 채널 영역에는 이 트랜지스터들이 n 채널형이므로 전자들이 수집되어 채널을 형성하고 형성된 채널을 통해 소오스에서 드레인으로 전자들이 이동하게 된다.
물론 이때 P웰(1)은 가장 낮은 전위로 바이어스되고 있는데 이 P웰 내의 소수 캐리어인 전자들의 일부는 형성된 채널에 합류되고, 또 다른 전자들은 NMOS1의 드레인(2)이나 NMOS2의 소오스와 드레인으로 홀러 누설전류가 된다. 여기서 각 MOS 트랜지스터의 소오스 영역으로 통하는 전자나 정공의 누설성분은 해당 트랜지스터의 드레인 전류에 영향이 없으나 그 트랜지스터의 드레인 영역으로 통하는 전자는 드레인 전류에 누설성분으로 작용된다. 더우기 언급한 전압 인가 레벨 조건에서 NMOS1의 드레인 전압(VD1)과 NMOS2의 소오스 전압(VS2)과의 전압차가 크고 또한 이러한 구조 및 바이어스 조건하에서 주변 트랜지스터가 다수 있을 때 이러한 누설전류 성분을 무시할 수 없는 것이다.
제2도 (b)에서 각각의 NMOS 트랜지스터들은 CMOS를 형성하기 위해 각각의 쌍인 PMOS 트랜지스터(도시없음)와 필드 산화막을 경계로 형성되어 하나의 CMOS가 이루어지지만, 지금 설명한 바와 같이 CMOS들간의 관계 즉, CMOS를 구성하는 소오스나 드레인의 전압차에 의해서 필드 산화막 밑으로 채널이 형성되어진 것과 유사하게 서로 다른 트랜지스터 사이에 전자나 정공의 이동일 발생하고, 이러한 누설성분은 소오스 영역으로 출입하는 전자나 정공은 그 트랜지스터의 전류 흐름에 영향이 없으나 드레인 영역으로 출입하는 경우에 영향을 미치는 것이다.
통상 하나나 2개만의 CMOS를 사용하는 예는 없으며, 매우 많은 소자들을 협영역에 집적화하므로 특히 저전력용의 IC를 제작하고자 할때 언급한 누설전류를 고려하여 제작하지 않으면 안된다.
이 발명은 이러한 배경하에서 이루어진 것이다.
이 발명에서는 MOS 트랜지스터들의 각 구성요소의 공간적 배열에 의해서 이 발명을 달성하고자 하는 것으로서 소오스, 드레인, 게이트 영역의 이 발명에 따른 배치에 의해서 언급한 누설전류 영향을 감쇄시키도록 한 반도체장치의 제공을 그 목적으로 한다.
상기 목적을 달성하는 본 발명은 동일 도전형의 웰 영역 또는 기판상에 형성된 적어도 2개 이상의 MOS 트랜지스터 반도체장치에 있어서, MOS 트랜지스터의 소오스 영역을 도너츠 형태로 웰상에 형성하고, 이도너츠 영역 안쪽에 원형형태의 드레인 영역이 형성되고, 이 드레인 영역과 상기 도너츠 형태의 소오스 영역간에 도너츠 형태의 게이트 폴리를 형성하여 MOS 트랜지스터를 형성하도록 구성됨을 특징으로 한다.
이하, 이 발명에 따른 CMOS의 레이아웃과 그 단면도인 제3도(a),(b)를 참조하여 기술한다.
제3도 (b)는 2개의 CMOS를 이루는 각각의 CMOS 트랜지스터가 인접해 위치해 있는 것을 나타낸 것이고, 각각의 NMOS 트랜지스터는, 도시는 없으나 쌍을 이루는 PMOS 트랜지스터와 연결되어 CMOS를 이룬다.
이 발명에서 제3도 (b)에 도시한 각각의 NMOS 트랜지스터는 2개의 게이트가 있는 것으로 보이지만 NMOS11로 표기된 트랜지스터에 대한 레이아웃인 제3도 (a)로부터 하나의 소자임이 명백해진다.
제3도 (a)는 이 발명에 따른 트랜지스터의 각 구성요소에 대한 배치된 상태를 도시한 것으로 이 도면의 A-A' 라인을 따라 취해진 단면도가 제3도 (b)의 NMOS11 또는 NMOS22인 것이다.
이 발명의 NMOS 트랜지스터는 물론 게이트, 게이트 산화막, 드레인, 소오스 등을 포함하고 있는 것이나 제3도 (a)처럼 반도체 칩 상에서 그 공간적 배치는 원형의 도너츠 형태를 갖는다.
제3도 (a)에서 일점 쇄선 부분을 '201'로 표시된 원형 영역이 불순물 확산층의 드레인 영역을 나타내고 있고, '20'의 도너츠형 영역은 불순물 확산층의 소오스 영역을 나타내고 있다. 그리고 반도체 기판위의 게이트 폴리(30)는 제3도 (a)에서 소오스와 드레인 영역간에 점선으로 표시된 도너츠 영역으로 표시되었다.
제3도 (b)에서 금속층(a),(b),(c)는 제3도 (a)에서 실선으로 게이트, 소오스, 드레인 영역상에 배치되어 있는데 소오스 전극(a)은 제3도 (a)에서 원형으로 소오스 영역 전체에 콘택부(Ca)를 갖고 형성되어 있고, 드레인 전극(Cc)은 제2도 (a)에서 드레인 영역(201) 중심에 콘택을 갖고 형성되며, 게이트 전극(b)은 도너츠형 게이트 영역(30)의 일부를 연장시켜 제3도 (b)에서 콘택(Cb)을 갖고 배치된다.
인접한 CMOS MOS 트랜지스터 간 발생되는 누설전류의 억제를 위해서 상기 기술된 바와 같이 게이트 폴리를 도너츠 형태로 하여 형성하면 드레인 영역이 소오스 영역에 의해 포위되기 때문에 소오스 영역에 의해 드레인 영역이 분리되어 있는 것으로 되어 누설전류 억제가 가능하다. 즉, 주위에 인접한 MOS 트랜지스터의 소오스와 드레인과의 전압차에 의해 흐르는 전자 또는 정공의 누설전류는 외부에 둘러싸인 소오스 영역에 의해 차단되어 드레인 영역으로 캐리어 이동이 저지된다.
제2도의 경우와 같은 바이어스 조건을 고려해 볼때 먼저, 제3도 (b)에서 P-웰(10)이 접지로 연결되고, 소오스, 게이트 및 드레인에 인가되는 전압이 VS怜,VD1인 것을 NMOS11의 트랜지스터라 하고, 마찬가지로 VS2,VG2,VD전압은 인접해 있는 NMOS22의 트랜지스터에 관련한 것이라고 상정한다. 그리고 VS1은 접지 전원 레벨과 같고, Vs1<VG1<VD1의 조건에서 VG1과 VG2는 NMOS11 및 NMOS22가 포화영역이 되도록 바이어스 된 상태에서, 각각의 게이트 폴리 밑의 채널영역으로 전자들이 수집되어 이동된다. 이때 NMOS11의 소오스에서 전자들이 NMOS22 쪽으로 누설전류로서 흐를 수 있으나 NMOS22의 소오스 영역을 거쳐 NMOS22 드레인 영역에 흘러야 하는데 NMOS22의 소오스로 인해 인 전류가 흐르지 않게 되는 것이다.
따라서 인접한 MOS 트랜지스터에서 드레인 영역으로 이동하는 전자가 상기 언급한 바와 같이 소오스 영역에 의해 차단되므로 누설전류가 흐르지 않는다.
또한, NMOS11의 드레인에서 누설전류로 전자가 흐른다 할때에도 포위해 있는 소오스의 전위가 상대적으로 낮으므로 이러한 누설전류도 저지된다.
이상과 같이 MOS 트랜지스터의 각 구성요소를 도너츠 형태로 하여 인접한 MOS 트랜지스터 간 전압차로 인해 발생하는 누설전류를, 포위하는 소오스 영역으로 차단하는 구조이다. 따라서 저전력 응용장치에서의 응용을 위해 이와 같은 배치구조를 갖도록 CMOS를 갖는 집적회로를 형성할 때 효과적으로 작용한다.

Claims (2)

  1. 동일 도전형의 웰 영역 또는 기판상에 형성된 적어도 2개 이상의 MOS 트랜지스터 반도체장치에 있어서, MOS 트랜지스터의 소오스 영역을 도너츠 형태로 웰상에 형성하고, 이 소오스 영역 안쪽에 원형형태의 드레인 영역이 형성되고, 이 원형형태의 드레인 영역과 상기 도너츠 형태의 소오스 영역간에 도너츠 형태의 게이트 폴리를 형성하여 MOS 트랜지스터를 형성하도록 구성됨을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기한 MOS 트랜지스터는 다른 채널의 MOS 트랜지스터와 함께 CMOS 반도체장치를 이루며, 다른 CMOS의 MOS 트랜지스터와 함께 반도체 집적회로를 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
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