KR960003858B1 - 보호 소자를 갖고 있는 반도체 집적 회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 제 1 실시예에 따른 반도체 칩을 개략적으로 도시한 평면도.
제 2 도는 제 1 실시예의 회로도.
제 3 도는 제 1 실시예에 따른 보호 회로, 부분을 도시한 반도체 칩의 평면도.
제 4a 도는 제 2 도의 N채널 MOS FET(Mn) 및 막 저항 소자(Rn)을 도시한 제 3 도의 선 A-A를 따라 절취하여 도시한 단면도.
제 4b 도는 P채널 MOS FET(Mp) 및 막 저항 소자(Rp)를 도시한 제 3 도의 선 B-B를 따라 절취하여 도시한 단면도.
제 4c 도는 본 발명의 제 1 실시예의 내부 회로인 CMOS 인버터의 단면도.
제 5a 도는 본 발명의 제 2 실시예의 N채널 MOS FET(Mn)을 도시한 단면도.
제 5b 도는 본 발명의 제 2 실시예의 P채널 MOS FET(Mp)을 도시한 단면도.
제 6a 도는 본 발명의 제 2 실시예의 제조 방법을 설명하기 위한 N채널 MOS FET(Mn)의 단면도.
제 6b 도는 본 발명의 제 2 실시예의 제조 방법을 설명하기 위한 P채널 MOS FET(Mp)의 단면도.
제 6c 도는 본 발명의 제 2 실시예의 제조 방법을 설명하기 위한 COMS 부분의 단면도.
제 7a 도는 제 6 도에 도시한 제조 방법에 대한 후속 단계에 대응하는 제조 단계를 설명하기 위한 N채널 MOS FET 부분의 단면도.
제 7b 도는 제 7a 도와 유사한 P채널 FET 부분의 단면도.
제 7c 도는 제 7a 도와 유사한 COMS 인버터 부분의 단면도.
제 8a 도는 제 7 도에 도시한 제조 방법에 대한 후속 단계에 대응하는 제조 단계를 설명하기 위한 N채널 MOS FET 부분의 단면도.
제 8b 도는 제 8a 도와 유사한 N채널 MOS FET의 단면도.
제 8c 도는 제 8a 도와 유사한 COMS 인버터 부분의 단면도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 칩 101 : 본딩 패드
102 : 버퍼 영역 102A : 보호 회로
103 : 접지 배선 104 : 전원 배선
105 : 내부 회로 영역 106 : 내부 회로
110 : 채널 스토퍼 114 : 측벽 스페이서
본 발명은 반도체 집적 회로에 관한 것으로, 특히, 정전하로 인해 전원 단자 또는 접지 단자에 인가된 과전압으로부터 반도체 집적 회로를 보호하기 위한 보호 회로에 관한 것이다.
트윈-웰 형의 COMS 집적 회로에 있어서, P웰 및 N웰은 예를 들어, P형 실리콘 기판의 표면 부분에 제공된다. N채널 MOS FET는 P웰 내에 형성되고, P채널 MOS FET는 N웰 내에 형성된다. P웰의 표면부분에 선택적으로 형성된 P 확산층(기판 접촉 영역) 및 N채널 MOS FET의 소오스 영역은 알루미늄과 같은 제 1 금속막을 통해 접지 단자에 접속된다. 유사하게, N웰의 표면에 선택적으로 형성된 N+확산층(웰 접촉 영역) 및 P채널 MOS FET의 소오스 영역은 또 다른 제 1 금속막을 통해 접지 단자에 접속된다.
정의 과전압이 소오스 단자에 인가될 때, 전류는 웰 접촉 영역 및 P채널 MOS FET의 소오스 영역에서 N웰, P웰(N웰 및 P웰은 서로 접촉하여 있다고 가정함), 기판 접촉 영역 및 N채널 MOS FET의 소오스 영역을 통해 접지 단자로 흐른다.
즉, 방전은 N웰 및 P웰에 의해 형성된 PN 접합의 파괴로 인해 발생한다. 파괴 전압은 통상적으로 약 70V이다.
정의 과전압이 접지 단자에 인가될 때, 전류는 기판 접촉 영역, P웰, N웰 및 웰 접촉 영역을 통해 소오스 단자로 흐른다.
그러므로, CMOS 회로 자체가 소정의 보호 기능을 갖는다. 그러나, 상술한 웰들 사이에 형성된 다이오드의 파괴 전압이 너무 높아서 게이트 산화물 막의 두께가 얇은 경우 특정한 보호 회로를 제공해야 한다.
이러한 보호 회로는 여러 가지 방법으로 형성될 수 있다. 그들 중, 전계 효과 트랜지스터를 사용하는 보호 회로는 반도체 집적 회로 자체의 제조 공정에 어떠한 새로운 공정 단계를 부가하지 않고서도 실현될 수 있기 때문에 실용적이다. 이 보호 회로는 일본국 특허 출원 공개 공보 제 60-10767 호에 기술되어 있다. 이 공개 공보에 있어서, 게이트 산화막으로서 필드 산화막을 각각 갖는 MOS FET인 제 1 및 제 2 전계 효과 트랜지스터의 병렬 회로가 전원 배선과 접지 배선간에 삽입되고, 제 1 전계 효과 트랜지스터의 게이트 전극이 전원 배선에 접속되며, 제 2 전계 효과 트랜지스터의 게이트 전극은 접지 단자에 접속된다.
제 1 전계 효과 트랜지스터의 임계 전압을 초과하는 정의 과전압이 전원 단자에 인가될 때, 제 1 전계 효과 트랜지스터는 턴 온되어, 전류가 접지 배선으로 흐를 수 있게 된다. 정의 과전압이 접지 단자에 인가될 때, 제 2 전계 효과 트랜지스터가 MOS FET로서 동작하지 않을지라도(게이트 전극 및 기판이 접지 배선에 접속되었기 때문에), 전류는 전원 배선에 접속된 기판 소오스/드레인 영역의 영역들 간의 PN 접합을 통해 전원 배선으로 흐른다.
이러한 정의 과전압이 전원 단자에 인가될 때 정전기적 방전은 제 1 전계 효과 트랜지스터의 채널 전류의 형태를 취한다. 그러나, 전도 상태에서 MOS FET의 저항은 바이폴라 트랜지스터의 저항의 최소한 수 배이다. 내부 회로의 MOS FET의 게이트 산화막의 두께가 10 내지 20㎚인 때, 제 1 전계 효과 트랜지스터의 채널 폭은 약 2000㎛이어야 한다. 그러므로, 전계 효과 트랜지스터를 포함하는 보호 회로는 정전기적 방전 능력이 낮기 때문에, 집적 밀도의 개량에 악영향을 미친다.
본 발명의 목적은 높은 정전기적 방전 능력을 갖고, 제조 공정상 어떠한 부가 단계를 필요로 하지 않고 실현될 수 있는 보호회로를 갖는 반도체 집적 회로를 제공하는 것이다.
본 발명에 따른 반도체 집적 회로는 제 1 전원 전압(Vdd)이 공급되는 본딩 패드에 제 1 전원 배선이 접속가능하고 제2 전원 전압(Vss)가 공급되는 본딩 패드에 제 2 배선이 접속 가능한 반도체 칩을 포함한다. 보호 회로는 제 1 전원 배선 및 제 2 전원 배선 각각에 접속된 드레인 영역 및 소오스 영역을 갖는 N채널 MOS FET와 제 1 전원 배선 및 제 2 전원 배선 각각에 접속된 소오스 영역 및 드레인 영역을 갖는 P채널 MOS FET를 포함한다. N채널 MOS FET의 게이트 전극 및 P 채널 MOS FET의 게이트 전극은 막 저항 소자들 각각을 통해 제 2 전원 배선과 제 1 전원 배선에 접속된다. 내부 회로는 이들 중 최소한 일 부분이 CMOS 회로이다.
이 보호 회로는 정전기로 인해 전원 단자에 인가된 과전압으로부터 내부 CMOS 회로의 게이트 절연막을 보호하고 CMOS 회로의 정상 동작중에 래치-업을 방지하는 기능을 한다.
제 1 전원 단자에 인가된 정의 과전압에 의해서 이 보호 회로의 N 및 P 채널 MOS FET의 드레인 접합이 파괴되고 이에 따라 방전이 발생될 수 있다. 이것은 MOS FET의 채널 전류퓨를 이용하지 않기 때문에, 보호 회로의 방전 능력이 높아, 보호 회로를 콤팩트하게 할 수 있다.
제 2 전원 단자에 인가된 정의 과전압에 의해서는 MOS FET의 접합이 순방향으로 되므로 방전이 발생될 수 있다.
서지(surge) 전압이 외부 잡음으로 인해 정상 동작중에 제 1 전원 단자에서 나타날 때, 그리고 내부 회로의 입력 단자에서의 전위가 제 2 전원 전위 또는 제 1 전원 전위인 때, 보호 회로의 N 또는 P채널 MOS FET의 드레인 접합은 내부 회로의 N 또는 P채널 MOS FET의 드레인 접합이 파괴되기 이전에 파괴되어 내부 회로의 래치-업의 발생이 방지된다.
이 보호 회로는 종래의 반도체 집적 회로 제조 공정을 조합함으로써 높은 재현성을 가지고 실현될 수 있다.
본 발명의 상술한 목적 및 다른 목적, 특징과 장점은 첨부 도면을 참조하여 행해진 아래의 본 발명의 상세한 설명을 참조함으로써 명백해진다.
본 발명의 제 1 실시예를 도시한 제 1 도를 참조하면, 다수의 본딩 패드(101)은 5㎜×5㎜, 장방형 반도체 칩(100)의 주변부에 형성된다. 본딩 패드(101)이 형성된 영역 안쪽의 칩의 버퍼 영역(102)에는 도시되지 않은 보호 회로(102A) 및 입력 보호 회로 등이 형성된다. 또한, 접지 배선(103)은 버퍼 영역(102)의 내에 형성되어 접지 단자인 본딩 패드(101)(Vss) 및 보호 회로(102a)에 접속된다. 전원배선(104)는 접지배선(103)의 내측에 제공되어 전원 단자인 본딩 패드 (101)(Vdd)및 보호회례접속되어 전원 배선(104)의 내측에는 내부 회로 영역(105)가 형성된다. 내부회로는 디지탈 회로(들), 아날로그 회로(들) 또는 이들 모두를 포함한다. 그러나, 이들중 적어도 일부분은 CMOS 구성을 갖는 디지탈 회로(들)로 구성된다. 다음 설명에서, 디지털 회로는 CMOS 인버터에 의해 예시된다. 내부 회로 영역(105)에는 접지 배선(103)과 전원 배선(104)에 각각 접속된 접지 배선(도시되지 않음)과 전원 배선(도시되지 않음)이 예를 들어, 격자(lattice) 형태로 배열된다.
제 2 도를 참조하면, 본 발명의 제 1 실시예는 전원 배선(104)와 접지 배선(103) 사이에 N채널 MOS FET(Mn)과 P채널 MOS FET(Mp)의 병렬 접속을 포함한다. N채널 MOS FET(Mn)의 게이트 전극은 막 저항 소자(Rn)을 통해 접지 배선(103)에 접속되고, P채널 MOS FET(Mp)의 게이트 전극은 막 저항 소자(Rp)를 통해 전원 배선(104)에 접속된다. 내부 회로(106)은 전원 배선(104) 및 접지 배선(103)에 접속된다.
제 3 도 및 제 4 도를 참조하면, N채널 MOS FET(Mn) 및 P채널 MOS FET(Mp)는 사다리형 MOS 트랜지스터이고, 이 트랜지스터의 총 채널 폭은 각각 450㎛이다. MOS FET의 기본 구조를 도시한 제 3 도에는 채널 폭이 감소된 축척도로 도시되었다는 것을 인지하여야 한다.
불순물 밀도가 1×1017cm-3인 P웰(108)은 불순물 밀도가 1×1015cm-3인 P형 실리콘 기판(107)의 표면 부분에 형성되고, 불순물 밀도가 1×1017cm-3인 N웰(109-1) 및 N웰(109-2와 109-3) 각각은 P웰 (108)에 인접하여 보호 회로의 P채널 MOS FET, 가드 링 및 내부 회로용으로 제공된다. 칩의 트랜지스터 형성 영역은 각각 두께가 15nm인 게이트 산화막(112)가 형성된 표면 부분내의 필드 산화막(111)에 의해 다수의 전기적 분리 영역들로 분할된다. N웰(109-1, 109-2 및 109-3) 영역 내에는 각각의 필드 산화막(111)의 저부 표면에서 종단되는(terminating) P형 채널 스토퍼(110)가 형성되어 있다. N채널 MOS FET 게이트 전극(113n) 및 P채널 MOS FET의 게이트 전극(113p)은 폭이 1.3μm이고 두께가 300nm인(텡스텐 실리사이드 막으로 폴리실리콘 막을 피복함으로써 형성된) 폴리사이드 막으로 게이트 산화막(112)를 선택적으로 피복함으로써 형성된다. 게이트 전극(113p 및 113n) 각각에는 측벽 스페이서(114)가 형성되어 있다. 1×1018㎝-3의 불순물 밀도를 갖는 낮은 불순물 밀도 N형 확산층(115-1,115-2,…,115-5)는 각각의 게이트 전극(113n)에 대한 자기 정렬 방법으로 형성된다. 마찬가지로, 1×1027cm-3의 불순물 밀도를 갖는 높은 불순물(113n)에대한 자기 정렬 방법으로 형성된다. 마찬가지로, 1×1020cm-3의 불순물 밀도를 갖는 높은 불순물 밀도 N형 확산층(117-1,117-2,…,117-5)가 제공된다. 참조번호(116-1,116-2,…,116-5)는 1×1018cm-3의 불술물 밀도를 갖는 낮은 불순물 밀도 P형 확산층을 나타내고, 참조 번호(118-1,118-2,…,118-5)는1×1020cm-3의 불순물 밀도를 갖는 높은 불순물 밀도 P형 확산층을 나타낸다. 즉, 보호 회로 (102A) 및 내부 회로(106)은 N체널 MOS FET를 포함하는데, 이들 모두는 LDD구조를 갖는다.
N채널 MOS FET(Mn)의 드레인 영역 내의 높은 불순물 밀도 확산층(117-1)은 제 1 층간 절연막(121)내에 제공된 접촉 홀(C1)(대각선을 그은 사각형으로 표시됨)를 통해 제 1 층 금속 배선(112-1)에 접속되며, 제 1 층 금속 배선을 제 2 층간 절연막(123) 내에 형성된 스루-홀(C2)(두개의 대각선을 교차하여 그린 사각형으로 표시됨)을 통해 제 2 층 금속 배선(124-1)에 접속된다. 소오스 영역 내의 높은 불순물 밀도 N형 확산(117-2 및 117-3)도 마찬가지로 접촉 홀(C1)을 통해 제 1 층 금속 배선(122-2 및 122-3)에 접속된다. 또한 제 1 층 금속배선(122-2)는 접촉 홀(C1)을 통해서는 P+형 확산층(119-1)(기판 접촉 영역)에 접속되며, 스루-홀(C2)를 통해서는 제 2 층 금속 배선(124-2)에 접속된다. 마찬가지로, 제 1 층 금속 배선(122-3)은 형 확산층(119-2) 및 제 2 층 금속 배선(124-3)에 접속된다. 제 1 층 금속배선(122-2 및 112-3)은 접지 배선(103)(제 1층 금속 배선)에 접속된다. N채널 MOS FET(Mn)의 게이트전극(113n)은 스루-홀(C3)을 통해 막 저항 소자(Rn)을 경유하여 접지 배선(103)에 접속된다. 막 저항 소자(Rn)은 폭이 3.75㎛이고 길이가 150㎛인 폴리사이드 막으로 이루어지고 수 백Ω의 저항값을 갖는다.
P형 MOS FET(Mp)의 소오스 영역 내의 높은 불순물 밀도 확산층(118-1)은 접촉 홀(C1)을 통해 제 1 층 금속 배선(122-4)에 접속되고, 제 1 층 금속 배선(122-4)는 스루-홀(C2)를 통해 제 2 층 금속 배선(124-4)에 접속된다. 드렌인 영역 내의 높은 불순물 밀도 P형 확산층(118-2 및 118-3)은 접촉 홀 (C1)을 통해 제 1 층 금속 배선(122-5 및 122-6)에 각각 접속된다. 홀(C1)을 통해서는 N+형 확산층(120-1 및 120-2)에 접속되며 스루-홀(C2)를 통해서는 제 2층 금속 배선(124-5 및 124-6)에 각각 접속된다. 제 1 층 금속 배선(122-4)는 접지 배선 (103)에 접속된다. 제 2 층 금속 배선(124-5 및 124-6)은 함께 결합되어, 스루-홀(C2)를 통해 전원 배선(104)에 접속되는 배선보다 넓은 배선을 형성한다. P채널 MOS FET(Mp)의 게이트 전극(113p)는 스루-홀(C3)을 경유하여 막 저항소자(Rp)를 거쳐 전원 배선(104)에 접속된다. 막 저항 소자(Rp)는 폭이 3.75㎛이고 길이가 150㎛인 폴리사이드 막으로 이루어지고 수백 Ω의 저항 값을 갖는다.
CMOS 인버터의 N채널 MOS FET의 드레인 영역 내의 N형 확산층(117-4)는 접촉 홀을 통해 제 1층 금속 배선(122-7)에 접속되며, 높은 불순물 밀도 P형 확산층(118-5)에 접속된다. CMOS 인버터의 P 및 N채널 MOS FET의 각각의 소오스 영역인 높은 불순물 밀도 P 및 N 형 확산층(118-4 및 118-5)는 제 1 층 금속배선(122-8 및 122-9)를 통해 P+및 N+형 확산층(210-3 및 199-3)에 접속된다. 제 1 층 금속 배선(122-8)은 전극 배선(104)에 접속되거나 제 2 층 금속 배선(124-8)을 통해 그 배선의 가지(branch)에 접속된다. 제 1 층 금속 배선(122-7)은 CMOS 인버터의 출력 신호 라인인 제 2 층 금속 배선(12407)에 접속된다. 제 1 층 금속 배선(122-9)는 접지 배선(103)에 접속되거나 제 2 층 금속 배선(124-9)를 통해 그 배선의 가지에 접속된다. 게이트 전극(113n 및 113p)는 도시되지 않은 제 1 및 제 2 층 금속배선을 통해 입력 단자용 본딩 패드에 접속된다.
이제, 제 1 실시예의 보호 기능을 설명하겠다.
접지 단자에 관련하여 정인 과전압이 정전하 등으로 인해 전원 단자에 인가될 때, 드레인 영역과 N 및 P채널 MOS FET(Mn 및 Mp)의 웰 사이의 PN 접합들은 각각 애벌런치에 의해 파괴된다. N채널 MOS FEP(Mn)의 경우에, 많은 양의 정공이 P웰(108) 내로 주입되고, 드레인 영역, P웰 및 소오스 영역으로 이루어진 NPN 트랜지스터(Qn)은 턴온 되어 전기 전하를 방전시킨다. 마찬가지로, 많은 양의 전자들이 N웰(109-1)에 주입되어, 드레인 영역, N웰 및 P채널 MOS FET의 소오스 영역으로 이루어진 PNP 트랜지스터(Qp)가 턴온 되어 방전이 발생한다. 이 방전은 바이폴라 트랜지스터에 의해 수행되므로, MOS FET의 채널 전류에 의한 방전보다 많이 방전된다.
전원 단자에 관련하여 정인 과전압이 접지 단자에 인가될 때, 드레인 영역과 N채널 MOS FET(Mn) 및 P채널 MOS FET(Mp)의 웰간의 PN 접합이 순방향이므로, 전류는 접지 배선(103)에서 전원 배선(104)로 흐른다.
막 저항 소자(Rn 및 Rp)는 과전압이 N채널 MOS FET(Mn) 및 P채널 MOS FET(Mp)의 게이트 전극에 인가될 때 게이트 산화막을 통해 흐르는 전류를 제한하기 위한 전류 제한 저항이다.
이 실시예에 있어서, 정전기 방전(ESD) 파괴 전압이 3000V 라는 것이 확인되었다. 즉, 3000V인 고전압원의 출력 전압은 100pF인 캐패시터 양단에 충전시키기 위해 인가된 후 캐패시터는 이에 접속된 1.5KΩ의 저항을 통해 전원 단자와 접지 단자 사이에 적절한 극성으로 접속된다. 비정상은 없었다. 이 실험에서는 100개의 샘플 칩들을 동일 조건하에서 검사하였다.
회로의 정상 동작중에 외부 잡음으로 인해 서지 전압이 발생될 때 보호 회로의 동작을 설명하겠다.
내부 회로의 CMOS 인버터의 입력 전압의 입력 전압(Vin)이 접지 전위일 때 서지 전압은 전원 단자에서 발생된다고 가정한다. 이 보호 회로가 없다면, CMOS 인버터의 출력전압(Vout)은 증가되어 CMOS 인버터의 N채널 MOS FET의 드레인 영역에서 PN접합이 파괴되고, 따라서 드레인 영역에서 P웰(108)로 전류가 흐르게 된다. 이 전류가 충분히 크다면, P웰(108)의 전위가 증가되어 소오스 영역(117-5)로 향하게 될 많은 양의 전자를 발생시킨다. 이 전자들은 N웰(109-3)으로 확산하여 이 웰의 전위를 낮춘다. 그러므로, P채널 MOS FET의 소오스 영역(118-4)로부터 이곳으로 정공들이 주입되며, P형 실리콘 기판(107)로 확산하여 기판의 전위를 증가시킨다. 그러므로, 정의 궤환이 설정되어 소위 래치-업 현상이 발생된다.
CMOS 인버터의 출력 전압(Vout)은 P채널 MOS FET의 채널 저항을 통해 증가되기 때문에, 소오스 단자에서 이 증가는 서지 전압의 발생으로부터 약간 지연된 시간에 개시한다. 그러므로, 보호 회로의 드레인 접합 파괴 전압이 내부 회로의 N채널 MLS FET의 파괴 전압보다 높지 않다면, 래치-업 발생이 방지될 수 있다. 이 실시예에 있어서, 이 요구 조건은보호 회로의 N채널 MOS FET(Mn) 및 내부 회로의 N채널 MOS FET가 동일한 드레인 접합을 갖기 때문에 만족된다. 또한, N채널 MOS FET 및 P채널 MOS FET의 드레인 접합의 파괴 전압이 동이하게 설계되었을지라도, 이들은 실제적으로 항상 동일하지 않다. 그러므로, P채널 MOS FET의 드레인 접합 파괴 전압이 N채널 MOS FET의 파괴 전압보다 낮을 때, 보다 신뢰성 있게 래치-업을 방지할 수 있다.
입력 전압(Vin)이 전원 전압인 경우에, 이러한 래치-업은 CMOS 인버터의 P채널 MOS FET의 드레인 접합의 파괴로 인해 발생될 수 있다. 그러므로, 보호 회로의 드레인 접합 파괴 전압이 CMOS 인버터의 P채널 MOS FET의 파괴 전압보다 높지 않은 경우 래치-업이 방지될 수 있다. 이 요구조건은 어느 정도 보호 회로의 P채널 MOS FET(Mp)에 의해서 만족될 수 있으며, 래치-업은 N채널 MOS FET(Mn)에 의해 보다 신뢰성 있게 방지된다. 보호 회로가 N채널 MOS FET(Mn)만으로 구성되는 경우, 실제 이 요구 조건은 항상 만족되지 않을 수 있다.
이제, 본 발명의 제 2 실시예를 설명하겠다.
제 5 도에 도시한 바와 같이, 본 발명의 제 2 실시예에서, N채널 MOS FET(Mn)의 소오스/드레인 영역은 높은 불순물 밀도 서형 확산층(217-1,217-2 및 217-3)으로 부터 해성되고, P채널 MDS FET(Mn)의 소오스/드레인 영역은 높은 불술물 밀도 확산층 (218-1,218-2 및 218-3)으로 형성된다. 내부 회로는 제 1 실시예와 동일하다. 그러므로, 보호 회로의 드레인 접합의 파괴 전압(11V)는 내부 회로(LDD 구조)의 드레인 접합의 파괴 전압(12V)보다 낮기 때문에, 이 실시예는 제1실시예보다 ESD 파괴 전압 및 래치-업 방지 측면이 우수하다.
이제, 본 발명의 제 2 실시예에 따른 칩의 제조를 기술하겠다.
종래의 기술에 따르면, N웰(109-1,…) 및 P웰(108)은 P형 실리콘 기판의 표면에 형성되고, 트랜지스터 형성 영역 등은 필드 산화막(111) 에 의해 서로 분리되며, 게이트 산화막(112), 게이트 전극(113n 및 113p) 및 막 저항소자 (Rn 및 Rp)는 트랜지스터 형성 영역내에 형성된다.
다음에, 제 6 도에 도시한 바와 같이, 보호 회로의 N채널 MOS FET(Mn)이 형성될 영역 내에 개구를 갖고 있는 포토레지스트 막(125)와 같은 이온 주입 마스크를 웨이퍼의 전체 표면상에 형성한다. 비소 이온은 1 내지 5×1015cm-3의 주입량으로 50내지 100KeV의 가속 전압에 의해 마스크의 개구를 통해 이 영역 내로 주입되고, 불순물 밀도가 1×1020cm-3인 높은 불순물 밀도 N형 확산층(217-1,217-2, 및 217-3)이 램프 어닐링에 의해 형성된다.
불소화 붕소 이온도 마찬가지로 1 내지 5×1015cm-2의 주입량으로 50 내지 100KeV의 가속 전압에 의해 주입되고, 불순물 밀도가 1×1020cm-3인 높은 불순물 밀도 P형 확산층(218-1,218-2 및 218-3)은 제 7 도에 도시한 바와 같이 램프 어닐링에 형성된다. 그 다음, 내부 회로의 N채널 MOS FET가 형성될 영역 내에 개구를 갖는 포토레지스트 막(126)과 같은 이온 주입 마스크를 웨이퍼 상에 형성하고, 개구를 통해 인 이온이 1내지 5×1013cm-2의 주입량으로 50 내지 150KeV의 가속 전압으로 주입된다. 이것을 램프 어닐링 함으로써, 불순물 밀도가 1×1018cm-3인 낮은불순물 밀도 N형 확산층(115-4 및 115-5)가 형성된다. 그후, 붕소 이온이 마찬가지로 1 내지 5×1013cm-2의 주입량으로 10 내지 50KeV의 가속 전압으로 주입되어, 제 8 도에 도시한 바와 같은 불순물 농도가 1×1018cm-3인 낮은 불순물 밀도 P형 확산층 (118-4 및 115-5)가 형성된다.이어서. 두께가 100 내지 300nm인 실리콘 산화막을 그 위에 증착하고 비등방성 에칭으로 게이트 전극의 측벽 스페이서(114)를 형성된다. 다음에, 높은 불순물 밀도 N형 확산층[117-4 및 117-59 (제 4 도)] 및 N+확산층[12-3(제 4 도), 120-1 및 120-2(제 5 도)]는 비소 이온 주입에 의해 형성되고, 높은 불순물 밀도 P형 확산층[118-4 및 118-5(제 5 도] 및 P+형 확산층[119-3(제 4 도) 및 119-1과 119-2(제 5 도)]는 붕소 이온 주입에 위해 형성된다. 이어서, 제 1 층간 절연막이 이 위에 증착된다. 접촉 홀(Cl)은 이곳에 형성되고, 제 1 층 금속 막은 패턴되고, 제 2 층간 절연막은 이 위에 증착된다. 제 2 층 금속막이 증착된 후 패턴된 제 2 층간 절연막 내에 스루-홀(C2)이 형성된다.
이 제조 방법에 있어서, 이온 주입 단계의 수는 높은 불순물 밀도 N형 확산층 (217-1) 등 및 높은 불순물 밀도 P형 확산층(218-1) 등이 형성되었다는 사실로 인해 제 1 실시예에서의 단계 수 보다 많다. 그러나, 증가된 단계가 어떠한 곤란성을 포함하는 것이 아니므로, 용이하게 실현 될 수 있다.
상술한 실시예에 있어서, 보호 회로의 MOS FET 게이트 산화막 및 내부 회로는 설계가 동일하다. 그러나, 보호 회로의 MOS FET의 게이트 산화막은 내부회로의 막보다 두껍게 예를 들어, 20nm로 형성될 수 있다. 이러한 경우에, 보호 회로의 내구성이 개량될 수 있다. 게이트 산화물 막의 두께의 이러한 차이를 실현하기 위해서는, 약 10mn두께의 실리콘 산화막이 기판의 트랜지스터 영역의 표면 상에 우선 형성되고, 내부 회로 부분을 피복하는 이 실리콘 산화막의 일부가 제거된 후 산화가 다가 수행되는 것이 실용적이다.
보호 회로가 소오스 단자의 본딩 패드(101)의 부근에 배열된 실시예가 설명되었을지라도, 이 회로는 접지 단자의 본딩 패드(101)({{{{ V_{ss} }}}})의 부근에 배열될 수 있다.
또한, 2개의 본딩 패드 부근의 보호 회로가 각각 배열 될 수 있다.
본 발명이 특정 실시예를 참조하여 설명되었을지라도, 이 설명은 제한의 의미로 해석되어지는 것이 아니다. 상술한 실시예 뿐만 아니라 본 발명의 다른 실시예의 여러가지 변형에는 본 발명의 설명을 참조한 본 분야에 숙련된 기술자에 의해 용이하게 제조될 수 있다는 것은 명백하다. 그러므로, 첨부된 특허 청구의 범위는 본 발명의 진정한 범위 내에 있는 변형예 또는 실시예를 포함한다.
Claims (1)
- 반도체 칩의 소정의 층간 절연막을 선택적으로 피복함으로써 제공되는 것으로서, 제 1 전원 전압과 제 2 전원 전압에 각각 접속된 제 1 및 제 2 전원 본딩 패드 ; 상기 제 1 전원 본딩 패드에 접속된 제 1 전원 배선과 상기 제 2 전원 본딩 패드에 접속된 제 2 전원 배선간에 접속되고, N채널 MOS FET와 P채널 MOS FET를 포함하는 내부 회로 ; 및 상기 제 1 전원 배선과 상기 제 2 전원 배선 사이에 접속되고, 게이트 전극이 상기 제 2 전원 배선에 접속되는 N채널 MOS FET, 상기 제 1 전원 배선과 상기 제 2 전원 배선 사이에 접속되고, 게이트 전극이 상기 제 1 전원 배선에 접속되는 P채널 MOS FET, 상기 N채널 MOS FET의 상기 게이트 전극과 상기 제 2 전원 배선간에 접속된 막 저항 소자, 및 상기 P채널 MOS FET의 상기 게이트 전극과 상기 제 2 전원 배선간에 접속된 또 다른 막 저항 소자를 갖는 보호 회로를 포함하며, 상기 내부 회로 및 보호 회로의 N 및 P채널 MOS FET 각각은 LDD 구조를 갖고 있으며, 상기 보호 회로의 각각의 MOS FET의 드레인 영역의 불순물 농도는 상기 내부 회로의 각각의 MOS FET의 드레인의 불순물 농도보다 높은 것을 특징으로 하는 반도체 집적 회로.
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Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837284A (ja) * | 1994-07-21 | 1996-02-06 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH08274184A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Microelectron Corp | 半導体集積回路の保護回路装置 |
| KR0145476B1 (ko) * | 1995-04-06 | 1998-08-17 | 김광호 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH09321225A (ja) * | 1996-05-30 | 1997-12-12 | Nec Corp | 半導体集積回路装置 |
| JP3082720B2 (ja) * | 1997-09-05 | 2000-08-28 | 日本電気株式会社 | 半導体集積回路の保護回路 |
| US6137143A (en) * | 1998-06-30 | 2000-10-24 | Intel Corporation | Diode and transistor design for high speed I/O |
| US6211001B1 (en) * | 1998-07-24 | 2001-04-03 | Sharp Laboratories Of America, Inc. | Electrostatic discharge protection for salicided devices and method of making same |
| TW431042B (en) * | 1999-05-18 | 2001-04-21 | Sunplus Technology Co Ltd | Electrostatic discharge protection apparatus of polydiode |
| JP3708764B2 (ja) * | 1999-09-07 | 2005-10-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP3430080B2 (ja) * | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6380570B1 (en) | 2000-04-21 | 2002-04-30 | International Business Machines Corporation | Gate overvoltage control networks |
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
| JP2005524242A (ja) * | 2002-04-29 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄに対し頑強な電力スイッチ、および、その使用方法 |
| DE10344849B3 (de) * | 2003-09-26 | 2005-07-21 | Infineon Technologies Ag | Integrierte Schaltung mit Schutz vor elektrostatischer Entladung |
| US7038280B2 (en) | 2003-10-28 | 2006-05-02 | Analog Devices, Inc. | Integrated circuit bond pad structures and methods of making |
| DE102004050767A1 (de) * | 2004-10-16 | 2006-04-20 | Robert Bosch Gmbh | Integrierte Schaltung in Smart-Power-Technologie |
| JP5586819B2 (ja) * | 2006-04-06 | 2014-09-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP5234717B2 (ja) * | 2007-03-20 | 2013-07-10 | ローム株式会社 | 半導体集積回路装置 |
| JP5975322B2 (ja) * | 2012-01-11 | 2016-08-23 | Ｎｅｃスペーステクノロジー株式会社 | 固体撮像素子の駆動装置 |
| US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4282556A (en) * | 1979-05-21 | 1981-08-04 | Rca Corporation | Input protection device for insulated gate field effect transistor |
| US4602267A (en) * | 1981-02-17 | 1986-07-22 | Fujitsu Limited | Protection element for semiconductor device |
| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPH0646662B2 (ja) * | 1983-12-26 | 1994-06-15 | 株式会社日立製作所 | 半導体装置 |
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| JPH01102954A (ja) * | 1987-10-16 | 1989-04-20 | Nissan Motor Co Ltd | 半導体装置の入力保護回路 |
| JPH01140757A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体入力保護装置 |
| JPH07105446B2 (ja) * | 1988-01-11 | 1995-11-13 | 株式会社東芝 | Ｍｏｓ型半導体装置の入力保護回路 |
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