JP5975322B2 - 固体撮像素子の駆動装置 - Google Patents

Description

本発明は、ＣＣＤ（charge coupled device）等の固体撮像素子を駆動する駆動装置に関し、特に、ＣＣＤ（固体撮像素子）の駆動能力を変えることが可能な駆動装置に関する。

従来から、ＣＣＤ等の固体撮像素子の駆動能力を変えることが可能な駆動装置が、種々提案されている。

例えば、特開２００２−２７３３３号公報（特許文献１）は、ＣＣＤ固体撮像素子の水平ＣＣＤ駆動パルスの出力部を、ｎ個（ｎは複数）の３ステイトバッファを並列接続して構成した「固体撮像素子の駆動装置」を開示している。この特許文献１に開示された駆動装置では、ＣＣＤ固体撮像素子の端子負荷容量に応じて、それぞれの３ステイトバッファの状態をコントロールラインで制御することで、出力部から出力される水平ＣＣＤ駆動パルスの駆動能力を変更している。

また、特開２００４−２４８００３号公報（特許文献２）は、第１のインバータ、ＯＲゲート、ＡＮＤゲート、第２のインバータ、第１のトランジスタおよび第２のトランジスタから構成される駆動回路を開示している。第１のインバータは、タイミング制御回路からのタイミング信号を反転し、第１のノードから駆動クロックとして固体撮像素子に供給する。第１のトランジスタは、Ｐチャンネル型ＭＯＳトランジスタであり、電源と第２のノードとの間に接続されている。第２のトランジスタは、Ｎチャンネル型ＭＯＳトランジスタであり、接地点と第２のノードとの間に接続されている。第２のインバータは設定値を反転する。ＯＲゲートは、タイミング信号と反転した設定値との論理和を取って、その論理和出力を第１のトランジスタのゲートに供給する。ＡＮＤゲートは、タイミング信号と設定値との論理積を取って、その論理積出力を第２のトランジスタのゲートに供給する。この駆動回路は、駆動能力の切り替えが２段の場合の回路であるが、ＯＲゲート、ＡＮＤゲート、第２のインバータ、第１及び第２のトランジスタからなる構成を、第１のインバータに対して、３段、４段と並列に接続していくことで、より多段な切り替えが可能となる。

特開２００６−１０８７５７号公報（特許文献３）は、駆動能力の異なる複数のＣＣＤイメージセンサに対する回路の共通化が図られ、コスト低減及び設計時間の短縮を実現できる「ＣＣＤ駆動回路」を開示している。この特許文献３に開示されたＣＣＤ駆動回路は、ＣＣＤイメージセンサに出力する駆動信号を生成する駆動信号生成部と、ＣＣＤ駆動能力情報を入手する駆動能力情報入手部と、この駆動能力情報入手部によって入手された駆動能力に応じた駆動信号を駆動信号生成手段に生成させる制御部とを備える。駆動信号生成部は、各々がトライステートバッファ等からなる複数の駆動信号生成回路を備える。これら駆動信号生成回路は互いに並列に接続されている。制御部は、駆動能力情報が示す個数分だけ、駆動信号生成部内の駆動信号生成回路を駆動させる。駆動された駆動信号生成回路の出力は集合されて、駆動信号として、ＣＣＤイメージセンサに出力される。

特開２００７−３３６３００号公報（特許文献４）は、消費電力の最適化を実現する撮像装置を開示している。この特許文献４に開示された撮像装置は、被写体の光学像を電気信号として撮像する固体撮像素子と、固体撮像素子に対して、電気信号を読み出すための駆動信号を出力するタイミングパルス発生回路と、当該撮像装置の動作状態に応じて、タイミングパルス発生回路から出力する駆動信号の駆動能力（駆動電流）を制御するＣＰＵとを具備している。

特開２００２−２７３３３号公報 特開２００４−２４８００３号公報（［００２９］〜［００４０］、図２） 特開２００６−１０８７５７号公報 特開２００７−３３６３００号公報（図３）

前述した特許文献１〜４には次に述べるような問題点がある。

特許文献１では、３ステイトバッファの状態をコントロールラインで制御しているが、そのコントロールラインの制御方法について何ら開示していない。また、特許文献１では、コントロールラインが、直接、各３ステートバッファに接続されて、各３ステートバッファを制御しているので、各３ステートバッファのオン／オフを制御するために、多数のコントロールラインが必要となる。

特許文献２では、選択する段数を増やすためには、ＯＲゲート、ＡＮＤゲート、第２のインバータ、第１及び第２のトランジスタからなる構成を、第１のインバータに対して、３段、４段と並列に接続する必要があり、部品点数が段数に応じて増加してしまう。さらに、特許文献２では、ＯＲゲート、ＡＮＤゲート、第２のインバータ、第１及び第２のトランジスタからなる構成毎に、設定値を設定しなければならず、段数を増やすためには、多数の設定値が必要となる。

特許文献３においては、トライステートバッファ（駆動信号生成回路）のオン／オフを制御部から出力されるセレクト信号によって行っている。その結果、上記特許文献１と同様に、特許文献３でも、各トライステートバッファ（駆動信号生成回路）のオン／オフを制御するために、多数のセレクト信号が必要となる。

特許文献４においては、ＣＰＵがドライブ電流値（制御データ）をタイミングパルス発生回路へ設定し、タイミングパルス発生回路は、設定されたドライブ電流値で固体撮像素子を駆動している。しかしながら、特許文献４では、タイミングパルス発生回路の具体的な回路構成については何ら開示していない。

本発明の目的は、少数の制御信号で、駆動回路内の駆動すべきＦＥＴの並列個数を容易に切り換えることができる、固体撮像素子の駆動装置を提供することにある。

本発明の他の目的は、少数の制御信号で、駆動回路内の駆動すべきＦＥＴの並列個数を、所定数を１単位として、任意に切り換えることができる、固体撮像素子の駆動装置を提供することにある。

本発明の固体撮像素子の駆動装置は、固体撮像素子を駆動する駆動装置であって、少なくとも１つの駆動回路と、この駆動回路を制御する制御信号を出力する制御回路とを備え、駆動回路は、並列に接続された（Ｍ×２^{（ｎ−１）}）（Ｍは１以上の整数、ｎは１からＮまでの変数）個のＰチャネルＦＥＴと、並列に接続された（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴとを含み、（Ｍ×２^{（ｎ−１）}）個のＰチャネルＦＥＴのドレインと（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴのドレインとが接続され、第１乃至第Ｎ（Ｎは２以上の整数）の選択動作駆動信号を選択的に出力する第１乃至第Ｎの選択動作駆動部と；入力信号と制御信号とに応答して、第１乃至第Ｎの選択動作駆動部を選択的に駆動する選択回路と；第１乃至第Ｎの選択動作駆動信号を合成して、合成した駆動信号を固体撮像素子へ供給する供給手段と；から構成されることを特徴とする。

本発明では、少数の制御信号で、駆動回路内の駆動すべきＦＥＴの並列個数を容易に切り換えることができる。

本発明の一実施形態に係る固体撮像素子の駆動装置を示すブロック図である。 図１に示した駆動装置に使用される、第１の駆動回路を示す回路図である。 図２に示した第１の駆動回路に入出力される信号の波形図である。 図１に示した駆動回路に使用される、制御回路（シリアルインタフェース）で入出力される信号のタイムチャートである。

以下、本発明の実施の形態に係る固体撮像素子の駆動装置について、詳細に説明する。ただし、本発明の実施の形態で例示した構造および構成は、その効果を発現させるための一例であり、その構造および構成は、これ以前および以降に示したものに限定されるわけではない。

図１は、本発明の一実施の形態に係る固体撮像素子の駆動装置１０の構成を示すブロック図である。図示の例では、固体撮像素子はＣＣＤから成るが、これに限定されるものではない。以下では、固体撮像素子の駆動装置１０を、単に「駆動装置」と呼ぶことにする。駆動装置１０は、図示しないＣＣＤ（固体撮像素子）へ駆動信号を送出する装置である。ここで、駆動信号には、周波数が数Ｈｚ程度の遅いものから、周波数が１６ＭＨｚ程度の速いものまである。駆動装置１０は、これら全ての周波数を持つ駆動信号で、ＣＣＤを駆動できるようになっている。

図示の駆動装置１０は、ＣＣＤ駆動を最適化するために、外部コマンドによりＣＣＤを駆動する駆動信号の駆動能力を可変できるようにしている。駆動信号のレベルは、外部から供給する電圧（電源電圧）によって任意に設定され得る。

図示の駆動装置１０は、第１乃至第８の駆動回路２０−１、２０−２、・・・、２０−８と、これら駆動回路２０−１〜２０−８を制御する制御回路３０とを備える。図示の例では、駆動装置１０は、８つの駆動回路２０−１〜２０−８を備えているが、少なくとも１つの駆動回路を備えていてよい。

図示の例では、駆動回路２０−１〜２０−８と制御回路３０とを、アナログ特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuit）で実現した場合を示している。

駆動装置１０は、後述するように、少数の制御信号で、駆動回路２０−１〜２０−８内の駆動すべきＦＥＴ（ＣＭＯＳＦＥＴ）の並列個数を、所定数Ｍ（Ｍは１以上の整数）を１単位として、任意に切り換えることができる。図示の例では、所定数Ｍは、１０に設定してある。

図示の例では、第１の駆動回路２０−１を“ＤＲＶ回路 ＣＨ１”と記し、第２の駆動回路２０−２を“ＤＲＶ回路 ＣＨ２”と記し、第８の駆動回路２０−８を“ＤＲＶ回路 ＣＨ８”と記している。第１乃至第８の駆動回路２０−１〜２０−８は同様の構成をしている。したがって、以下では、主に第１の駆動回路２０−１について詳細に説明する。

図２は、第１の駆動回路２０−１の内部構成を詳細に示す回路図である。第１の駆動回路２０−１は、常時動作駆動部２１０と、第１乃至第Ｎ（Ｎは２以上の整数）の選択動作駆動部とを含む。図示の例では、Ｎは８に等しい。したがって、第１の駆動回路２０−１は、第１乃至第８の選択動作駆動部２２１〜２２８を含む。

常時動作駆動部２１０は、並列に接続された１０個のＰチャネルＭＯＳＦＥＴ２１０Ｐと、並列に接続された１０個のＮチャネルＭＯＳＦＥＴ２１０Ｎとを含む。１０個のＰチャネルＭＯＳＦＥＴ２１０Ｐのドレインと１０個のＮチャネルＭＯＳＦＥＴ２１０Ｎのドレインとが接続されている。すなわち、常時動作駆動部２１０は、１０個の相補形ＭＯＳ（ＣＭＯＳ）ＦＥＴから構成されている。常時動作駆動部２１０は、常時動作駆動信号を常時出力する回路である。

第１の選択動作駆動部２２１は、並列に接続された（１０×２^０）個のＰチャネルＭＯＳＦＥＴ２２１Ｐと、並列に接続された（１０×２^０）個のＮチャネルＭＯＳＦＥＴ２２１Ｎとを含む。１０個のＰチャネルＭＯＳＦＥＴ２２１Ｐのドレインと１０個のＮチャネルＭＯＳＦＥＴ２２１Ｎのドレインとが接続されている。すなわち、第１の選択動作駆動部２２１は、１０個のＣＭＯＳＦＥＴから構成されている。第１の選択動作駆動部２２１は、後述するように、第１の選択動作駆動信号を選択的に出力する回路である。

第２の選択動作駆動部２２２は、並列に接続された（１０×２^１）個のＰチャネルＭＯＳＦＥＴ２２２Ｐと、並列に接続された（１０×２^１）個のＮチャネルＭＯＳＦＥＴ２２２Ｎとを含む。２０個のＰチャネルＭＯＳＦＥＴ２２２Ｐのドレインと２０個のＮチャネルＭＯＳＦＥＴ２２２Ｎのドレインとが接続されている。すなわち、第２の選択動作駆動部２２２は、２０個のＣＭＯＳＦＥＴから構成されている。第２の選択動作駆動部２２２は、後述するように、第２の選択動作駆動信号を選択的に出力する回路である。

第３の選択動作駆動部２２３は、並列に接続された（１０×２^２）個のＰチャネルＭＯＳＦＥＴ２２３Ｐと、並列に接続された（１０×２^２）個のＮチャネルＭＯＳＦＥＴ２２３Ｎとを含む。４０個のＰチャネルＭＯＳＦＥＴ２２３Ｐのドレインと４０個のＮチャネルＭＯＳＦＥＴ２２３Ｎのドレインとが接続されている。すなわち、第３の選択動作駆動部２２３は、４０個のＣＭＯＳＦＥＴから構成されている。第３の選択動作駆動部２２３は、後述するように、第３の選択動作駆動信号を選択的に出力する回路である。

第４の選択動作駆動部２２４は、並列に接続された（１０×２^３）個のＰチャネルＭＯＳＦＥＴ２２４Ｐと、並列に接続された（１０×２^３）個のＮチャネルＭＯＳＦＥＴ２２４Ｎとを含む。８０個のＰチャネルＭＯＳＦＥＴ２２４Ｐのドレインと８０個のＮチャネルＭＯＳＦＥＴ２２４Ｎのドレインとが接続されている。すなわち、第４の選択動作駆動部２２４は、８０個のＣＭＯＳＦＥＴから構成されている。第４の選択動作駆動部２２４は、後述するように、第４の選択動作駆動信号を選択的に出力する回路である。

第５の選択動作駆動部２２５は、並列に接続された（１０×２^４）個のＰチャネルＭＯＳＦＥＴ２２５Ｐと、並列に接続された（１０×２^４）個のＮチャネルＭＯＳＦＥＴ２２５Ｎとを含む。１６０個のＰチャネルＭＯＳＦＥＴ２２５Ｐのドレインと１６０個のＮチャネルＭＯＳＦＥＴ２２５Ｎのドレインとが接続されている。すなわち、第５の選択動作駆動部２２５は、１６０個のＣＭＯＳＦＥＴから構成されている。第５の選択動作駆動部２２５は、後述するように、第５の選択動作駆動信号を選択的に出力する回路である。

第６の選択動作駆動部２２６は、並列に接続された（１０×２^５）個のＰチャネルＭＯＳＦＥＴ２２６Ｐと、並列に接続された（１０×２^５）個のＮチャネルＭＯＳＦＥＴ２２６Ｎとを含む。３２０個のＰチャネルＭＯＳＦＥＴ２２６Ｐのドレインと３２０個のＮチャネルＭＯＳＦＥＴ２２６Ｎのドレインとが接続されている。すなわち、第６の選択動作駆動部２２６は、３２０個のＣＭＯＳＦＥＴから構成されている。第６の選択動作駆動部２２６は、後述するように、第６の選択動作駆動信号を選択的に出力する回路である。

第７の選択動作駆動部２２７は、並列に接続された（１０×２^６）個のＰチャネルＭＯＳＦＥＴ２２７Ｐと、並列に接続された（１０×２^６）個のＮチャネルＭＯＳＦＥＴ２２７Ｎとを含む。６４０個のＰチャネルＭＯＳＦＥＴ２２７Ｐのドレインと６４０個のＮチャネルＭＯＳＦＥＴ２２７Ｎのドレインとが接続されている。すなわち、第７の選択動作駆動部２２７は、６４０個のＣＭＯＳＦＥＴから構成されている。第７の選択動作駆動部２２７は、後述するように、第７の選択動作駆動信号を選択的に出力する回路である。

第８の選択動作駆動部２２８は、並列に接続された（１０×２^７）個のＰチャネルＭＯＳＦＥＴ２２８Ｐと、並列に接続された（１０×２^７）個のＮチャネルＭＯＳＦＥＴ２２８Ｎとを含む。１２８０個のＰチャネルＭＯＳＦＥＴ２２８Ｐのドレインと１２８０個のＮチャネルＭＯＳＦＥＴ２２８Ｎのドレインとが接続されている。すなわち、第８の選択動作駆動部２２４は、１２８０個のＣＭＯＳＦＥＴから構成されている。第８の選択動作駆動部２２４は、後述するように、第８の選択動作駆動信号を選択的に出力する回路である。

図２に加えて図１をも参照して、制御回路３０は、外部コマンドに応答して、制御信号として、第１乃至第８の選択動作駆動部２２１〜２２８をそれぞれ選択的に動作させるための第１乃至第８の選択信号を出力するコマンドデコーダ（シリアルインタフェース）から構成される。

図示の駆動装置１０では、第１の駆動回路２０−１は、第１の入力信号として、互いに逆相の関係になっている一対の逆相入力信号ＤＩＮＮ１およびＤＩＮＰ１を受ける。同様に、第２の駆動回路２０−２は、第２の入力信号として、互いに逆相の関係になっている一対の逆相入力信号ＤＩＮＮ２およびＤＩＮＰ２を受ける。第８の駆動回路２０−８は、第８の入力信号として、互いに逆相の関係になっている一対の逆相入力信号ＤＩＮＮ８およびＤＩＮＰ８を受ける。

第１の駆動回路２０−１において、常時動作駆動部２１０および第１乃至第８の選択動作駆動部２２１〜２２８を構成する各々のＰチャネルＭＯＳＦＥＴのソースには、第１の電源電圧ＶＨＨ１が供給されている。また、常時動作駆動部２１０および第１乃至第８の選択動作駆動部２２１〜２２８を構成する各々のＮチャネルＭＯＳＦＥＴのソースには、第１の電源電圧ＶＨＨ１より低い第２の電源電圧ＶＬＬ１が供給されている。

これにより、第１の駆動回路２０−１から出力される第１の駆動信号のレベルは、外部から供給される第１および第２の電源電圧ＶＨＨ１、ＶＬＬ１によって任意に設定され得る。

同様に、第２の駆動回路２０−２において、常時動作駆動部および第１乃至第８の選択動作駆動部を構成する各々のＰチャネルＭＯＳＦＥＴのソースには、第１の電源電圧ＶＨＨ２が供給されている。また、常時動作駆動部および第１乃至第８の選択動作駆動部を構成する各々のＮチャネルＭＯＳＦＥＴのソースには、第１の電源電圧ＶＨＨ２より低い第２の電源電圧ＶＬＬ２が供給されている。

第８の駆動回路２０−８において、常時動作駆動部および第１乃至第８の選択動作駆動部を構成する各々のＰチャネルＭＯＳＦＥＴのソースには、第１の電源電圧ＶＨＨ８が供給されている。また、常時動作駆動部および第１乃至第８の選択動作駆動部を構成する各々のＮチャネルＭＯＳＦＥＴのソースには、第１の電源電圧ＶＨＨ８より低い第２の電源電圧ＶＬＬ８が供給されている。

図２に示されるように、第１の駆動回路２０−１は、電圧レベル変換器２３１と、差動／シングル切り替え器２３２とを含む。電圧レベル変換器２３１には、一対の逆相入力信号ＤＩＮＮ１、ＤＩＮＰ１と第１のセレクト信号ＳＥＬ１とが供給される。電圧レベル変換器２３１は、一対の逆相入力信号ＤＩＮＮ１、ＤＩＮＰ１の電圧レベルを変換する。差動／シングル切り替え器２３２は、第１のセレクト信号ＳＥＬ１に応答して、電圧レベル変換器２３１から出力された変換電圧レベルに対して、「差動」と「シングル駆動」との切り替えを行う。

詳述すると、第１のセレクト信号ＳＥＬ１が「差動」を指示している場合、電圧レベル変換器２３１には、駆動入力信号として互いに逆相の関係になっている一対の逆相入力信号ＤＩＮＮ１、ＤＩＮＰ１が入力される。一方、第１のセレクト信号ＳＥＬ１を論理”Ｈ“レベルか論理”Ｌ“レベルに設定することにより、第１のセレクト信号ＳＥＬ１が「シングル駆動」を指示している場合、電圧レベル変換器２３１には、駆動入力信号として一方の入力信号ＤＩＮＰ１のみが入力され、他方の入力信号ＤＩＮＮ１をオープンにして使用することが出来る。

とにかく、電圧レベル変換器２３１と差動／シングル切り替え器２３２との組み合わせは、一対の逆相入力信号ＤＩＮＮ１、ＤＩＮＰ１から互いに逆論理レベルを持つ第１および第２の論理入力信号を生成する論理レベル生成回路２３０として動作する。

第１の駆動回路２０−１は、常時動作用ＮＡＮＤゲート２４０Ｐと、常時動作用ＡＮＤゲート２４０Ｎとを有する。常時動作用ＮＡＮＤゲート２４０Ｐは、第１の論理入力信号同士のＮＡＮＤを取って、常時動作用ＮＡＮＤ結果を１０個のＰチャネルＭＯＳＦＥＴ２１０Ｐのゲートに供給する。常時動作用ＡＮＤゲート２４０Ｎは、第２の論理入力信号同士の論理積を取って、常時動作用ＡＮＤ結果を１０個のＮチャネルＭＯＳＦＥＴ２１０Ｎのゲートに供給する。したがって、常時動作用ＮＡＮＤゲート２４０Ｐと常時動作用ＡＮＤゲート２４０Ｎとの組み合わせは、第１および第２の論理入力信号に応答して、常時動作駆動部２１０を常に動作させる信号を常時動作駆動部２１０へ供給する動作回路として働く。換言すれば、動作回路は、入力信号（ＤＩＮＮ１、ＤＩＮＰ１）に応答して、常時動作駆動部２１０を常に動作させる回路である。

コマンドデコーダ（シリアルインタフェース）３０は、第１の駆動回路２０−１へ、第１乃至第８の選択信号として、第１乃至第８の選択動作駆動部２２１〜２２８をそれぞれ選択するために、互いに逆極性の第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７および第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌを出力する。

同様に、コマンドデコーダ（シリアルインタフェース）３０は、第２の駆動回路２０−２へ、第１乃至第８の選択信号として、第１乃至第８の選択動作駆動部をそれぞれ選択するために、互いに逆極性の第１乃至第８の正選択信号ＣＨ２Ｄ０〜ＣＨ２Ｄ７および第１乃至第８の負選択信号ＣＨ２Ｄ０Ｌ〜ＣＨ２Ｄ７Ｌを出力する。

コマンドデコーダ（シリアルインタフェース）３０は、第８の駆動回路２０−８へ、第１乃至第８の選択信号として、第１乃至第８の選択動作駆動部をそれぞれ選択するために、互いに逆極性の第１乃至第８の正選択信号ＣＨ８Ｄ０〜ＣＨ８Ｄ７および第１乃至第８の負選択信号ＣＨ８Ｄ０Ｌ〜ＣＨ８Ｄ７Ｌを出力する。

第１の駆動回路２０−１は、第１乃至第８の選択動作用ＮＡＮＤゲート２５１Ｐ〜２５８Ｐと、第１乃至第８の選択動作用ＡＮＤゲート２５１Ｎ〜２５８Ｎとを有する。

第１の選択動作用ＮＡＮＤゲート２５１Ｐは、第１の論理入力信号と第１の正選択信号ＣＨ１Ｄ０とのＮＡＮＤを取って、第１の選択動作用ＮＡＮＤ結果を１０個のＰチャネルＭＯＳＦＥＴ２２１Ｐのゲートに供給する。第１の選択動作用ＡＮＤゲート２５１Ｎは、第２の論理入力信号と第１の負選択信号ＣＨ１Ｄ０Ｌとの論理積を取って、第１の選択動作用ＡＮＤ結果を１０個のＮチャネルＭＯＳＦＥＴ２２１Ｎのゲートに供給する。したがって、第１の選択動作用ＮＡＮＤゲート２５１Ｐと第１の選択動作用ＡＮＤゲート２５１Ｎとの組み合わせは、第１の選択信号（ＣＨ１Ｄ０、ＣＨ１Ｄ０Ｌ）に応答して、第１の選択動作駆動部２２１を選択的に駆動する第１の選択回路部として働く。

第２の選択動作用ＮＡＮＤゲート２５２Ｐは、第１の論理入力信号と第２の正選択信号ＣＨ１Ｄ１とのＮＡＮＤを取って、第２の選択動作用ＮＡＮＤ結果を２０個のＰチャネルＭＯＳＦＥＴ２２２Ｐのゲートに供給する。第２の選択動作用ＡＮＤゲート２５２Ｎは、第２の論理入力信号と第２の負選択信号ＣＨ１Ｄ１Ｌとの論理積を取って、第２の選択動作用ＡＮＤ結果を２０個のＮチャネルＭＯＳＦＥＴ２２２Ｎのゲートに供給する。したがって、第２の選択動作用ＮＡＮＤゲート２５２Ｐと第２の選択動作用ＡＮＤゲート２５２Ｎとの組み合わせは、第２の選択信号（ＣＨ１Ｄ１、ＣＨ１Ｄ１Ｌ）に応答して、第２の選択動作駆動部２２２を選択的に駆動する第２の選択回路部として働く。

第３の選択動作用ＮＡＮＤゲート２５３Ｐは、第１の論理入力信号と第３の正選択信号ＣＨ１Ｄ２とのＮＡＮＤを取って、第３の選択動作用ＮＡＮＤ結果を４０個のＰチャネルＭＯＳＦＥＴ２２３Ｐのゲートに供給する。第３の選択動作用ＡＮＤゲート２５３Ｎは、第２の論理入力信号と第３の負選択信号ＣＨ１Ｄ２Ｌとの論理積を取って、第３の選択動作用ＡＮＤ結果を４０個のＮチャネルＭＯＳＦＥＴ２２３Ｎのゲートに供給する。したがって、第３の選択動作用ＮＡＮＤゲート２５３Ｐと第３の選択動作用ＡＮＤゲート２５３Ｎとの組み合わせは、第３の選択信号（ＣＨ１Ｄ２、ＣＨ１Ｄ２Ｌ）に応答して、第３の選択動作駆動部２２３を選択的に駆動する第３の選択回路部として働く。

第４の選択動作用ＮＡＮＤゲート２５４Ｐは、第１の論理入力信号と第４の正選択信号ＣＨ１Ｄ３とのＮＡＮＤを取って、第４の選択動作用ＮＡＮＤ結果を８０個のＰチャネルＭＯＳＦＥＴ２２４Ｐのゲートに供給する。第４の選択動作用ＡＮＤゲート２５４Ｎは、第２の論理入力信号と第４の負選択信号ＣＨ１Ｄ３Ｌとの論理積を取って、第４の選択動作用ＡＮＤ結果を８０個のＮチャネルＭＯＳＦＥＴ２２４Ｎのゲートに供給する。したがって、第４の選択動作用ＮＡＮＤゲート２５４Ｐと第４の選択動作用ＡＮＤゲート２５４Ｎとの組み合わせは、第４の選択信号（ＣＨ１Ｄ３、ＣＨ１Ｄ３Ｌ）に応答して、第４の選択動作駆動部２２４を選択的に駆動する第４の選択回路部として働く。

第５の選択動作用ＮＡＮＤゲート２５５Ｐは、第１の論理入力信号と第５の正選択信号ＣＨ１Ｄ４とのＮＡＮＤを取って、第５の選択動作用ＮＡＮＤ結果を１６０個のＰチャネルＭＯＳＦＥＴ２２５Ｐのゲートに供給する。第５の選択動作用ＡＮＤゲート２５５Ｎは、第２の論理入力信号と第５の負選択信号ＣＨ１Ｄ４Ｌとの論理積を取って、第５の選択動作用ＡＮＤ結果を１６０個のＮチャネルＭＯＳＦＥＴ２２５Ｎのゲートに供給する。したがって、第５の選択動作用ＮＡＮＤゲート２５５Ｐと第５の選択動作用ＡＮＤゲート２５５Ｎとの組み合わせは、第５の選択信号（ＣＨ１Ｄ４、ＣＨ１Ｄ４Ｌ）に応答して、第５の選択動作駆動部２２５を選択的に駆動する第５の選択回路部として働く。

第６の選択動作用ＮＡＮＤゲート２５６Ｐは、第１の論理入力信号と第６の正選択信号ＣＨ１Ｄ５とのＮＡＮＤを取って、第６の選択動作用ＮＡＮＤ結果を３２０個のＰチャネルＭＯＳＦＥＴ２２６Ｐのゲートに供給する。第６の選択動作用ＡＮＤゲート２５６Ｎは、第２の論理入力信号と第６の負選択信号ＣＨ１Ｄ５Ｌとの論理積を取って、第６の選択動作用ＡＮＤ結果を３２０個のＮチャネルＭＯＳＦＥＴ２２６Ｎのゲートに供給する。したがって、第６の選択動作用ＮＡＮＤゲート２５６Ｐと第６の選択動作用ＡＮＤゲート２５６Ｎとの組み合わせは、第６の選択信号（ＣＨ１Ｄ５、ＣＨ１Ｄ５Ｌ）に応答して、第６の選択動作駆動部２２６を選択的に駆動する第６の選択回路部として働く。

第７の選択動作用ＮＡＮＤゲート２５７Ｐは、第１の論理入力信号と第７の正選択信号ＣＨ１Ｄ６とのＮＡＮＤを取って、第７の選択動作用ＮＡＮＤ結果を６４０個のＰチャネルＭＯＳＦＥＴ２２７Ｐのゲートに供給する。第７の選択動作用ＡＮＤゲート２５７Ｎは、第２の論理入力信号と第７の負選択信号ＣＨ１Ｄ６Ｌとの論理積を取って、第７の選択動作用ＡＮＤ結果を３４０個のＮチャネルＭＯＳＦＥＴ２２７Ｎのゲートに供給する。したがって、第７の選択動作用ＮＡＮＤゲート２５７Ｐと第７の選択動作用ＡＮＤゲート２５７Ｎとの組み合わせは、第７の選択信号（ＣＨ１Ｄ６、ＣＨ１Ｄ６Ｌ）に応答して、第７の選択動作駆動部２２７を選択的に駆動する第７の選択回路部として働く。

第８の選択動作用ＮＡＮＤゲート２５８Ｐは、第１の論理入力信号と第８の正選択信号ＣＨ１Ｄ７とのＮＡＮＤを取って、第８の選択動作用ＮＡＮＤ結果を１２８０個のＰチャネルＭＯＳＦＥＴ２２８Ｐのゲートに供給する。第８の選択動作用ＡＮＤゲート２５８Ｎは、第２の論理入力信号と第８の負選択信号ＣＨ１Ｄ７Ｌとの論理積を取って、第８の選択動作用ＡＮＤ結果を１２８０個のＮチャネルＭＯＳＦＥＴ２２８Ｎのゲートに供給する。したがって、第８の選択動作用ＮＡＮＤゲート２５８Ｐと第８の選択動作用ＡＮＤゲート２５８Ｎとの組み合わせは、第８の選択信号（ＣＨ１Ｄ７、ＣＨ１Ｄ７Ｌ）に応答して、第８の選択動作駆動部２２８を選択的に駆動する第８の選択回路部として働く。

とにかく、第１乃至第８の選択回路部の組み合わせは、入力信号と制御信号とに応答して、第１乃至第８の選択動作駆動部２２１〜２２８を選択的に駆動する選択回路として働く。

図２に示されるように、第１の駆動回路２０−１において、常時動作駆動部２１０の出力端子（すなわち、１０個のＣＭＯＳＦＥＴのドレイン）と、第１乃至第８の選択動作駆動部２２１〜２２８の出力端子（すなわち、（１０×２^ｎ）個のＣＭＯＳＦＥＴのドレイン）とは、信号線２６０によって互いに接続されている。したがって、この信号線２６０は、常時動作駆動信号と第１乃至第８の選択動作駆動信号とを合成し、合成した第１の駆動信号ＤＯＵＴ１を固体撮像素子（ＣＣＤ）へ供給する供給手段として働く。

同様にして、第２の駆動回路２０−２は、合成した第２の駆動信号ＤＯＵＴ２を固体撮像素子（ＣＣＤ）へ供給し、第８の駆動回路２０−８は、合成した第８の駆動信号ＤＯＵＴ８を固体撮像素子（ＣＣＤ）へ供給する。

図３は、駆動回路１０中の第１の駆動回路２０−１に入出力される信号の波形を示す波形図である。

第１の駆動回路２０−１には、第１の入力信号として、互いに逆相の関係になっている一対の逆相入力信号ＤＩＮＰ１、ＤＩＮＮ１が供給される。図示の例では、一対の逆相入力信号ＤＩＮＰ１、ＤＩＮＮ１の各々は、０Ｖ〜３．３Ｖとの間で遷移している。

第１の駆動回路２０−１は、合成した第１の駆動信号ＤＯＵＴ１を出力する。前述したように、第１の駆動回路２０−１には、電源電圧として、第１の電源電圧ＶＨＨ１と第２の電源電圧ＶＬＬ１とが供給されている。したがって、合成した第１の駆動信号ＤＯＵＴ１は、その振幅が、第２の電源電圧ＶＬＬ１と第１の電源電圧ＶＨＨ１との間で差である信号となる。

制御回路（コマンドデコーダ）３０には、外部コマンドとしての、ドライブ能力設定データであるシリアルコマンドＣＭＤ ＤＡＴＡと、このシリアルコマンドのデータ長を示すデータ長信号ＣＭＤ ＥＮと、データの読み込みとテレメトリデータ出力時のタイミング信号であるクロック信号ＧＣＬＫと、リセット信号ＲＥＳＥＴとが供給される。

制御回路（コマンドデコーダ）３０は、シリアルコマンドＣＭＤ ＤＡＴＡが正常に動作している時に出るテレメトリストローブ信号ＴＬＭ ＳＴＢと、１入力のシリアルコマンドＣＭＤ ＤＡＴＡが正常に読み込まれているときの確認用の信号であるテレメトリデータＴＬＭ ＤＡＴＡとを出力する。

図４は、制御回路（コマンドデコーダ）３０で入出力される信号のタイミングチャートである。

図示の例では、クロック信号ＧＣＬＫは、１２５ｋＨｚのクロック周波数を持っている。シリアルコマンドＣＭＤ ＤＡＴＡは、Ｄ０〜Ｄ３１の３２ビットのシリアルデータから成る。そのため、データ長信号ＣＭＤ ＥＮは、２５６．０μｓの間、論理Ｌレベルの信号を出力する。データ長信号ＣＭＤ ＥＮの周期は、５５６μｓ以上である。

制御回路（コマンドデコーダ）３０は、シリアルコマンドＣＭＤ ＤＡＴＡの読み込みが完了した時点から４４．０μｓ経過した時点で、テレメトリストローブ信号ＴＬＭ ＳＴＢとテレメトリデータＴＬＭ ＤＡＴＡとを出力する。テレメトリストローブ信号ＴＬＭ ＳＴＢの周期も、５５６μｓ以上である。

尚、制御回路（コマンドデコーダ）３０は、当該駆動装置（アナログＡＳＩＣ）１０を識別するための４つのＩＤ端子ＩＤ０〜ＩＤ４を持つ。したがって、１つの駆動装置（アナログＡＳＩＣ）１０ではチャンネル数が不足する場合、同時に複数の駆動装置（アナログＡＳＩＣ）を使用することができる。

次に、駆動装置１０中の第１の駆動回路２０−１でのＣＣＤ駆動能力を可変する場合の動作について説明する。

制御回路（コマンドデコーダ）３０から第１の駆動回路２０−１へ送出される、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７および第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌの各々を、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）までの８ビット“ｘｘｘｘｘｘｘｘ”で表すとする。ここで、８ビット中のＬＳＢは、第１の正選択信号ＣＨ１Ｄ０および第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌを示し、８ビット中のＭＳＢは、第８の正選択信号ＣＨ１Ｄ７および第８の負選択信号ＣＨ１Ｄ７Ｌを表すとする。

最初に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“００００００００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“００００００００”であるとする。この場合、第１乃至第８の選択動作用ＮＡＮＤゲート２５１Ｐ〜２５８Ｐおよび第１乃至第８の選択動作用ＡＮＤゲート２５１Ｎ〜２５８Ｎの全てがオフ（ＯＦＦ）となる。そのため、第１乃至第８の選択動作駆動部２２１〜２２８の全ては駆動されず、常時動作駆動部２１０のみが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は１０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“０００００００１”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“０００００００１”であるとする。この場合、第１の選択動作用ＮＡＮＤゲート２５１Ｐと第１の選択動作用ＡＮＤゲート２５１Ｎとのみがオン（ＯＮ）し、第２乃至第８の選択動作用ＮＡＮＤゲート２５２Ｐ〜２５８Ｐおよび第２乃至第８の選択動作用ＡＮＤゲート２５２Ｎ〜２５８Ｎがオフ（ＯＦＦ）となる。その結果、第１の選択動作駆動部２２１と常時動作駆動部２１０とが駆動され、第２乃至第８の選択動作駆動部２２２〜２２８が駆動されない。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は２０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“００００００１０”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“００００００１０”であるとする。この場合、第２の選択動作用ＮＡＮＤゲート２５２Ｐと第２の選択動作用ＡＮＤゲート２５２Ｎとのみがオン（ＯＮ）する。その結果、第２の選択動作駆動部２２２と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は３０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“００００００１１”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“００００００１１”であるとする。この場合、第１および第２の選択動作用ＮＡＮＤゲート２５１Ｐおよび２５２Ｐと第１および第２の選択動作用ＡＮＤゲート２５１Ｎおよび２５２Ｎとのみがオン（ＯＮ）する。その結果、第１および第２の選択動作駆動部２２１および２２２と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は４０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“０００００１００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“０００００１００”であるとする。この場合、第３の選択動作用ＮＡＮＤゲート２５３Ｐと第３の選択動作用ＡＮＤゲート２５３Ｎとのみがオン（ＯＮ）する。その結果、第３の選択動作駆動部２２３と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は５０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“００００１０００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“００００１０００”であるとする。この場合、第４の選択動作用ＮＡＮＤゲート２５４Ｐと第４の選択動作用ＡＮＤゲート２５４Ｎとのみがオン（ＯＮ）する。その結果、第４の選択動作駆動部２２４と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は９０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“０００１００００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“０００１００００”であるとする。この場合、第５の選択動作用ＮＡＮＤゲート２５５Ｐと第５の選択動作用ＡＮＤゲート２５５Ｎとのみがオン（ＯＮ）する。その結果、第５の選択動作駆動部２２５と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は１７０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“００１０００００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“００１０００００”であるとする。この場合、第６の選択動作用ＮＡＮＤゲート２５６Ｐと第６の選択動作用ＡＮＤゲート２５６Ｎとのみがオン（ＯＮ）する。その結果、第６の選択動作駆動部２２６と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は３３０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“０１００００００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“０１００００００”であるとする。この場合、第７の選択動作用ＮＡＮＤゲート２５７Ｐと第７の選択動作用ＡＮＤゲート２５７Ｎとのみがオン（ＯＮ）する。その結果、第７の選択動作駆動部２２７と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は６５０個となる。

次に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“１０００００００”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“１０００００００”であるとする。この場合、第８の選択動作用ＮＡＮＤゲート２５８Ｐと第８の選択動作用ＡＮＤゲート２５８Ｎとのみがオン（ＯＮ）する。その結果、第８の選択動作駆動部２２８と常時動作駆動部２１０とが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は１２９０個となる。

最後に、第１乃至第８の正選択信号ＣＨ１Ｄ０〜ＣＨ１Ｄ７が“１１１１１１１１”であり、第１乃至第８の負選択信号ＣＨ１Ｄ０Ｌ〜ＣＨ１Ｄ７Ｌも“１１１１１１１１”であるとする。この場合、第１乃至第８の選択動作用ＮＡＮＤゲート２５１Ｐ〜２５８Ｐと第１乃至第８の選択動作用ＡＮＤゲート２５１Ｐ〜２５８Ｎとの全てがオン（ＯＮ）する。その結果、第１乃至第８の選択動作駆動部２２１〜２２８と常時動作駆動部２１０との全てが駆動される。したがって、第１の駆動回路２０−１における、ＣＣＤを駆動するＣＭＯＳＦＥＴの並列数は２５６０個となる。

このように、第１の駆動回路２０−１におけるＣＣＤを駆動するＣＭＯＳＦＥＴの並列個数を、所定数（１０個）単位で変えることができる。ＣＣＤを駆動するＣＭＯＳＦＥＴの並列個数を変えることにより、第１の駆動回路２０−１の出力インピーダンスが変わる。その結果、容量性負荷のＣＣＤを駆動する駆動信号の立上り時間／立下り時間を自由に変えることができる。

次に、本発明の実施の形態の効果について説明する。

第１の効果は、少数の制御信号で、駆動回路内の駆動すべきＦＥＴの並列個数を容易に切り換えることができることである。その理由は、並列に接続された（Ｍ×２^{（ｎ−１）}）個のＰチャネルＦＥＴのドレインと、並列に接続された（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴのドレインとが接続された第１乃至第Ｎの選択動作駆動部を備え、制御信号により第１乃至第Ｎの選択動作駆動部を選択的に駆動しているからである。

第２の効果は、少数の制御信号で、駆動回路内の駆動すべきＦＥＴの並列個数を、所定数を１単位として、任意に切り換えることができることである。その理由は、第１乃至第Ｎの選択動作駆動部の各々が、所定数Ｍを単位とした２のべき乗分の個数の相補形ＦＥＴを有しているからある。

第３の効果は、固体撮像素子（ＣＣＤ）の駆動能力を、駆動信号の立上り／立下り時間を外部コマンド（シリアルコマンド）にて切り換えることができることである。

第４の効果は、ＣＣＤごとに出力の駆動信号レベルが異なっていても、出力電圧を可変出来ることである。その理由は、外部から印加する電源電圧（第１および第２の電源電圧）を変えることにより、駆動信号の出力電圧を所定の範囲（例えば、＋１０Ｖ〜−１０Ｖの範囲）で可変できるからである。

第５の効果は、同時に複数の駆動装置（アナログＡＳＩＣ）を使用することができることである。その理由は、制御回路（コマンドデコーダ）には、当該駆動装置をアナログＡＳＩＣで構成したときに、このアナログＡＳＩＣを識別するためのＩＤ端子が設けられているからである。

第６の効果は、微小なコントロールが可能なことである。その理由は、１個あたりの駆動能力の小さいＦＥＴを複数個並列に接続しているからである。

第７の効果は、駆動能力の設定変更に対応できることである。その理由は、駆動能力の設定を外部コマンド（シリアルコマンド）にて行っているので、多少の設定変更があっても対応できるからである。

第８の効果は、個々のＣＣＤにあった最適なタイミング信号を供給できることである。その理由は、ＣＣＤを駆動するタイミング信号を全て別回路から供給しているからである。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、上述した実施形態の駆動装置においては、駆動回路は、常時動作駆動部と、動作回路と、第１乃至第Ｎの選択動作駆動部と、選択回路と、供給手段とから構成されているが、駆動回路から常時動作駆動部と動作回路とを省略しても良い。また、上記実施形態では、駆動装置をアナログＡＳＩＣで構成しているが、ディスクリートのトランジスタによって駆動装置を構成してもよい。ＦＥＴもＭＯＳＦＥＴに限定されず、他のＦＥＴを使用してもよい。さらに、ＣＭＯＳＦＥＴの代わりに、駆動能力が固定のＣＣＤ駆動用ＩＣを使用してもよい。

本発明は、小型・軽量化・低消費電力化が必要とされる衛星に搭載するＣＣＤの駆動装置に利用され得る。

１０ 固体撮像素子の駆動装置
２０−１〜２０−８ 駆動回路
３０ 制御回路（コマンドデコーダ、シリアルインタフェース）
２１０ 常時動作駆動部
２１０Ｐ 並列接続された１０個のＰチャネルＭＯＳＦＥＴ
２１０Ｎ 並列接続された１０個のＮチャネルＭＯＳＦＥＴ
２２１ 第１の選択動作駆動部
２２１Ｐ 並列接続された１０個のＰチャネルＭＯＳＦＥＴ
２２１Ｎ 並列接続された１０個のＮチャネルＭＯＳＦＥＴ
２２２ 第２の選択動作駆動部
２２２Ｐ 並列接続された２０個のＰチャネルＭＯＳＦＥＴ
２２２Ｎ 並列接続された２０個のＮチャネルＭＯＳＦＥＴ
２２３ 第３の選択動作駆動部
２２３Ｐ 並列接続された４０個のＰチャネルＭＯＳＦＥＴ
２２３Ｎ 並列接続された４０個のＮチャネルＭＯＳＦＥＴ
２２４ 第４の選択動作駆動部
２２４Ｐ 並列接続された８０個のＰチャネルＭＯＳＦＥＴ
２２４Ｎ 並列接続された８０個のＮチャネルＭＯＳＦＥＴ
２２５ 第５の選択動作駆動部
２２５Ｐ 並列接続された１６０個のＰチャネルＭＯＳＦＥＴ
２２５Ｎ 並列接続された１６０個のＮチャネルＭＯＳＦＥＴ
２２６ 第６の選択動作駆動部
２２６Ｐ 並列接続された３２０個のＰチャネルＭＯＳＦＥＴ
２２６Ｎ 並列接続された３２０個のＮチャネルＭＯＳＦＥＴ
２２７ 第７の選択動作駆動部
２２７Ｐ 並列接続された６４０個のＰチャネルＭＯＳＦＥＴ
２２７Ｎ 並列接続された６４０個のＮチャネルＭＯＳＦＥＴ
２２８ 第８の選択動作駆動部
２２８Ｐ 並列接続された１２８０個のＰチャネルＭＯＳＦＥＴ
２２８Ｎ 並列接続された１２８０個のＮチャネルＭＯＳＦＥＴ
２３０ 論理レベル生成回路
２３１ 電圧レベル変換器
２３２ 差動／シングル切り替え器
２４０Ｐ 常時動作用ＮＡＮＤゲート
２４０Ｎ 常時動作用ＡＮＤゲート
２５１Ｐ 第１の選択動作用ＮＡＮＤゲート
２５１Ｎ 第１の選択動作用ＡＮＤゲート
２５２Ｐ 第２の選択動作用ＮＡＮＤゲート
２５２Ｎ 第２の選択動作用ＡＮＤゲート
２５３Ｐ 第３の選択動作用ＮＡＮＤゲート
２５３Ｎ 第３の選択動作用ＡＮＤゲート
２５４Ｐ 第４の選択動作用ＮＡＮＤゲート
２５４Ｎ 第４の選択動作用ＡＮＤゲート
２５５Ｐ 第５の選択動作用ＮＡＮＤゲート
２５５Ｎ 第５の選択動作用ＡＮＤゲート
２５６Ｐ 第６の選択動作用ＮＡＮＤゲート
２５６Ｎ 第６の選択動作用ＡＮＤゲート
２５７Ｐ 第７の選択動作用ＮＡＮＤゲート
２５７Ｎ 第７の選択動作用ＡＮＤゲート
２５８Ｐ 第８の選択動作用ＮＡＮＤゲート
２５８Ｎ 第８の選択動作用ＡＮＤゲート
２６０ 信号線（供給手段）

Claims (12)

1. 固体撮像素子を駆動する駆動装置であって、
   少なくとも１つの駆動回路と、前記駆動回路を制御する制御信号を出力する制御回路とを備え、
   前記駆動回路は、
   並列に接続された（Ｍ×２^{（ｎ−１）}）（Ｍは１以上の整数、ｎは１からＮまでの変数）個のＰチャネルＦＥＴと、並列に接続された（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴとを含み、前記（Ｍ×２^{（ｎ−１）}）個のＰチャネルＦＥＴのドレインと前記（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴのドレインとが接続され、第１乃至第Ｎ（Ｎは２以上の整数）の選択動作駆動信号を選択的に出力する第１乃至第Ｎの選択動作駆動部と、
   入力信号と前記制御信号とに応答して、前記第１乃至第Ｎの選択動作駆動部を選択的に駆動する選択回路と、
   前記第１乃至第Ｎの選択動作駆動信号を合成して、合成した駆動信号を前記固体撮像素子へ供給する供給手段と、
   から構成されることを特徴とする固体撮像素子の駆動装置。
2. 前記制御回路は、外部コマンドに応答して、前記制御信号として、前記第１乃至第Ｎの選択動作駆動部をそれぞれ選択的に動作させるための第１乃至第Ｎの選択信号を出力するコマンドデコーダから構成される、
   ことを特徴とする請求項１に記載の固体撮像素子の駆動装置。
3. 前記入力信号として、互いに逆相の関係になっている一対の逆相入力信号を受け、
   前記第１乃至第Ｎの選択動作駆動部を構成する各々のＰチャネルＦＥＴのソースには、第１の電源電圧が供給され、
   前記第１乃至第Ｎの選択動作駆動部を構成する各々のＮチャネルＦＥＴのソースには、前記第１の電源電圧より低い第２の電源電圧が供給され、
   前記駆動回路は、前記一対の逆相入力信号から互いに逆論理レベルを持つ第１および第２の論理入力信号を生成する論理レベル生成回路を備える、
   請求項２に記載の固体撮像素子の駆動装置。
4. 前記選択回路は、前記第１乃至第Ｎの選択信号に応答して、それぞれ前記第１乃至第Ｎの選択動作駆動部を選択的に駆動する第１乃至第Ｎの選択回路部から構成される、請求項３に記載の固体撮像素子の駆動装置。
5. 前記コマンドデコーダは、前記第１乃至第Ｎの選択信号として、前記第１乃至第Ｎの選択動作駆動部をそれぞれ選択するために、互いに逆極性の第１乃至第Ｎの正選択信号および第１乃至第Ｎの負選択信号を出力し、
   第ｎ（１≦ｎ≦Ｎ）の選択回路部は、
   前記第１の論理入力信号と第ｎの正選択信号とのＮＡＮＤを取って、第ｎの選択動作用ＮＡＮＤ結果を前記（Ｍ×２^{（ｎ−１）}）個のＰチャネルＦＥＴのゲートに供給する第ｎの選択動作用ＮＡＮＤゲートと、
   前記第２の論理入力信号と第ｎの負選択信号との論理積を取って、第ｎの選択動作用ＡＮＤ結果を前記（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴのゲートに供給する第ｎの選択動作用ＡＮＤゲートと、
   を有する、請求項４に記載の固体撮像素子の駆動装置。
6. 固体撮像素子を駆動する駆動装置であって、
   少なくとも１つの駆動回路と、前記駆動回路を制御する制御信号を出力する制御回路とを備え、
   前記駆動回路は、
   並列に接続されたＭ（Ｍは１以上の整数）個のＰチャネルＦＥＴと、並列に接続されたＭ個のＮチャネルＦＥＴとを含み、前記Ｍ個のＰチャネルＦＥＴのドレインと前記Ｍ個のＮチャネルＦＥＴのドレインとが接続され、常時動作駆動信号を常時出力する常時動作駆動部と、
   入力信号に応答して、前記常時動作駆動部を常に動作させる動作回路と、
   並列に接続された（Ｍ×２^{（ｎ−１）}）（ｎは１からＮまでの変数）個のＰチャネルＦＥＴと、並列に接続された（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴとを含み、前記（Ｍ×２^{（ｎ−１）}）個のＰチャネルＦＥＴのドレインと前記（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴのドレインとが接続され、第１乃至第Ｎ（Ｎは２以上の整数）の選択動作駆動信号を選択的に出力する第１乃至第Ｎの選択動作駆動部と、
   前記入力信号と前記制御信号とに応答して、前記第１乃至第Ｎの選択動作駆動部を選択的に駆動する選択回路と、
   前記常時動作駆動信号と前記第１乃至第Ｎの選択動作駆動信号とを合成して、合成した駆動信号を前記固体撮像素子へ供給する供給手段と、
   から構成されることを特徴とする固体撮像素子の駆動装置。
7. 前記制御回路は、外部コマンドに応答して、前記制御信号として、前記第１乃至第Ｎの選択動作駆動部をそれぞれ選択的に動作させるための第１乃至第Ｎの選択信号を出力するコマンドデコーダから構成される、
   ことを特徴とする請求項６に記載の固体撮像素子の駆動装置。
8. 前記入力信号として、互いに逆相の関係になっている一対の逆相入力信号を受け、
   前記常時動作駆動部および前記第１乃至第Ｎの選択動作駆動部を構成する各々のＰチャネルＦＥＴのソースには第１の電源電圧が供給され、
   前記常時動作駆動部および前記第１乃至第Ｎの選択動作駆動部を構成する各々のＮチャネルＦＥＴのソースには、前記第１の電源電圧より低い第２の電源電圧が供給され、
   前記駆動回路は、前記一対の逆相入力信号から互いに逆論理レベルを持つ第１および第２の論理入力信号を生成する論理レベル生成回路を備える、
   請求項７に記載の固体撮像素子の駆動装置。
9. 前記動作回路は、前記第１および第２の論理入力信号に応答して、前記常時動作駆動部を常に動作させる信号を前記常時動作駆動部へ供給する、請求項８に記載の固体撮像素子の駆動装置。
10. 前記動作回路は、
    前記第１の論理入力信号同士のＮＡＮＤを取って、常時動作用ＮＡＮＤ結果を前記Ｍ個のＰチャネルＦＥＴのゲートに供給する常時動作用ＮＡＮＤゲートと、
    前記第２の論理入力信号同士の論理積を取って、常時動作用ＡＮＤ結果を前記Ｍ個のＮチャネルＦＥＴのゲートに供給する常時動作用ＡＮＤゲートと、
    を有する、請求項９に記載の固体撮像素子の駆動装置。
11. 前記選択回路は、前記第１乃至第Ｎの選択信号に応答して、それぞれ前記第１乃至第Ｎの選択動作駆動部を選択的に駆動する第１乃至第Ｎの選択回路部から構成される、請求項８乃至１０のいずれか１つに記載の固体撮像素子の駆動装置。
12. 前記コマンドデコーダは、前記第１乃至第Ｎの選択信号として、前記第１乃至第Ｎの選択動作駆動部をそれぞれ選択するために、互いに逆極性の第１乃至第Ｎの正選択信号および第１乃至第Ｎの負選択信号を出力し、
    第ｎ（１≦ｎ≦Ｎ）の選択回路部は、
    前記第１の論理入力信号と第ｎの正選択信号とのＮＡＮＤを取って、第ｎの選択動作用ＮＡＮＤ結果を前記（Ｍ×２^{（ｎ−１）}）個のＰチャネルＦＥＴのゲートに供給する第ｎの選択動作用ＮＡＮＤゲートと、
    前記第２の論理入力信号と第ｎの負選択信号との論理積を取って、第ｎの選択動作用ＡＮＤ結果を前記（Ｍ×２^{（ｎ−１）}）個のＮチャネルＦＥＴのゲートに供給する第ｎの選択動作用ＡＮＤゲートと、
    を有する、請求項１１に記載の固体撮像素子の駆動装置。

Images