KR101541456B1 - Ｆｅｔ의 병렬 수를 선택할 수 있는 고체 촬상 소자용 구동 디바이스 - Google Patents
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Abstract
구동 회로는 제 1 내지 제 N 선택 동작 구동 신호를 선택적으로 만들어내는 제 1 내지 제 N 선택 동작 구동부, 입력 신호 및 제어 신호에 응답하여 상기 제 1 내지 제 N 선택 동작 구동부를 선택적으로 구동하는 선택 회로, 및 제 1 내지 제 N 선택 동작 구동 신호들을 조합하여 조합된 구동 신호를 고체 촬상 소자에 공급하는 공급 배치부를 포함한다. n번째 선택 동작 구동부는 서로 병렬로 연결되는 (M×2(n-1))개의 P채널 FET 및 서로 병렬로 연결되는 및 (M×2(n-1))개의 N채널 FET를 포함한다. (M×2(n-1))개의 P채널 FET는 (M×2(n-1))개의 N채널 FET의 드레인에 연결되는 드레인을 갖는다.
Description
본 발명은 전하 결합 소자(CCD; charge coupled device) 등의 고체 촬상 소자를 구동하는 구동 디바이스, 특히 CCD(고체 촬상 소자)의 구동 능력을 변경할 수 있는 구동 디바이스에 관한 것이다.
CCD 등의 고체 촬상 소자의 구동 능력을 변경할 수 있는 다양한 구동 디바이스는 이미 이전에 제안되어 있다.
예시로서, JP2002-27333A(이하 특허문헌 1이라 함)에는, 수평 CCD 구동 펄스를 위한 출력부가 n개의(복수의) 3상태 버퍼(3-state buffer)와 병렬로 연결됨으로써 구성되는 "고체 촬상 소자의 구동 디바이스(driving device of a solid-state image pickup device)"를 개시하고 있다. 특허문헌 1에 개시된 구동 디바이스에서, 출력부에 의해 만들어지는 수평 CCD 구동 펄스의 구동 용량은, CCD 고체 촬상 소자의 단자 부하 용량에 따라 제어 라인에 의해 3상태 버퍼 각각의 상태를 제어함으로써 변경된다.
특허문헌 1에 개시된 구동 디바이스의 제어 라인에 의해 3상태 버퍼의 상태가 제어되지만, 특허문헌 1에는 제어 라인의 제어 방법에 대해서는 전혀 개시되어 있지 않다. 또한, 특허문헌 1에 개시된 구동 디바이스의 3상태 버퍼 각각을 제어하기 위해 제어 라인이 구동 디바이스의 3상태 버퍼 각각에 직접 연결되므로, 3상태 버퍼 각각의 온/오프 제어에 많은 제어 라인이 필요해진다.
또한, JP2004-248003A(이하 특허문헌 2라 하며, US2004/0183920A1에 대응함)에는, 제 1 인버터, OR 게이트, AND 게이트, 제 2 인버터, 제 1 트랜지스터, 및 제 2 트랜지스터로 구성된 구동 회로를 포함하는 "이미지 캡처링 디바이스(image capturing device)"가 개시되어 있다. 제 1 인버터는 타이밍 제어 회로로부터 공급받은 타이밍 신호를 인버팅하여, 인버팅된 타이밍 신호를 구동 클록 신호로서 제 1 노드로부터 고체 촬상 소자에 공급한다. 제 1 트랜지스터는 P채널 MOS 트랜지스터를 포함하고, 전원과 제 2 노드 사이에 연결된다. 제 2 트랜지스터는 N채널 MOS 트랜지스터를 포함하고, 그라운드점과 제 2 노드 사이에 연결된다. 제 2 인버터는 설정값(configuration value)을 인버팅하여 인버팅된 설정값을 만들어낸다. OR 게이트는 타이밍 신호와 인버팅된 설정값을 논리합해서 논리합된 출력을 제 1 트랜지스터의 게이트에 공급한다. AND 게이트는 타이밍 신호와 인버팅된 설정값을 논리곱해서 논리곱된 출력을 제 2 트랜지스터의 게이트에 출력한다. 구동 회로가 2단 스위칭의 구동 능력의 경우에서의 회로를 포함하지만, 구동 능력은 제 1 인터터에 병렬로 연결되는 3개 이상의 구조체를 통해 더 다단으로 스위칭될 수 있으며, 구조체 각각은 OR 게이트, AND 게이트, 제 2 인버터, 및 제 1 및 제 2 트랜지스터를 포함할 수 있다.
특허문헌 2에 개시된 이미지 캡처링 디바이스는, 선택되는 단의 수를 증가시키기 위해, 3단 이상으로 제 1 인버터에 병렬로, OR 게이트, AND 게이트, 제 2 인버터, 및 제 1 및 제 2 트랜지스터를 포함하는 구조체를 연결할 필요가 있어, 단의 수가 증가함에 따라 컴포넌트의 수가 증가된다. 또한, 특허문헌 2에 개시된 이미지 캡처링 디바이스의 OR 게이트, AND 게이트, 제 2 인버터, 및 제 1 및 제 2 트랜지스터를 포함하는 모든 구조체에 설정값이 설정되어야만 하므로, 단의 수를 증가시키는데는 많은 설정값이 요구된다.
JP2006-108757A(이하 특허문헌 3이라 함)에는, 상이한 구동 성능을 갖는 복수의 CCD 이미지 센서용 회로의 일반적인 사용에 의해, 비용 절감 및 설계 시간의 단축을 실현할 수 있는 "CCD 구동 회로(CCD driving circuit)"가 개시되어 있다. 특허문헌 3에 개시된 CCD 구동 회로는 CCD 이미지 센서에 대해 만들어지는 구동 신호를 생성하기 위한 구동 신호 생성기, CCD 구동 성능 정보를 취득하기 위한 구동 성능 정보 취득부, 및 구동 성능 정보 취득부에 의해 취득된 구동 성능 정보에 대응하는 구동 성능으로 이루어지는 구동 신호를 구동 신호 생성기가 생성하게 하는 제어부를 포함한다. 구동 신호 생성기는, 3상태 버퍼 등을 각각 포함하는 복수의 구동 신호 생성 회로를 포함한다. 구동 신호 생성 회로는 서로 병렬로 연결된다. 제어부는 구동 신호 생성기에서 구동 성능 정보에 의해 지시된 수와 수가 동일한 구동 신호 생성 회로가 발생되게 한다. 구동된 구동 신호 생성 회로의 출력이 모여, 구동 신호로서 CCD 이미지 센서에 공급된다.
특허문헌 3에 개시된 CCD 구동 회로에서, 3상태 버퍼(구동 신호 생성 회로)의 턴온/턴오프(turn-on/turn-off)는 제어부에 의해 만들어지는 선택 신호를 이용함으로써 수행될 수 있다. 결과적으로, 특허문헌 3에 개시된 CCD 구동 회로에서도, 상술한 특허문헌 1의 경우와 마찬가지로, 각각의 3상태 버퍼(구동 신호 생성 회로)의 온/오프를 제어하기 위해서는, 많은 선택 신호가 요구된다.
JP2007-336300A(이하 특허문헌 4라 함)에는, 전력 소모의 최적화를 달성할 수 있는 "이미징 장치(imaging apparatus)"가 개시되어 있다. 특허문헌 4에 개시된 이미징 장치는 오브젝트의 광학 이미지를 전기 신호로서 이미징하기 위한 고체 촬상 소자, 전기 신호 판독을 위한 구동 신호를 고체 촬상 소자에 대해 만들어내기 위한 타이밍 펄스 생성 회로, 및 이미징 장치의 동작 상태에 따라 타이밍 펄스 생성 회로에 의해 만들어진 구동 신호의 구동 능력(구동 전류)을 제어하는 CPU를 포함한다.
특허문헌 4에 개시된 이미징 장치에서는, CPU는 타이밍 펄스 생성 회로에 구동 전류값(제어 데이터)을 설정하고, 타이밍 펄스 생성 회로는 고체 촬상 소자를 설정된 구동 전류값으로 구동한다. 그러나, 특허문헌 4에는, 타이밍 펄스 생성 회로의 구체적인 회로 구성이 전혀 개시되어 있지 않다.
본 발명의 목적은 소수의 제어 신호를 이용하여 구동 회로에서 구동되는 FET의 병렬 수(parallel number)를 쉽게 변경할 수 있는 고체 촬상 소자의 구동 디바이스를 제공하는 것이다.
본 발명의 다른 목적은, 소정 수를 하나의 단위로 해서 소수의 제어 신호를 이용하여 구동 회로에서 구동되는 FET의 병렬 수를 임의로 변경할 수 있는 고체 촬상 소자의 구동 디바이스를 제공하는 것이다.
일 실시형태에서, 고체 촬상 소자를 구동하는 구동 디바이스이며, 적어도 하나의 구동 회로 및 구동 회로를 제어하는 제어 신호를 만들어내는 제어 회로를 포함하는 고체 촬상 소자용 구동 디바이스가 제공된다. 구동 회로는, 제 1 내지 제 N 선택 동작 구동 신호를 선택적으로 만들어내는 제 1 내지 제 N 선택 동작 구동부(여기에서 N이 2 이상의 정수), 입력 신호 및 제어 신호에 응답하여 제 1 내지 제 N 선택 동작 구동부를 선택적으로 구동하는 선택 회로, 및 제 1 내지 제 N 선택 동작 구동 신호를 조합하여 조합된 구동 신호를 고체 촬상 소자에 공급하는 공급 배치부를 포함한다. n번째 선택 동작 구동부는 서로 병렬로 연결되는 (M×2(n-1))개의 P채널 FET 및 서로 병렬로 연결되는 (M×2(n-1))개의 N채널 FET를 포함하고, 여기에서 M이 1 이상의 정수이고 n은 1 내지 N 각각을 나타낸다. (M×2(n-1))개의 P채널 FET는 (M×2(n-1))개의 N채널 FET의 드레인에 연결되는 드레인을 갖는다.
도 1은 본 발명의 제 1 실시형태에 따른 고체 촬상 소자용 구동 디바이스를 나타내는 블록도.
도 2는 도 1에 도시된 구동 회로에서 이용하기 위한 제 1 구동 회로를 나타내는 회로도.
도 3은 도 2에 도시된 제 1 구동 회로에서 입력/출력되는 신호를 나타내는 파형도.
도 4는 도 1에 도시된 구동 회로에서 이용되는 제어 회로(직렬 인터페이스)에서 입력/출력되는 신호의 타이밍도.
도 5는 본 발명의 제 2 실시형태에 따른 고체 촬상 소자용 구동 디바이스를 나타내는 블록도.
도 6은 도 5에 도시된 구동 회로에서 이용하기 위한 제 1 구동 회로를 나타내는 회로도.
도 2는 도 1에 도시된 구동 회로에서 이용하기 위한 제 1 구동 회로를 나타내는 회로도.
도 3은 도 2에 도시된 제 1 구동 회로에서 입력/출력되는 신호를 나타내는 파형도.
도 4는 도 1에 도시된 구동 회로에서 이용되는 제어 회로(직렬 인터페이스)에서 입력/출력되는 신호의 타이밍도.
도 5는 본 발명의 제 2 실시형태에 따른 고체 촬상 소자용 구동 디바이스를 나타내는 블록도.
도 6은 도 5에 도시된 구동 회로에서 이용하기 위한 제 1 구동 회로를 나타내는 회로도.
본 발명의 상술한 특징 및 이점은 첨부 도면과 함께 취해지는 다음의 특정 바람직한 실시형태의 설명으로부터 명확해질 것이다.
이하 본 발명을 실시형태와 관련하여 설명한다. 본 발명에서 교시되는 바를 통해 많은 대체 실시형태가 이루어질 수 있으며 본 발명이 설명을 위해 예시된 실시형태에 한정되는 것은 아님을 당업자는 인식할 것이다.
이하, 본 발명의 실시형태에 따른 고체 촬상 소자의 구동 디바이스를 상세히 설명한다. 본 발명의 실시형태에서 예시된 구조 및 구성은 그 효과를 명확히 하기 위한 일례이며, 그 구조 및 구성은 이 전후에 도시된 것으로 제한되는 것은 아니다.
[제 1 실시형태]
도 1은 본 발명의 제 1 실시형태에 따른 고체 촬상 소자용 구동 디바이스(10)를 나타내는 블록도이다. 고체 촬상 소자는 예시되는 예에서는 CCD를 포함하지만, 고체 촬상 소자는 그에 한정되는 것은 아니다. 이후, 고체 촬상 소자용 구동 디바이스(10)를 단순히 "구동 디바이스"라 한다. 구동 디바이스(10)는 도시 생략한 CCD(고체 촬상 소자)에 구동 신호를 보내는 디바이스이다. 여기에서, 구동 신호는 수 ㎐ 정도의 저속 주파수인 것 및 16㎒ 정도의 고속 주파수인 것을 포함한다. 구동 디바이스(10)는 그들 모든 주파수를 갖는 구동 신호로 CCD를 구동시킬 수 있다.
예시되는 구동 디바이스(10)는 CCD 구동을 최적화하기 위해 외부 커맨드에 의거하여 CCD를 구동하기 위한 구동 신호의 구동 능력을 변경할 수 있다. 구동 신호는 외부에서 공급되는 전압(전원 전압)에 의해 임의로 설정될 수 있는 레벨을 갖는다.
예시되는 구동 디바이스(10)는 제 1 내지 제 8 구동 회로(20-1, 20-2, ..., 및 20-8) 및 제 1 내지 제 8 구동 회로(20-1, 20-2, ..., 및 20-8)를 제어하는 제어 회로(30)를 포함한다. 예시되는 본 예에서는, 구동 디바이스(10)가 8개의 구동 회로(20-1 내지 20-8)를 포함하지만, 구동 디바이스(10)는 구동 회로를 적어도 하나 포함할 수 있다.
예시되는 예에서는, 구동 회로(20-1 내지 20-8) 및 제어 회로(30)가 아날로그 ASIC(application specific integrated circuit)에 의해 구현될 경우를 나타낸다.
후술하는 바와 같이, 구동 디바이스(10)는 소수의 제어 신호를 이용하여, 구동 회로(20-1 내지 20-8)에서 구동되는 FET(CMOSFET)의 병렬 수를 소정 수 M(M은 1 이상인 정수를 나타냄)을 단위로 해서 임의로 스위칭 또는 변경할 수 있다. 예시되는 예에서, 소정 수 M은 10으로 설정된다.
예시되는 예에서, 제 1 구동 회로(20-1)는 "DRV 회로 CH1"로 나타나고, 제 2 구동 회로(20-2)는 "DRV 회로 CH2"로 나타나고, 또한 제 8 구동 회로(20-8)는 "DRV 회로 CH8"로 나타난다. 제 1 내지 제 8 구동 회로(20-1 내지 20-8)는 서로 구조가 유사하다. 따라서, 이하에서는, 주로 제 1 구동 회로(20-1)에 대해서 상세히 설명한다.
도 2는 제 1 구동 회로(20-1)의 내부 구성을 상세히 나타내는 회로도이다. 제 1 구동 회로(20-1)는 연속 동작 구동부(210) 및 제 1 내지 제 N 선택 동작 구동부를 포함하고, 여기에서 N은 2 이상의 정수를 나타낸다. 예시되는 예에서, N은 8이다. 따라서, 제 1 구동 회로(20-1)는 제 1 내지 제 8 선택 동작 구동부(221, 222, 223, 224, 225, 226, 227, 및 228)를 포함한다.
연속 동작 구동부(210)는 서로 병렬로 연결되는 10개의 P채널 MOSFET(metal oxide semiconductor field effect transistor)(210P) 및 서로 병렬로 연결되는 10개의 N채널 MOSFET(210N)를 포함한다. 10개의 P채널 MOSFET(210P)는 10개의 N채널 MOSFET(210N)의 드레인에 연결되는 드레인을 갖는다. 즉, 연속 동작 구동부(210)는 10개의 상보적 MOS(CMOS)FET를 포함한다. 연속 동작 구동부(210)는 연속 동작 구동 신호를 연속해서 만들어내는 회로를 포함한다.
제 1 선택 동작 구동부(221)는 서로 병렬로 연결되는 (10×20)개의 P채널 MOSFET(221P) 및 서로 병렬로 연결되는 (10×20)개의 N채널 MOSFET(221N)를 포함한다. 10개의 P채널 MOSFET(221P)는 10개의 N채널 MOSFET(221N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 1 선택 동작 구동부(221)는 10개의 상보적 MOS(CMOS)FET를 포함한다. 제 1 선택 동작 구동부(221)는 후술하는 바와 같이, 제 1 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 2 선택 동작 구동부(222)는 서로 병렬로 연결되는 (10×21)개의 P채널 MOSFET(222P) 및 서로 병렬로 연결되는 (10×21)개의 N채널 MOSFET(222N)를 포함한다. 20개의 P채널 MOSFET(222P)는 20개의 N채널 MOSFET(222N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 2 선택 동작 구동부(222)는 20개의 상보적 MOS(CMOS)FET를 포함한다. 제 2 선택 동작 구동부(222)는 후술하는 바와 같이, 제 2 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 3 선택 동작 구동부(223)는 서로 병렬로 연결되는 (10×22)개의 P채널 MOSFET(223P) 및 서로 병렬로 연결되는 (10×22)개의 N채널 MOSFET(223N)를 포함한다. 40개의 P채널 MOSFET(223P)는 40개의 N채널 MOSFET(223N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 3 선택 동작 구동부(223)는 40개의 상보적 MOS(CMOS)FET를 포함한다. 제 3 선택 동작 구동부(223)는 후술하는 바와 같이, 제 3 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 4 선택 동작 구동부(224)는 서로 병렬로 연결되는 (10×23)개의 P채널 MOSFET(224P) 및 서로 병렬로 연결되는 (10×23)개의 N채널 MOSFET(224N)를 포함한다. 80개의 P채널 MOSFET(224P)는 80개의 N채널 MOSFET(224N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 4 선택 동작 구동부(224)는 80개의 상보적 MOS(CMOS)FET를 포함한다. 제 4 선택 동작 구동부(224)는 후술하는 바와 같이, 제 4 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 5 선택 동작 구동부(225)는 서로 병렬로 연결되는 (10×24)개의 P채널 MOSFET(225P) 및 서로 병렬로 연결되는 (10×24)개의 N채널 MOSFET(225N)를 포함한다. 160개의 P채널 MOSFET(225P)는 160개의 N채널 MOSFET(225N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 5 선택 동작 구동부(225)는 160개의 상보적 MOS(CMOS)FET를 포함한다. 제 5 선택 동작 구동부(225)는 후술하는 바와 같이, 제 5 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 6 선택 동작 구동부(226)는 서로 병렬로 연결되는 (10×25)개의 P채널 MOSFET(226P) 및 서로 병렬로 연결되는 (10×25)개의 N채널 MOSFET(226N)를 포함한다. 320개의 P채널 MOSFET(226P)는 320개의 N채널 MOSFET(226N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 6 선택 동작 구동부(226)는 320개의 상보적 MOS(CMOS)FET를 포함한다. 제 6 선택 동작 구동부(226)는 후술하는 바와 같이, 제 6 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 7 선택 동작 구동부(227)는 서로 병렬로 연결되는 (10×26)개의 P채널 MOSFET(227P) 및 서로 병렬로 연결되는 (10×26)개의 N채널 MOSFET(227N)를 포함한다. 640개의 P채널 MOSFET(227P)는 640개의 N채널 MOSFET(227N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 7 선택 동작 구동부(227)는 640개의 상보적 MOS(CMOS)FET를 포함한다. 제 7 선택 동작 구동부(227)는 후술하는 바와 같이, 제 7 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
제 8 선택 동작 구동부(228)는 서로 병렬로 연결되는 (10×27)개의 P채널 MOSFET(228P) 및 서로 병렬로 연결되는 (10×27)개의 N채널 MOSFET(228N)를 포함한다. 1280개의 P채널 MOSFET(228P)는 1280개의 N채널 MOSFET(228N)의 드레인에 연결되는 드레인을 갖는다. 즉, 제 8 선택 동작 구동부(228)는 1280개의 상보적 MOS(CMOS)FET를 포함한다. 제 8 선택 동작 구동부(228)는 후술하는 바와 같이, 제 8 선택 동작 구동 신호를 선택적으로 만들어내는 회로를 포함한다.
도 2에 추가하여 도 1을 참조하면, 제어 회로(30)는 외부 커맨드에 응답하여 제어 신호로서, 제 1 내지 제 8 선택 동작 구동부(221 내지 228)를 선택적으로 동작시키기 위한 제 1 내지 제 8 선택 신호를 만들어내는 커맨드 디코더(직렬 인터페이스)를 각각 포함한다.
예시된 구동 디바이스(10)에서, 제 1 구동 회로(20-1)는 제 1 입력 신호로서, 서로 역상(opposite phase)인 한 쌍의 역상 입력 신호 DINN1 및 DINP1을 수신한다. 마찬가지로, 제 2 구동 회로(20-2)는 제 2 입력 신호로서, 서로 역상인 한 쌍의 역상 입력 신호 DINN2 및 DINP2를 수신한다. 제 8 구동 회로(20-8)는 제 8 입력 신호로서, 서로 역상인 한 쌍의 역상 입력 신호 DINN8 및 DINP8을 수신한다. 일반적으로, 제 i 구동 회로(20-i)는 제 i 입력 신호로서, 서로 역상인 한 쌍의 역상 입력 신호 DINNi 및 DINPi를 수신하며, 여기에서 i는 1 내지 8 각각을 나타낸다.
제 1 구동 회로(20-1)에서, 연속 동작 구동부(210) 및 제 1 내지 제 8 선택 동작 구동부(221 내지 228)를 구성하는 P채널 MOSFET 각각은 제 1 전원 전압(VHH1)을 공급받는 소스를 갖는다. 또한, 연속 동작 구동부(210) 및 제 1 내지 제 8 선택 동작 구동부(221 내지 228)를 구성하는 N채널 MOSFET 각각은 제 1 전원 전압(VHH1)보다 낮은 제 2 전원 접압(VLL1)을 공급받는 소스를 갖는다.
이 결과, 제 1 구동 회로(20-1)에 의해 만들어지는 제 1 구동 신호의 레벨은 외부로부터 공급받는 제 1 및 제 2 전원 전압(VHH1 및 VLL1)에 의해 임의로 설정될 수 있다.
마찬가지로, 제 2 구동 회로(20-2)에서, 정상 동작 구동부 및 제 1 내지 제 8 선택 동작 구동부를 구성하는 P채널 MOSFET 각각은 제 1 전원 전압(VHH2)을 공급받는 소스를 갖는다. 또한, 연속 동작 구동부 및 제 1 내지 제 8 선택 동작 구동부를 구성하는 N채널 MOSFET 각각은 제 1 전원 전압(VHH2)보다 낮은 제 2 전원 전압(VLL2)을 공급받는 소스를 갖는다.
제 8 구동 회로(20-8)에서, 정상 동작 구동부 및 제 1 내지 제 8 선택 동작 구동부를 구성하는 P채널 MOSFET 각각은 제 1 전원 전압(VHH8)을 공급받는 소스를 갖는다. 또한, 연속 동작 구동부 및 제 1 내지 제 8 선택 동작 구동부를 구성하는 N채널 MOSFET 각각은 제 1 전원 전압(VHH8)보다 낮은 제 2 전원 전압(VLL8)을 공급받는 소스를 갖는다.
일반적으로, 제 i 구동 회로(20-i)에서, 연속 동작 구동부 및 제 1 내지 제 8 선택 동작 구동부를 구성하는 P채널 MOSFET 각각은 제 1 전원 전압(VHHi)을 공급받는 소스를 갖는다. 또한, 연속 동작 구동부 및 제 1 내지 제 8 선택 동작 구동부를 구성하는 N채널 MOSFET 각각은 제 1 전원 전압(VHHi)보다 낮은 제 2 전원 전압(VLLi)을 공급받는 소스를 갖는다.
도 2에 나타낸 바와 같이, 제 1 구동 회로(20-1)는 전압 레벨 컨버터(231) 및 차동/단일 체인저(232)를 포함한다. 전압 레벨 컨버터(231)는 한 쌍의 역상 입력 신호(DINN1 및 DINP1) 및 제 1 선택 신호(SEL1)를 공급받는다. 전압 레벨 컨버터(231)는 한 쌍의 역상 입력 신호(DINN1 및 DINP1)의 전압 레벨을 변환하여 변환된 전압 레벨을 만들어낸다. 차동/단일 체인저(232)는, 제 1 선택 신호(SEL1)에 응답하여, 전압 레벨 컨버터(231)에 의해 만들어진 변환된 전압 레벨과 관련해 "차동"과 "단일 구동" 사이의 변경을 행한다.
구체적으로, 제 1 선택 신호(SEL1)가 "차동"을 지시할 경우, 전압 레벨 컨버터(231)는 구동 입력 신호로서 한 쌍의 역상 입력 신호(DINN1 및 DINP1)를 공급받는다. 한편, 제 1 선택 신호(SEL1)를 논리 "H" 레벨 또는 논리 "L" 레벨로 설정함으로써 제 1 선택 신호(SEL1)가 "단일 구동"을 지시할 경우, 전압 레벨 컨버터(231)는 구동 입력 신호로서 하나의 입력 신호(DINP1)만을 공급받고, 따라서 다른 입력 신호(DINN1)가 오픈 상태로 되어 전압 레벨 컨버터(231)를 이용할 수 있다.
여하튼, 전압 레벨 컨버터(231) 및 차동/단일 체인저(232)의 조합은 한 쌍의 역상 입력 신호(DINN1 및 DINP1)에 의거하여 서로 논리 레벨이 인버팅된 제 1 및 제 2 논리 입력 신호를 생성하는 논리 레벨 생성 회로(230)로서 동작 가능하다.
제 1 구동 회로(20-1)는 연속 동작 NAND 게이트(240P) 및 정상 동작 AND 게이트(240N)를 더 포함한다. 연속 동작 NAND 게이트(240P)는 제 1 논리 입력 신호들간을 부정 논리곱해서, 연속 동작 부정 논리곱된 결과를 10개의 P채널 MOSFET(210P)의 게이트에 공급한다. 연속 동작 AND 게이트(240N)는 제 2 논리 입력 신호들간을 논리곱해서, 연속 동작 논리곱된 결과를 10개의 N채널 MOSFET(210N)에 공급한다. 따라서, 연속 동작 NAND 게이트(240P) 및 연속 동작 AND 게이트(240N)의 조합은, 제 1 및 제 2 논리 입력 신호에 응답하여, 연속 동작 구동부(210)에, 연속 동작 구동부(210)를 연속 동작시키는 신호를 공급하는 동작 회로로서 기능한다. 환언하면, 동작 회로는 입력 신호(DINN1, DINP1)에 응답하여 연속 동작 구동부(210)를 연속 동작시키는 회로이다.
도 1에 나타낸 바와 같이, 커맨드 디코더(직렬 인터페이스)(30)는 제 1 구동 회로(20-1)에, 제 1 내지 제 8 선택 동작 구동부(221 내지 228)를 선택하기 위해 제 1 내지 제 8 선택 신호로서, 제 1 내지 제 8 포지티브(positive) 선택 신호(CH1D0, CH1D1, CH1D2, CH1D3, CH1D4, CH1D5, CH1D6, 및 CH1D7) 및 제 1 내지 제 8 네거티브(negative) 선택 신호(CH1D0L, CH1D1L, CH1D2L, CH1D3L, CH1D4L, CH1D5L, CH1D6L, 및 CH1D7L)를 각각 공급한다.
마찬가지로, 커맨드 디코더(직렬 인터페이스)(30)는 제 2 구동 회로(20-2)에, 제 1 내지 제 8 선택 동작 구동부를 선택하기 위해 제 1 내지 제 8 선택 신호로서, 제 1 내지 제 8 포지티브 선택 신호(CH2D0, CH2D1, CH2D2, CH2D3, CH2D4, CH2D5, CH2D6, 및 CH2D7) 및 제 1 내지 제 8 네거티브 선택 신호(CH2D0L, CH2D1L, CH2D2L, CH2D3L, CH2D4L, CH2D5L, CH2D6L, 및 CH2D7L)를 각각 공급한다.
커맨드 디코더(직렬 인터페이스)(30)는 제 8 구동 회로(20-8)에, 제 1 내지 제 8 선택 동작 구동부를 선택하기 위해 제 1 내지 제 8 선택 신호로서, 제 1 내지 제 8 포지티브 선택 신호(CH8D0, CH8D1, CH8D2, CH8D3, CH8D4, CH8D5, CH8D6, 및 CH8D7) 및 제 1 내지 제 8 네거티브 선택 신호(CH8D0L, CH8D1L, CH8D2L, CH8D3L, CH8D4L, CH8D5L, CH8D6L, 및 CH8D7L)를 각각 공급한다.
일반적으로는, 커맨드 디코더(직렬 인터페이스)(30)는 제 i 구동 회로(20-i)에, 제 1 내지 제 8 선택 동작 구동부를 선택하기 위해 제 1 내지 제 8 선택 신호로서, 제 1 내지 제 8 포지티브 선택 신호(CHiD0, CHiD1, CHiD2, CHiD3, CHiD4, CHiD5, CHiD6, 및 CHiD7) 및 제 1 내지 제 8 네거티브 선택 신호(CHiD0L, CHiD1L, CHiD2L, CHiD3L, CHiD4L, CHiD5L, CHiD6L, 및 CHiD7L)를 각각 공급한다.
도 2에 나타낸 바와 같이, 제 1 구동 회로(20-1)는 제 1 내지 제 8 선택 동작 NAND 게이트(251P, 252P, 253P, 254P, 255P, 256P, 257P, 258P) 및 제 1 내지 제 8 선택 동작 AND 게이트(251N, 252N, 253N, 254N, 255N, 256N, 257N, 258N)를 더 포함한다.
제 1 선택 동작 NAND 게이트(251P)는 제 1 논리 입력 신호와 제 1 포지티브 선택 신호(CH1D0)를 부정 논리곱해서 제 1 선택 동작 부정 논리곱된 결과를 10개의 P채널 MOSFET(221P)에 공급한다. 제 1 선택 동작 AND 게이트(251N)는 제 2 논리 입력 신호와 제 1 네거티브 선택 신호(CH1D0L)를 논리곱해서 제 1 선택 동작 논리곱된 결과를 10개의 N채널 MOSFET(221N)에 공급한다. 따라서, 제 1 선택 동작 NAND 게이트(251P)와 제 1 선택 동작 AND 게이트(251N)의 조합은 제 1 선택 신호(CH1D0, CH1D0L)에 응답하여 제 1 선택 동작 구동부(221)를 선택적으로 구동하는 제 1 선택 회로부로서 기능한다.
제 2 선택 동작 NAND 게이트(252P)는 제 1 논리 입력 신호와 제 2 포지티브 선택 신호(CH1D1)를 부정 논리곱해서 제 2 선택 동작 부정 논리곱된 결과를 20개의 P채널 MOSFET(222P)에 공급한다. 제 2 선택 동작 AND 게이트(252N)는 제 2 논리 입력 신호와 제 2 네거티브 선택 신호(CH1D1L)를 논리곱해서 제 2 선택 동작 논리곱된 결과를 20개의 N채널 MOSFET(222N)에 공급한다. 따라서, 제 2 선택 동작 NAND 게이트(252P)와 제 2 선택 동작 AND 게이트(252N)의 조합은 제 2 선택 신호(CH1D1, CH1D1L)에 응답하여 제 2 선택 동작 구동부(222)를 선택적으로 구동하는 제 2 선택 회로부로서 기능한다.
제 3 선택 동작 NAND 게이트(253P)는 제 1 논리 입력 신호와 제 3 포지티브 선택 신호(CH1D2)를 부정 논리곱해서 제 3 선택 동작 부정 논리곱된 결과를 40개의 P채널 MOSFET(223P)에 공급한다. 제 3 선택 동작 AND 게이트(253N)는 제 2 논리 입력 신호와 제 3 네거티브 선택 신호(CH1D2L)를 논리곱해서 제 3 선택 동작 논리곱된 결과를 40개의 N채널 MOSFET(223N)에 공급한다. 따라서, 제 3 선택 동작 NAND 게이트(253P)와 제 3 선택 동작 AND 게이트(253N)의 조합은 제 3 선택 신호(CH1D2, CH1D2L)에 응답하여 제 3 선택 동작 구동부(223)를 선택적으로 구동하는 제 3 선택 회로부로서 기능한다.
제 4 선택 동작 NAND 게이트(254P)는 제 1 논리 입력 신호와 제 4 포지티브 선택 신호(CH1D3)를 부정 논리곱해서 제 4 선택 동작 부정 논리곱된 결과를 80개의 P채널 MOSFET(224P)에 공급한다. 제 4 선택 동작 AND 게이트(254N)는 제 2 논리 입력 신호와 제 4 네거티브 선택 신호(CH1D3L)를 논리곱해서 제 4 선택 동작 논리곱된 결과를 80개의 N채널 MOSFET(224N)에 공급한다. 따라서, 제 4 선택 동작 NAND 게이트(254P)와 제 4 선택 동작 AND 게이트(254N)의 조합은 제 4 선택 신호(CH1D3, CH1D3L)에 응답하여 제 4 선택 동작 구동부(224)를 선택적으로 구동하는 제 4 선택 회로부로서 기능한다.
제 5 선택 동작 NAND 게이트(255P)는 제 1 논리 입력 신호와 제 5 포지티브 선택 신호(CH1D4)를 부정 논리곱해서 제 5 선택 동작 부정 논리곱된 결과를 160개의 P채널 MOSFET(225P)에 공급한다. 제 5 선택 동작 AND 게이트(255N)는 제 2 논리 입력 신호와 제 5 네거티브 선택 신호(CH1D4L)를 논리곱해서 제 5 선택 동작 논리곱된 결과를 160개의 N채널 MOSFET(225N)에 공급한다. 따라서, 제 5 선택 동작 NAND 게이트(255P)와 제 5 선택 동작 AND 게이트(255N)의 조합은 제 5 선택 신호(CH1D4, CH1D4L)에 응답하여 제 5 선택 동작 구동부(225)를 선택적으로 구동하는 제 5 선택 회로부로서 기능한다.
제 6 선택 동작 NAND 게이트(256P)는 제 1 논리 입력 신호와 제 6 포지티브 선택 신호(CH1D5)를 부정 논리곱해서 제 6 선택 동작 부정 논리곱된 결과를 320개의 P채널 MOSFET(226P)에 공급한다. 제 6 선택 동작 AND 게이트(256N)는 제 2 논리 입력 신호와 제 6 네거티브 선택 신호(CH1D5L)를 논리곱해서 제 6 선택 동작 논리곱된 결과를 320개의 N채널 MOSFET(226N)에 공급한다. 따라서, 제 6 선택 동작 NAND 게이트(256P)와 제 6 선택 동작 AND 게이트(256N)의 조합은 제 6 선택 신호(CH1D5, CH1D5L)에 응답하여 제 6 선택 동작 구동부(226)를 선택적으로 구동하는 제 6 선택 회로부로서 기능한다.
제 7 선택 동작 NAND 게이트(257P)는 제 1 논리 입력 신호와 제 7 포지티브 선택 신호(CH1D6)를 부정 논리곱해서 제 7 선택 동작 부정 논리곱된 결과를 640개의 P채널 MOSFET(227P)에 공급한다. 제 7 선택 동작 AND 게이트(257N)는 제 2 논리 입력 신호와 제 7 네거티브 선택 신호(CH1D6L)를 논리곱해서 제 7 선택 동작 논리곱된 결과를 640개의 N채널 MOSFET(227N)에 공급한다. 따라서, 제 7 선택 동작 NAND 게이트(257P)와 제 7 선택 동작 AND 게이트(257N)의 조합은 제 7 선택 신호(CH1D6, CH1D6L)에 응답하여 제 7 선택 동작 구동부(227)를 선택적으로 구동하는 제 7 선택 회로부로서 기능한다.
제 8 선택 동작 NAND 게이트(258P)는 제 1 논리 입력 신호와 제 8 포지티브 선택 신호(CH1D7)를 부정 논리곱해서 제 8 선택 동작 부정 논리곱된 결과를 1280개의 P채널 MOSFET(228P)에 공급한다. 제 8 선택 동작 AND 게이트(258N)는 제 2 논리 입력 신호와 제 8 네거티브 선택 신호(CH1D7L)를 논리곱해서 제 8 선택 동작 논리곱된 결과를 1280개의 N채널 MOSFET(228N)에 공급한다. 따라서, 제 8 선택 동작 NAND 게이트(258P)와 제 8 선택 동작 AND 게이트(258N)의 조합은 제 8 선택 신호(CH1D7, CH1D7L)에 응답하여 제 8 선택 동작 구동부(228)를 선택적으로 구동하는 제 8 선택 회로부로서 기능한다.
여하튼, 제 1 내지 제 8 선택 회로부의 조합은 입력 신호 및 제어 신호에 응답하여 제 1 내지 제 8 선택 동작 구동부(221 내지 228)를 선택적으로 구동하는 선택 회로로서 기능한다.
도 2에 나타낸 바와 같이, 제 1 구동 회로(20-1)에서, 연속 동작 구동부(210)의 출력 단자(즉, 10개의 CMOSFET의 드레인) 및 제 1 내지 제 8 선택 동작 구동부(221 내지 228)(즉, (10×2(n-1))개의 CMOSFET의 드레인)의 출력 단자는 신호 라인(260)에 의해 서로 연결된다. 따라서, 신호 라인(260)은 연속 동작 구동 신호 및 제 1 내지 제 8 선택 동작 구동 신호를 조합하여, 조합된 제 1 구동 신호(DOUT1)를 고체 촬상 소자(CCD)에 공급하는 공급 배치부로서 기능한다.
마찬가지로, 제 2 구동 회로(20-2)는 조합된 제 2 구동 신호(DOUT2)를 고체 촬상 소자(CCD)에 공급하고, 제 8 구동 회로(20-8)는 조합된 제 8 구동 신호(DOUT8)를 고체 촬상 소자(CCD)에 공급한다. 일반적으로, 제 i 구동 회로(20-i)는 조합된 제 i 구동 신호(DOUTi)를 고체 촬상 소자(CCD)에 공급한다.
도 3은 구동 디바이스(10)의 제 1 구동 회로(20-1)에서 입력/출력되는 신호를 나타내는 파형도이다.
제 1 구동 회로(20-1)는 제 1 입력 신호로서, 도 3의 제 1 및 제 2 라인을 따라 나타낸 바와 같이 서로 역상인 한 쌍의 역상 입력 신호(DINP1 및 DINN1)를 공급받는다. 도시되는 예에서, 한 쌍의 역상 입력 신호(DINP1 및 DINN1) 각각은 0볼트와 3.3볼트 사이에서 변화된다.
제 1 구동 회로(20-1)는 도 3의 제 3 라인을 따라 나타낸 바와 같이, 조합된 제 1 구동 신호(DOUT1)를 만들어낸다. 상술한 바와 같이, 제 1 구동 회로(20-1)는, 전원 전압으로서 제 1 전원 전압(VHH1) 및 제 2 전원 전압(VLL1)을 공급받는다. 따라서, 조합된 제 1 구동 신호(DOUT1)는, 제 2 전원 전압(VLL1)과 제 1 전원 전압(VHH1) 사이의 차와 동일한 진폭을 갖는 신호를 포함한다.
도 1로 돌아가서, 제어 회로(커맨드 디코더)(30)는 외부 커맨드로서 구동 능력 설정 데이터인 직렬 커맨드(CMD DATA), 직렬 커맨드의 데이터 길이를 나타내는 데이터 길이 신호(CMD EN), 데이터 판독 시 및 텔레메트리(telemetry) 데이터의 출력 시의 타이밍 신호인 클록 신호(GCLK), 및 리셋 신호(RESET)를 공급받는다.
제어 회로(커맨드 디코더)(30)는 직렬 커맨드(CMD DATA)의 정상 동작 시에 만들어지는 텔레메트리 스트로브(strobe) 신호(TLM STB), 및 하나의 입력의 직렬 커맨드의 일반 판독 시의 순응 신호인 텔레메트리 데이터(TLM DATA)를 만들어낸다.
도 4는 제어 회로(커맨드 디코더)(30)에서 입력/출력되는 신호의 타이밍도이다.
예시되는 예에서, 클록 신호(GCLK)는 도 4의 최상부로부터 제 2 라인을 따라 나타낸 바와 같이 125㎑의 클록 주파수를 갖는다. 직렬 커맨드(CMD DATA)는 최상부로부터 제 3 라인을 따라 나타낸 바와 같이 D0 내지 D31로 구성되는 32비트의 직렬 데이터를 포함한다. 따라서, 데이터 길이 신호(CMD EN)는 도 4에서의 제 1 또는 최상부 라인을 따라 나타낸 바와 같이 256.0㎲ 동안 논리 L 레벨의 신호이다. 데이터 길이 신호(CMD EN)는 최상부로부터 제 6 라인을 따라 나타낸 바와 같이, 556㎲ 이상과 동일한 기간을 갖는다.
최상부로부터 제 3 및 제 4 라인을 따라 나타낸 바와 같이 직렬 데이터(CMD DATA)의 판독이 완료에 도달하는 시각으로부터 44.0㎲ 경과 후의 시각에, 제어 회로(커맨드 디코더)(30)는 텔레메트리 스트로브 신호(TLM STB) 및 텔레메트리 데이터(TLM DATA)를 만들어낸다. 또한, 텔레메트리 스트로브 신호(TLM STB)는 최상부로부터 제 9 라인을 따라 나타낸 바와 같이 556㎲ 이상과 동일한 기간을 가진다.
도 1에 나타낸 바와 같이, 제어 회로(커맨드 디코더)(30)는 해당 구동 디바이스(아날로그 ASIC)(10)를 식별하기 위해 4개의 ID 단자(ID1, ID2, ID3, ID4)를 갖는다. 따라서, 하나의 구동 디바이스(아날로그 ASIC)(10)에서 채널의 수가 부족하면, 복수의 구동 디바이스(아날로그 ASIC)를 동시에 사용할 수 있다.
이하, 구동 디바이스(10)에서의 제 1 구동 회로(20-1)의 CCD 구동 능력을 변경할 경우의 동작을 설명한다.
제어 회로(커맨드 디코더)(30)로부터 제 1 구동 회로(20-1)로 보내지는 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7) 및 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L) 각각은 최소 유효 비트(LSB; least significant bit) 내지 최대 유효 비트(MSB; most significant bit)의 "xxxxxxxx"의 8비트에 의해 나타나는 것으로 상정한다. 8비트의 LSB는 제 1 포지티브 선택 신호(CH1D0) 및 제 1 네거티브 선택 신호(CH1D0L)를 나타내는 한편, 8비트의 MSB는 제 8 포지티브 선택 신호(CH1D7) 및 제 8 네거티브 선택 신호(CH1D7L)를 나타내는 것으로 한다.
우선, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00000000"를 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00000000"을 지시하는 것으로 상정한다. 이 경우에, 모든 제 1 내지 제 8 선택 동작 NAND 게이트(251P 내지 258P) 및 제 1 내지 제 8 선택 동작 AND 게이트(251N 내지 258N)는 턴오프된다. 따라서, 모든 제 1 내지 제 8 선택 동작 구동부(221 내지 228)는 구동되지 않고 연속 동작 구동부(210)만 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 10이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00000001"를 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00000001"을 지시하는 것으로 상정한다. 이 경우에, 제 1 선택 동작 NAND 게이트(251P) 및 제 1 선택 동작 AND 게이트(251P)만 턴온되는 한편, 제 2 내지 제 8 선택 동작 NAND 게이트(252P 내지 258P) 및 제 2 내지 제 8 선택 동작 AND 게이트(252N 내지 258N)는 턴오프된다. 결과적으로, 제 1 선택 동작 구동부(221) 및 연속 동작 구동부(210)는 구동되는 한편, 제 2 내지 제 8 선택 동작 구동부(222 내지 228)는 구동되지 않는다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 20이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00000010"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00000010"을 지시하는 것으로 상정한다. 이 경우에, 제 2 선택 동작 NAND 게이트(252P) 및 제 2 선택 동작 AND 게이트(252N)만 턴온된다. 결과적으로, 제 2 선택 동작 구동부(222) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 30이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00000011"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00000011"을 지시하는 것으로 상정한다. 이 경우에, 제 1 및 제 2 선택 동작 NAND 게이트(251P 및 252P) 및 제 1 및 2 선택 동작 AND 게이트(251N 및 252N)만 턴온된다. 결과적으로, 제 1 및 제 2 선택 동작 구동부(221 및 222) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 40이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00000100"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00000100"을 지시하는 것으로 상정한다. 이 경우에, 제 3 선택 동작 NAND 게이트(253P) 및 제 3 선택 동작 AND 게이트(253N)만 턴온된다. 결과적으로, 제 3 선택 동작 구동부(223) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 50이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00001000"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00001000"을 지시하는 것으로 상정한다. 이 경우에, 제 4 선택 동작 NAND 게이트(254P) 및 제 4 선택 동작 AND 게이트(254N)만 턴온된다. 결과적으로, 제 4 선택 동작 구동부(224) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 90이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00010000"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00010000"을 지시하는 것으로 상정한다. 이 경우에, 제 5 선택 동작 NAND 게이트(255P) 및 제 5 선택 동작 AND 게이트(255N)만 턴온된다. 결과적으로, 제 5 선택 동작 구동부(225) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 170이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "00100000"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "00100000"을 지시하는 것으로 상정한다. 이 경우에, 제 6 선택 동작 NAND 게이트(256P) 및 제 6 선택 동작 AND 게이트(256N)만 턴온된다. 결과적으로, 제 6 선택 동작 구동부(226) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 330이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "01000000"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "01000000"을 지시하는 것으로 상정한다. 이 경우에, 제 7 선택 동작 NAND 게이트(257P) 및 제 7 선택 동작 AND 게이트(257N)만 턴온된다. 결과적으로, 제 7 선택 동작 구동부(227) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 650이다.
이어서, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "10000000"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "10000000"을 지시하는 것으로 상정한다. 이 경우에, 제 8 선택 동작 NAND 게이트(258P) 및 제 8 선택 동작 AND 게이트(258N)만 턴온된다. 결과적으로, 제 8 선택 동작 구동부(228) 및 연속 동작 구동부(210)가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 1290이다.
마지막으로, 제 1 내지 제 8 포지티브 선택 신호(CH1D0 내지 CH1D7)는 "11111111"을 지시하는 한편, 제 1 내지 제 8 네거티브 선택 신호(CH1D0L 내지 CH1D7L)도 "11111111"을 지시하는 것으로 상정한다. 이 경우에, 모든 제 1 내지 제 8 선택 동작 NAND 게이트(251P 내지 258P) 및 제 1 내지 제 8 선택 동작 AND 게이트(251N 내지 258N)가 턴온된다. 결과적으로, 제 1 내지 제 8 선택 동작 구동부(221 내지 228) 및 연속 동작 구동부(210) 모두가 구동된다. 따라서, 제 1 구동 회로(20-1)의 CCD를 구동하는 CMOSFET의 병렬 수는 2560이다.
상술한 바와 같이, 소정 수의 단위(10 단위)로 해서 제 1 구동 회로(20-1)에서 CCD를 구동하는 CMOSFET의 병렬 수를 변경할 수 있다. CCD를 구동하는 CMOSFET의 병렬 수를 변경함으로써, 제 1 구동 회로(20-1)는 가변적 출력 임피던스를 갖는다. 결과적으로, 용량성 부하로서 기능하는 CCD를 구동하기 위한 구동 신호의 상승 및 하강 시간을 자유롭게 변경할 수 있다.
이하, 본 발명의 제 1 실시형태에 따른 구동 디바이스(10)의 효과를 설명한다.
제 1 효과는 소수의 제어 신호를 이용하여 구동 회로에서 구동되는 FET의 병렬 수를 쉽게 병결할 수 있다는 것이다. 이는, 서로 병렬로 연결되는 (M×2(N-1))개의 P채널 FET의 드레인이 서로 병렬로 연결되는 (M×2(N-1))개의 N채널 FET의 드레인에 연결되는 제 1 내지 제 N 선택 동작 구동부를 구동 회로가 포함하고, 제 1 내지 제 N 선택 동작 구동부는 제어 신호에 의해 선택적으로 구동되기 때문이다.
제 2 효과는 소정 수의 단위로 소수의 제어 신호를 이용하여 구동 회로에서 구동되는 FET의 병렬 수를 임의로 변경할 수 있다는 것이다. 이는, 제 1 내지 제 N 선택 동작 구동부 각각이 소정 수 M과 2의 (n-1)승에 의해 얻어지는 수를 곱함으로써 얻어지는 수와, 수가 동일한 상보적 FET를 포함하기 때문이다.
제 3 효과는 외부 커맨드(직렬 커맨드)를 이용하여, 고체 촬상 소자(CCD)의 구동 능력을 변경할 수 있다는 것이다(구동 신호의 상승 및 하강 시간).
제 4 효과는 출력의 구동 신호 레벨이 CCD마다 상이해도, 출력 전압을 변경할 수 있다는 것이다. 이는, 외부로부터 공급되는 전원 전압(제 1 및 제 2 전원 전압)을 변경함으로써, 소정 범위(예를 들면, +10V 내지 -10V 범위)에서 구동 신호의 출력 전압을 변경할 수 있기 때문이다.
제 5 효과는 복수의 구동 디바이스(아날로그 ASIC)를 동시에 이용할 수 있다는 것이다. 이는, 구동 디바이스가 아날로그 ASIC로 구성되는 경우에, 해당 아날로그 ASIC를 식별하기 위한 ID 단자가 제어 회로(커맨드 디코더)에 제공되기 때문이다.
제 6 효과는 세밀한 제어가 가능하다는 것이다. 이는, 구동 능력이 작은 복수의 FET 각각을 서로 병렬로 연결하기 때문이다.
제 7 효과는 구동 능력의 설정의 변경을 지원할 수 있다는 것이다. 이는, 구동 능력의 설정이 외부 커맨드(직렬 커맨드)에 의해 수행되므로, 설정의 일부 변경이 있어도 지원 가능하기 때문이다.
제 8 효과는 개별 CCD에 매치되는 최적의 타이밍 신호를 제공할 수 있다는 것이다. 이는, CCD를 구동하는 모든 타이밍 신호가 상이한 회로로부터 공급되기 때문이다.
[제 2 실시형태]
도 5는 본 발명의 제 2 실시형태에 따른 고체 촬상 소자용 구동 디바이스(10A)를 나타내는 블록도이다. 예시되는 본 예에서는, 고체 촬상 소자가 CCD를 포함하지만, 고체 촬상 소자가 그에 한정되는 것은 아니다. 이하, 고체 촬상 소자용 구동 디바이스(10A)는 단순히 "구동 디바이스"라 한다.
예시된 구동 디바이스(10A)는, 도 1의 도시에서의 제 1 내지 제 8 구동 회로가 변형(이하에서 명확해짐)되어 있는 것을 제외하고는, 도 1에 도시된 구동 디바이스(10)와 구조 및 동작이 유사하다. 따라서, 제 1 내지 제 8 구동 회로는 20A-1, 20A-2, ..., 20A-8로 각각 표시된다. 도 1에 나타낸 컴포넌트와 유사한 기능한 갖는 컴포넌트에는 동일한 부호를 부여한다. 설명의 간략화를 위해 차이에 대해서만 상세한 설명을 한다.
제 1 내지 제 8 구동 회로(20A-1 내지 20A-8)는 서로 구조가 유사하다. 따라서, 이하, 주로 제 1 구동 회로(20A-1)에 대해서 상세히 설명한다.
도 6은 제 1 구동 회로(20A-1)의 내부 구성을 상세히 나타내는 회로도이다. 도시된 제 1 구동 회로(20A-1)는, 연속 동작 구동부(210) 및 동작 회로(240P, 240N)가 제 1 구동 회로(20-1)에서 생략되는 것을 제외하고는, 도 2에 나타낸 제 1 구동 회로(20-1)와 구조 및 동작이 유사하다. 즉, 제 1 구동 회로(20A-1)는 논리 레벨 생성 회로(230), 제 1 내지 제 8 선택 동작 구동부(221 내지 228), 제 1 내지 제 8 선택 회로부((251P, 251N) 내지 (258P, 258N)) 및 공급 배치부(260)를 포함한다.
제 1 구동 회로(20A-1)의 동작은 제 1 구동 회로(20-1)와 유사하므로, 그 설명을 생략한다.
또한, 본 발명의 제 2 실시형태에 따른 구동 디바이스(10A)의 효과는 본 발명의 제 1 실시형태에 따른 구동 디바이스(10)와 유사하므로, 그 설명을 생략한다.
본 발명을 특별히 그 실시형태들과 관련하여 도시 및 설명했지만, 본 발명이 그 실시형태들에 한정되는 것은 아니다. 특허청구범위에 의해 정의된 바와 같이, 본 발명의 요지 및 범주에서 벗어나지 않고 형태 및 세부에서의 다양한 변경이 이루어질 수 있음을 당업자는 이해할 것이다. 예를 들면, 상술한 실시형태에서, 구동 디바이스가 아날로그 ASIC로 구성되지만, 구동 디바이스는 개별 트랜지스터들로 구성될 수 있다. 또한, FET(field effect transistor)는 MOSFET에 한정되는 것이 아니고, 다른 FET가 이용될 수 있다. 또한, MOSFET를 대신하여, 일정한 구동 능력을 갖는 CCD 구동용 IC가 이용될 수 있다.
본 발명은 소형, 경량, 및 저전력 소모가 요구되는 인공 위성에 탑재되는 CCD용 구동 디바이스에 적용 가능하다.
Claims (12)
- 적어도 하나의 구동 회로(20A-1, 20A-2, ..., 20A-8) 및 상기 구동 회로를 제어하는 제어 신호를 만들어내는 제어 회로(30)를 포함하는, 고체 촬상 소자를 구동하는 구동 디바이스(10A)에 있어서,
상기 구동 회로(20A-i)는,
제 1 내지 제 N 선택 동작 구동 신호를 선택적으로 만들어내는 제 1 내지 제 N 선택 동작 구동부(221-228)로서, N이 2 이상의 정수를 나타내고, n번째 선택 동작 구동부(22n)는 서로 병렬로 연결되는 (M×2(n-1))개의 P채널 FET(22nP) 및 서로 병렬로 연결되는 (M×2(n-1))개의 N채널 FET(22nN)를 포함하고, M이 1 이상의 정수를 나타내고 n이 1 내지 N 각각을 나타내고, 상기 (M×2(n-1))개의 P채널 FET(22nP)가 상기 (M×2(n-1))개의 N채널 FET(22nN)의 드레인에 연결되는 드레인을 갖는, 상기 제 1 내지 제 N 선택 동작 구동부(221-228);
입력 신호(DINPi, DINNi) 및 제어 신호에 응답하여, 상기 제 1 내지 제 N 선택 동작 구동부(221-228)를 선택적으로 구동하는 선택 회로(251P-258P, 251N-258N); 및
상기 제 1 내지 제 N 선택 동작 구동 신호를 조합하여, 조합된 구동 신호(DOUTi)를 상기 고체 촬상 소자에 공급하는 공급 배치부(260)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 1 항에 있어서,
상기 제어 회로는 외부 커맨드(CMD DATA)에 응답하여, 상기 제어 신호로서, 상기 제 1 내지 제 N 선택 동작 구동부(221-228)를 각각 선택적으로 동작시키기 위한 제 1 내지 제 N 선택 신호(CHiD0-CHiD7, CHiD0L-CHiD7L)를 만들어내는 커맨드 디코더(30)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 2 항에 있어서,
상기 구동 디바이스(10A)는 상기 입력 신호로서, 서로 역상(opposite phase)인 한 쌍의 역상 입력 신호(DINPi, DINNi)를 수신하고,
상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 구성하는 P채널 FET(221P-228P) 각각은 제 1 전원 전압(VHHi)을 공급받는 소스를 갖고,
상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 구성하는 N채널 FET(221N-228N) 각각은 상기 제 1 전원 전압보다 낮은 제 2 전원 전압(VLLi)을 공급받는 소스를 갖고,
상기 구동 회로(20A-i)는 상기 한 쌍의 역상 신호(DINPi, DINNi)에 의거하여 서로 역(inverse) 논리 레벨을 갖는 제 1 및 제 2 논리 입력 신호를 생성하는 논리 레벨 생성 회로(230)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 3 항에 있어서,
상기 선택 회로는 제 1 내지 제 N 선택 신호(CHiD0-CHiD7, CHiD0L-CHiD7L)에 응답하여, 상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 선택적으로 구동하는 제 1 내지 제 N 선택 회로부(251P-258P, 251N-258N)를 각각 포함하는 것을 특징으로 하는 구동 디바이스. - 제 4 항에 있어서,
상기 커맨드 디코더(30)는, 상기 제 1 내지 제 N 선택 신호로서, 각각 상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 선택하도록, 서로 역 극성(reverse polarity)을 갖는 제 1 내지 제 N 포지티브(positive) 선택 신호(CHiD0-CHiD7) 및 제 1 내지 제 N 네거티브(negative) 선택 신호(CHiD0L-CHiD7L)를 만들어내고,
n번째 선택 회로부는,
상기 제 1 논리 입력 신호 및 n번째 포지티브 선택 신호(CHiD(n-1))를 부정 논리곱해서, n번째 선택 동작 부정 논리곱된 결과를 상기 (M×2(n-1))개의 P채널 FET(22nP)의 게이트에 공급하는 n번째 선택 동작 NAND 게이트(25nP); 및
상기 제 2 논리 입력 신호 및 n번째 네거티브 선택 신호(CHiD(n-1)L)를 논리곱해서, n번째 선택 동작 논리곱된 결과를 상기 (M×2(n-1))개의 N채널 FET(22nN)의 게이트에 공급하는 n번째 선택 동작 AND 게이트(25nN)를 포함하는 것을 특징으로 하는 구동 디바이스. - 적어도 하나의 구동 회로(20-1, 20-2, ..., 20-8) 및 상기 구동 회로(20-i)를 제어하는 제어 신호를 만들어내는 제어 회로(30)를 포함하는, 고체 촬상 소자를 구동하는 구동 디바이스(10)에 있어서,
상기 구동 회로(20-i)는,
연속 동작 구동 신호를 연속해서 만들어내는 연속 동작 구동부(210)로서, 서로 병렬로 연결되는 M개의 P채널 FET(210P) 및 서로 병렬로 연결되는 M개의 N채널 FET(210N)를 포함하며, M이 1 이상의 정수를 나타내고 상기 M개의 P채널 FET(210P)가 상기 M개의 N채널 FET(210N)의 드레인에 연결되는 드레인을 갖는 상기 연속 동작 구동부(210);
입력 신호(DINPi, DINNi)에 응답하여, 상기 연속 동작 구동부(210)를 연속 동작시키는 동작 회로(240P, 240N);
제 1 내지 제 N 선택 동작 구동 신호를 선택적으로 만들어내는 제 1 내지 제 N 선택 동작 구동부(221-228)로서, N이 2 이상의 정수를 나타내고, n번째 선택 동작 구동부(22n)는 서로 병렬로 연결되는 (M×2(n-1))개의 P채널 FET(22nP) 및 서로 병렬로 연결되는 (M×2(n-1))개의 N채널 FET(22nN)를 포함하며, n이 1 내지 N 각각을 나타내고, 상기 (M×2(n-1))개의 P채널 FET(22nP)가 상기 (M×2(n-1))개의 N채널 FET(22nN)의 드레인에 연결되는 드레인을 갖는, 상기 제 1 내지 제 N 선택 동작 구동부(221-228);
상기 입력 신호(DINPi, DINNi) 및 상기 제어 신호에 응답하여 상기 제 1 내지 제 N 선택 동작 구동부(221-228)를 선택적으로 구동하는 선택 회로(251P-258P, 251N-258N); 및
상기 연속 동작 구동 신호와 상기 제 1 내지 제 N 선택 동작 구동 신호를 조합하여, 조합된 구동 신호(DOUTi)를 상기 고체 촬상 소자에 공급하는 공급 배치부(260)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 6 항에 있어서,
상기 제어 회로는 외부 커맨드(CMD DATA)에 응답하여, 상기 제어 신호로서, 상기 제 1 내지 제 N 선택 동작 구동부(221-228)를 선택적으로 동작시키기 위한 제 1 내지 제 N 선택 신호(CHiD0-CHiD7, CHiD0L-CHiD7L)를 만들어내는 커맨드 디코더(30)를 각각 포함하는 것을 특징으로 하는 구동 디바이스. - 제 7 항에 있어서,
상기 구동 디바이스(10)는 상기 입력 신호로서, 서로 역상인 한 쌍의 역상 입력 신호(DINPi, DINNi)를 수신하고,
상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 구성하는 P채널 FET(221P-228P) 각각은 제 1 전원 전압(VHHi)을 공급받는 소스를 갖고,
상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 구성하는 N채널 FET(221N-228N) 각각은 상기 제 1 전원 전압보다 낮은 제 2 전원 전압(VLLi)을 공급받는 소스를 갖고,
상기 구동 회로(20-i)는 상기 한 쌍의 역상 신호(DINPi, DINNi)에 의거하여 서로 역 논리 레벨을 갖는 제 1 및 제 2 논리 입력 신호를 생성하는 논리 레벨 생성 회로(230)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 8 항에 있어서,
상기 동작 회로(240P, 240N)는 상기 제 1 및 제 2 논리 입력 신호에 응답하여, 상기 연속 동작 구동부(210)에, 상기 연속 동작 구동부(210)가 연속 동작하게 하는 신호를 공급하는 것을 특징으로 하는 구동 디바이스. - 제 9 항에 있어서,
상기 동작 회로는,
상기 제 1 논리 레벨 입력 신호들을 부정 논리곱해서 연속 동작 부정 논리곱된 결과를 상기 M개의 P채널 FET(210P)의 게이트에 공급하는 연속 동작 NAND 게이트(240P); 및
상기 제 2 논리 레벨 입력 신호들을 논리곱해서 연속 동작 논리곱된 결과를 상기 M개의 N채널 FET(210N)의 게이트에 공급하는 연속 동작 AND 게이트(240N)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 선택 회로는, 상기 제 1 내지 제 N 선택 신호(CHiD0-CHiD7, CHiD0L-CHiD7L)에 응답하여, 상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 선택적으로 구동하는 제 1 내지 제 N 선택 회로부(251P-258P, 251N-258N)를 포함하는 것을 특징으로 하는 구동 디바이스. - 제 11 항에 있어서,
상기 커맨드 디코더(30)는, 상기 제 1 내지 제 N 선택 신호로서, 각각 상기 제 1 내지 상기 제 N 선택 동작 구동부(221-228)를 선택하도록, 서로 역 극성을 갖는 제 1 내지 제 N 포지티브 선택 신호(CHiD0-CHiD7) 및 제 1 내지 제 N 네거티브 선택 신호(CHiD0L-CHiD7L)를 만들어내고,
n번째 선택 회로부는,
상기 제 1 논리 입력 신호 및 n번째 포지티브 선택 신호(CHiD(n-1))를 부정 논리곱해서, n번째 선택 동작 부정 논리곱된 결과를 상기 (M×2(n-1))개의 P채널 FET(22nP)의 게이트에 공급하는 n번째 선택 동작 NAND 게이트(25nP); 및
상기 제 2 논리 입력 신호 및 n번째 네거티브 선택 신호(CHiD(n-1)L)를 논리곱해서, n번째 선택 동작 논리곱된 결과를 상기 (M×2(n-1))개의 N채널 FET(22nN)의 게이트에 공급하는 n번째 선택 동작 AND 게이트(25nN)를 포함하는 것을 특징으로 하는 구동 디바이스.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000295536A (ja) * | 1999-04-02 | 2000-10-20 | Fuji Photo Film Co Ltd | Ｃｃｄ駆動装置 |
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| US6151186A (en) * | 1996-10-03 | 2000-11-21 | Texas Instruments Incorporated | Trim circuitry and method for accuracy improvement in current sensing for a voice coil driver of the type used to move read/write heads in a hard disk drive, or the like |
| JP3566608B2 (ja) * | 1999-12-28 | 2004-09-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| JP4643802B2 (ja) * | 2000-07-07 | 2011-03-02 | パナソニック株式会社 | 固体撮像素子の駆動装置 |
| US20040056851A1 (en) * | 2002-09-20 | 2004-03-25 | Eastman Kodak Company | Variable drive controller for image sensing systems |
| JP2004248003A (ja) | 2003-02-14 | 2004-09-02 | Sanyo Electric Co Ltd | 撮像装置 |
| JP3967312B2 (ja) * | 2003-11-26 | 2007-08-29 | 松下電器産業株式会社 | 電流駆動装置 |
| JP4202992B2 (ja) | 2004-09-30 | 2008-12-24 | 京セラミタ株式会社 | Ｃｃｄ駆動回路 |
| JP2007336300A (ja) | 2006-06-15 | 2007-12-27 | Canon Inc | 撮像装置及びその制御方法 |
| JP2010057097A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 固体撮像素子およびカメラシステム |
-
2012
- 2012-01-11 JP JP2012003310A patent/JP5975322B2/ja active Active
- 2012-12-20 EP EP12198595.6A patent/EP2615827B1/en active Active
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- 2012-12-26 US US13/727,244 patent/US8817155B2/en active Active
-
2013
- 2013-01-03 CA CA2800427A patent/CA2800427C/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000295536A (ja) * | 1999-04-02 | 2000-10-20 | Fuji Photo Film Co Ltd | Ｃｃｄ駆動装置 |
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
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