JP2016042764A - 駆動回路およびチャージポンプ回路 - Google Patents

Abstract

【課題】スイッチングノイズの低減と高速化を図った駆動回路を提供する。
【解決手段】制御端子ＩＮ１の電圧に応じてトランジスタＭ１を駆動する駆動バッファ回路Ａ１と、駆動バッファ回路Ａ１の出力電圧が閾値電圧になったか否かを検出する電圧検出回路ＤＥＴ１と、電圧検出回路ＤＥＴ１の検出電圧と制御端子ＩＮ１の電圧の論理の組み合わせに応じた電圧を出力する制御回路ＣＴＲＬ１と、制御回路ＣＴＲＬ１の出力電圧に応じてトランジスタＭ１のゲートを制御するトランジスタＭ５とを備える。制御端子ＩＮ１の電圧でトランジスタがＯＦＦからＯＮに制御されるとき、電圧検出回路ＤＥＴ１の出力電圧が閾値電圧になるまでは、制御回路ＣＴＲＬ１の出力電圧によってトランジスタＭ５が駆動バッファ回路Ａ１の駆動能力を補助する。
【選択図】図１

Description

本発明は、スイッチング用のトランジスタのＯＮ抵抗の変化速度の切り替えを可能にした駆動回路およびその駆動回路を用いたチャージポンプ回路に関する。

近年の電子機器では、内部回路のメインチップの消費電力低減のために、使用する電源電圧が著しく低下している。しかし、デジタルとアナログが混在する回路においては、アナログ信号を扱う場合には広いダイナミックレンジや高いＳ／Ｎ比の確保のために、デジタル回路の電源電圧以上の電源電圧、もしくは極性反転した電源電圧が要求される場合がある。

このようなとき、チャージポンプ回路を使用してこれらの課題を解決していた。図４に負の電圧ＶＳＳを生成するチャージポンプ回路の一例を示す。ＩＮ１〜ＩＮ４は制御端子、Ａ１〜Ａ４は駆動バッファ回路、Ｍ１はＰＭＯＳトランジスタ、Ｍ２〜Ｍ４はＮＭＯＳトランジスタ、Ｃ１，Ｃ２はキャパシタである。このチャージポンプ回路は、以下のタイミング（１）〜（８）の繰り返しで制御が行われる。

タイミング（１）：制御端子ＩＮ３の電圧が“Ｈ”レベルになる。これにより、駆動バッファ回路Ａ３が電圧Ｖ３を“Ｈ”レベルにしようと、トランジスタＭ３の入力容量の充電を開始する。電圧Ｖ３が上昇してトランジスタＭ３の閾値電圧に達すると、そのトランジスタＭ３がＯＮする。この後は電圧Ｖ３の上昇に従ってトランジスタＭ３のＯＮ抵抗が減少する。

タイミング（２）：制御端子ＩＮ１の電圧が“Ｌ”レベルになる。これにより、駆動バッファ回路Ａ１が電圧Ｖ１を“Ｌ”レベルにしようと、トランジスタＭ１の入力容量の放電を開始する。電圧Ｖ１が下降してトランジスタＭ１の閾値電圧に達すると、そのトランジスタＭ１がＯＮする。このため、電源ＶＤＤからトランジスタＭ１、キャパシタＣ１、トランジスタＭ３、ＧＮＤへと充電電流が流れ始め、キャパシタＣ１に電荷がチャージされる。

タイミング（３）：制御端子ＩＮ３の電圧が“Ｌ”レベルになる。これにより、駆動バッファ回路Ａ３が電圧Ｖ３を“Ｌ”レベルにしようと、トランジスタＭ３の入力容量の放電を開始する。そして、電圧Ｖ３が下降してトランジスタＭ３のＯＮ抵抗が増大し、キャパシタＣ１への充電電流が減少する。電圧Ｖ３がトランジスタＭ３の閾値電圧より低下すると、そのトランジスタＭ３がＯＦＦし、キャパシタＣ１への充電電流が遮断される。

タイミング（４）：制御端子ＩＮ１の電圧が“Ｈ”レベルになる。これにより、駆動バッファ回路Ａ１が電圧Ｖ１を“Ｈ”レベルにしようと、トランジスタＭ１の入力容量の充電を開始する。電圧Ｖ１が上昇するとトランジスタＭ１のＯＮ抵抗が増大する。そして、電圧Ｖ１がトランジスタＭ１の閾値電圧を超えると、そのトランジスタＭ１がＯＦＦし、キャパシタＣ１の両端はオープン状態となる。これにより、キャパシタＣ１には電圧ＶＤＤが充電される。

タイミング（５）：制御端子ＩＮ２の電圧が“Ｈ”レベルになる。これにより、駆動バッファ回路Ａ２が電圧Ｖ２を“Ｈ”レベルにしようと、トランジスタＭ２の入力容量への充電を開始する。電圧Ｖ２が上昇してトランジスタＭ２の閾値電圧に達すると、そのトランジスタＭ２がＯＮする。

タイミング（６）：制御端子ＩＮ４の電圧が“Ｈ”レベルになる。これにより、駆動バッファ回路Ａ４が電圧Ｖ４を“Ｈ”レベルにしようと、トランジスタＭ４の入力容量への充電を開始する。電圧Ｖ４が上昇して閾値電圧に達するとトランジスタＭ４がＯＮし、トランジスタＭ２とＭ４とを介してキャパシタＣ１とＣ２が並列に接続される。このため、キャパシタＣ１が放電を開始し、キャパシタＣ２への充電とＧＮＤ−ＶＳＳ間に接続された負荷回路への電流供給が行われる。

タイミング（７）：制御端子ＩＮ２の電圧が“Ｌ”レベルになる。これにより、駆動バッファ回路Ａ２が電圧Ｖ２を“Ｌ”レベルにしようと、トランジスタＭ２の入力容量の放電を開始する。電圧Ｖ２が下降するとトランジスタＭ２のＯＮ抵抗が増大し、キャパシタＣ１の放電電流が減少する。そして、電圧Ｖ２がトランジスタＭ２の閾値電圧に達すると、そのトランジスタＭ２がＯＦＦし、キャパシタＣ１の放電電流が遮断される。

タイミング（８）：駆動端子ＩＮ４の電圧が“Ｌ”レベルになる。これにより、駆動バッファ回路Ａ４が電圧Ｖ４を“Ｌ”レベルにしようと、トランジスタＭ４の入力容量の放電を開始する。電圧Ｖ４が下降するとトランジスタＭ４のＯＮ抵抗が増大する。そして、電圧Ｖ４がトランジスタＭ４の閾値電圧に達するとトランジスタＭ４がＯＦＦし、キャパシタＣ１の両端はオープン状態となる。

このように、タイミング（１）→（２）→（３）→（４）→（５）→（６）→（７）→（８）→（１）→（２）→・・・・・・の動作が繰り返される。これによって、キャパシタＣ１に充電された電荷（電圧ＶＤＤ）がキャパシタＣ２に転送される。出力電圧ＶＳＳの値は、キャパシタＣ２への充電が繰り返し行われることにより、最終的にはほぼ−ＶＤＤとなる。

このチャージポンプ回路では、タイミング（１）と（２）、タイミング（３）と（４）、タイミング（５）と（６）、タイミング（７）と（８）を、それぞれ同時に実施することもできるが、充電および放電時の電流の変化を出力段トランジスタ１つのＯＮ抵抗の変化で制御するため、上記のようにそれぞれのタイミングをずらしている。

しかしながら、このようにしても、キャパシタＣ１への充電回路が最終形成されるタイミング（２）とその充電回路が遮断されるタイミング（３）、およびキャパシタＣ１からＣ２への放電回路が最終形成されるタイミング（６）とその放電回路が遮断されるタイミング（７）において、それぞれ流れる電流が急変してスイッチングノイズが発生する。

スイッチングノイズは、電圧ＶＳＳから供給する負荷電流が大きいほど、キャパシタＣ１，Ｃ２への充放電電流が大きくなることで大きくなる。ここで言うスイッチングノイズは、負電圧ＶＳＳを生成するためのキャパシタＣ１，Ｃ２への充放電電流がＧＮＤラインのインピーダンスを流れることによって、抵抗成分による電圧降下と寄生誘導成分による逆起電力が発生して、ＧＮＤレベルの電圧が揺らされることによるノイズであり、負電圧ＶＳＳの負荷となる回路へ及ぼす悪影響を示す。

一般的にチャージポンプ回路としては、大きな負荷を駆動でき、かつスイッチングノイズの影響が小さなものが要求される。スイッチングノイズの低減の１つの方法として、図４におけるチャージポンプ回路の例えばトランジスタＭ１については、そのＯＮ抵抗の減少の変化を、駆動バッファ回路Ａ１の出力インピーダンスを大きくしてその駆動能力を低く設定することで、緩やかな変化にする手法が挙げられる。これにより、トランジスタＭ１のＯＮ時の電流の単位時間当たりの変化量が抑制されるので、ＧＮＤラインの電位の揺れを軽減することができる。よって、スイッチングノイズ自体を小さくでき、生成電圧ＶＳＳへの影響を低減することができる。

しかしこの方法を用いると、トランジスタをＯＮさせる場合では、駆動信号が入力してから当該のトランジスタのＯＮが完了するまでの時間が長くなってしまう。また、トランジスタをＯＦＦさせる場合では、駆動信号が入力してから当該のトランジスタのＯＦＦが完了するまでの期間時間が長くなってしまう。

図５に、（ａ）に示すように、制御端子ＩＮ１の電圧が“Ｈ”レベルから“Ｌ”レベルに低下してからのトランジスタＭ１の入力電圧Ｖ１の変化を、スイッチングノイズ低減のために、（ｂ）に示す急激な変化から（ｃ）に示す緩やかな変化に変更した波形を示す。電圧Ｖ１の変化が緩やかになると、その電圧Ｖ１がトランジスタＭ１の閾値電圧Ｖｔｈ１分だけ低下するまでの時間（ＯＦＦ期間）が長くなっている。

電圧Ｖ１の変化は、スイッチングノイズ低減のためには負荷電流が大きいほど緩やかにする必要があるが、それだけトランジスタＭ１がＯＦＦしている時間が長くなる。このＯＦＦしている時間はデッドタイムそのものであり、電圧変換効率の低下を招く。このように従来では、このデッドタイムの増大により、負荷電流を大きくしながら電圧変換効率を保つことと、スイッチングノイズの低減の両立が困難であった。

本発明の目的は、スイッチングノイズの低減と高速化を図った駆動回路を提供すること、およびその駆動回路を用いて、負荷電流を大きくしても高電圧変換効率の保持とスイッチングノイズの低減が可能になったチャージポンプ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の駆動回路は、制御端子の電圧に応じて第１のトランジスタを駆動する駆動バッファ回路と、該駆動バッファ回路の出力電圧が閾値電圧になったか否かを検出する電圧検出回路と、該電圧検出回路の検出電圧と前記制御端子の電圧の論理の組み合わせに応じた電圧を出力する制御回路と、該制御回路の出力電圧に応じて前記第１のトランジスタのゲートを制御する第２のトランジスタとを備え、前記制御端子の電圧で前記第１のトランジスタがＯＦＦからＯＮに制御されるとき、前記電圧検出回路の出力電圧が前記閾値電圧になるまでは、前記制御回路の出力電圧によって前記第２のトランジスタが前記駆動バッファ回路の駆動能力を補助することを特徴とする。

請求項２にかかる発明の駆動回路は、制御端子の電圧に応じて第１のトランジスタを駆動する駆動バッファ回路と、該駆動バッファ回路の出力電圧が閾値電圧になったか否かを検出する電圧検出回路と、該電圧検出回路の検出電圧と前記制御端子の電圧の論理の組み合わせに応じた電圧を出力する制御回路と、該制御回路の出力電圧に応じて前記第１のトランジスタのゲートを制御する第２のトランジスタとを備え、前記制御端子の電圧で前記第１のトランジスタがＯＮからＯＦＦに制御されるとき、前記電圧検出回路の出力電圧が前記閾値電圧になった後は、前記制御回路の出力電圧によって前記第２のトランジスタが前記駆動バッファ回路の駆動能力を補助することを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の駆動回路において、前記電圧検出回路の前記閾値電圧と前記第１のトランジスタの閾値電圧は、絶対値が等しく設定されていることを特徴とする。

請求項４にかかる発明は、請求項１又は２に記載の駆動回路において、前記電圧検出回路の前記閾値電圧と前記第１のトランジスタの閾値電圧は、絶対値が異なる値に設定され、その差分を前記電圧検出回路と前記制御回路の間に接続した遅延回路で補償したことを特徴とする。

請求項５にかかる発明は、請求項１、２、３又は４に記載の駆動回路において、前記第２のトランジスタの駆動能力は、前記駆動バッファ回路の駆動能力より大きく設定されていることを特徴とする。

請求項６にかかる発明のチャージポンプ回路は、第１のキャパシタを電源端子と接地端子に直列接続する第１および第２のスイッチング素子と、前記第１のキャパシタを第２のキャパシタに並列接続する第３および第４のスイッチング素子とを備え、前記第１のスイッチング素子のＯＮ、前記第２のスイッチング素子のＯＮ、前記第１のスイッチング素子のＯＦＦ、前記第２のスイッチング素子のＯＦＦ、前記第３のスイッチング素子のＯＮ、前記第４のスイッチング素子のＯＮ、前記第３のスイッチング素子のＯＦＦ、前記第４のスイッチング素子のＯＦＦの動作が順次繰り返されることで、前記第２のキャパシタに前記電源端子の電圧を極性反転した電圧を生成するチャージポンプ回路において、前記第１および第４のスイッチング素子を請求項１、３又は５の駆動回路の前記第１のトランジスタで構成し、前記第２および第３のスイッチング素子を請求項２、３、４又は５の駆動回路の前記第１のトランジスタで構成したことを特徴とする。

本発明の駆動回路によれば、第１のトランジスタをＯＦＦからＯＮにあるいはＯＮからＯＦＦに切り替える際に、その第１のトランジスタのＯＮ抵抗の減少あるいはＯＮ抵抗の増大の変化が緩やかになるので、スイッチングノイズを低減できる。また、第１のトランジスタをＯＦＦからＯＮに切り替えるときはＯＮ開始までの時間を短縮でき、ＯＮからＯＦＦに切り替えるときはＯＦＦの途中から完全ＯＦＦになるまでの時間を短縮できるので動作を高速化できる。よって、この駆動回路を用いてチャージポンプ回路を構成すれば、負荷に大きな電流を供給しながら、高電圧変換効率と低スイッチングノイズを実現できる。

本発明の第１の実施例のチャージポンプ回路の回路図である。 図１のチャージポンプ回路のトランジスタＭ１，Ｍ２を制御する電圧の波形図である。 図１のチャージポンプ回路のトランジスタＭ３，Ｍ４を制御する電圧の波形図である。 本発明の第２の実施例のチャージポンプ回路の回路図である。 従来のチャージポンプ回路の回路図である。 図４のチャージポンプ回路のトランジスタＭ１を制御する電圧の波形図である。

＜第１の実施例＞
図１に本発明のチャージポンプ回路を示す。図４で説明したものと同じものには同じ符号をつけた。ＤＥＴ１〜ＤＥＴ４は電圧検出回路であり、それぞれ駆動バッファ回路Ａ１〜Ａ４の出力電圧Ｖ１〜Ｖ４の電圧レベルを検出する。ＣＴＲＬ１〜ＣＴＲＬ４は制御回路であり、制御端子ＩＮ１〜ＩＮ４の電圧と電圧検出回路ＣＴＲＬ１〜ＣＴＲＬ４の出力電圧の論理の組み合わせによって、それぞれＮＭＯＳトランジスタＭ５〜Ｍ７、ＰＭＯＳトランジスタＭ８のＯＮ／ＯＦＦを制御する。

トランジスタＭ５〜Ｍ８は、それぞれトランジスタＭ１〜Ｍ４のＯＮの開始動作又はＯＦＦの終了動作の高速化（駆動バッファ回路Ａ１〜Ａ４の駆動能力の増大化）を補助するためのものであり、駆動バッファ回路Ａ１〜Ａ４の電流能力よりも高い電流能力を有している。つまり、トランジスタＭ５〜Ｍ８のＯＮ抵抗をＲａとし、駆動バッファ回路Ａ１〜Ａ４の出力抵抗をＲｂとするとき、Ｒａ＜＜Ｒｂの関係にある。例えば、Ｒａ＝１００Ω、Ｒｂ＝１０ｋΩである。制御端子ＩＮ１，ＩＮ２には“Ｈ”レベルとして電圧ＶＤＤ（例えば、３Ｖ）が入力し、“Ｌ”レベルとしてＧＮＤが入力する。制御端子ＩＮ３，ＩＮ４にも当初は“Ｈ”レベルとして電圧ＶＤＤが入力し、“Ｌ”レベルとしてＧＮＤが入力するが、ＶＳＳ（例えば、−３Ｖ）の電圧が生成された後は、“Ｌ”レベルとしてその電圧ＶＳＳが入力する。

電圧検出回路ＤＥＴ１は閾値電圧がＶｔｈ１１（例えば、−０．７Ｖ）の反転バッファ回路で構成される。この閾値電圧Ｖｔｈ１１の大きさはトランジスタＭ１の閾値電圧Ｖｔｈ１（例えば、０．７Ｖ）と同じ絶対値である。制御回路ＣＴＲＬ１はＮＯＲ回路で構成され、制御端子ＩＮ１が“Ｌ”レベルの電圧で電圧検出回路ＤＥＴ１の出力が“Ｌ”レベルの電圧のとき、“Ｈ”レベルの電圧を出力してトランジスタＭ５をＯＮさせる。それ以外では、制御回路ＣＴＲＬ１の出力電圧は“Ｌ”レベルとなり、トランジスタＭ５をＯＦＦさせる。

電圧検出回路ＤＥＴ２は閾値電圧がＶｔｈ２１（例えば、０．７Ｖ）の正転バッファ回路で構成される。この閾値電圧Ｖｔｈ２１の大きさはトランジスタＭ２の閾値電圧Ｖｔｈ２と同じである。制御回路ＣＴＲＬ２はＮＯＲ回路で構成され、制御端子ＩＮ２が“Ｌ”レベルの電圧で電圧検出回路ＤＥＴ２の出力が“Ｌ”レベルの電圧のとき、“Ｈ”レベルの電圧を出力してトランジスタＭ６をＯＮさせる。それ以外では、制御回路ＣＴＲＬ２の出力電圧は“Ｌ”レベルとなり、トランジスタＮ６をＯＦＦさせる。

電圧検出回路ＤＥＴ３は閾値電圧がＶｔｈ３１（例えば、０．７Ｖ）の正転バッファ回路で構成される。この閾値電圧Ｖｔｈ３１の大きさはトランジスタＭ３の閾値電圧Ｖｔｈ３と同じである。制御回路ＣＴＲＬ３はＮＯＲ回路で構成され、制御端子ＩＮ３が“Ｌ”レベルの電圧で電圧検出回路ＤＥＴ３の出力が“Ｌ”レベルの電圧のとき、“Ｈ”レベルの電圧を出力してトランジスタＭ７をＯＮさせる。それ以外では、制御回路ＣＴＲＬ３の出力電圧は“Ｌ”レベルとなり、トランジスタＮ７をＯＦＦさせる。

電圧検出回路ＤＥＴ４は閾値電圧がＶｔｈ４１（例えば、−０．７Ｖ）の反転バッファ回路で構成される。この閾値電圧Ｖｔｈ４１の大きさはトランジスタＭ４の閾値電圧Ｖｔｈ４（例えば、０．７Ｖ）と同じ絶対値である。制御回路ＣＴＲＬ４はＮＡＮＤ回路で構成され、制御端子ＩＮ４が“Ｈ”レベルの電圧で電圧検出回路ＤＥＴ３の出力が“Ｈ”レベルの電圧のとき、“Ｌ”レベルの電圧を出力してトランジスタＭ８をＯＮさせる。それ以外では、制御回路ＣＴＲＬ４の出力電圧は“Ｈ”レベルとなり、トランジスタＮ８をＯＦＦさせる。

次に動作を説明する。まず、タイミング（１）でトランジスタＭ３がＯＮし、次にタイミング（２）でトランジスタＭ１がＯＮすることで、キャパシタＣ１に電圧ＶＤＤが充電される。

トランジスタＭ３がＯＮするタイミング（１）における波形を図２Ｂの（ｃ）の右側に示す。このときは、制御端子ＩＮ３が“Ｌ”レベルの電圧から“Ｈ”レベルの電圧となり、駆動バッファ回路Ａ３がトランジスタＭ３のゲート電圧Ｖ３を“Ｈ”レベルの電圧にしようと動作する。制御回路ＣＴＲＬ３の出力電圧は、制御端子ＩＮ３が“Ｈ”レベルの電圧になったことで、電圧検出回路ＤＥＴ３の出力の論理に関係なく、“Ｌ”レベルの電圧となる。つまり、トランジスタＭ７はＯＦＦのままである。このときは、トランジスタＭ３は駆動バッファ回路Ａ３のみによって駆動され、電圧Ｖ３は緩やか上昇する。

トランジスタＭ１がＯＮするタイミング（２）における波形を図２Ａの（ａ）の左側に示す。このときは、制御端子ＩＮ１が“Ｈ”レベルの電圧から“Ｌ”レベルの電圧となり、駆動バッファ回路Ａ１がトランジスタＭ１のゲート電圧Ｖ１を“Ｌ”レベルの電圧にしようと動作する。具体的には、駆動バッファ回路Ａ１はトランジスタＭ１の入力容量の電荷を抜くために電流を放電する。

トランジスタＭ１の入力容量が放電されることで、電圧Ｖ１が下降し始める。このとき、電圧検出回路ＤＥＴ１の出力が“Ｌ”レベルの電圧であるので、制御回路ＣＴＲＬ１は“Ｈ”レベルの電圧を出力し、トランジスタＭ５をＯＮさせる。このトランジスタＭ５は、前記のように駆動バッファ回路Ａ１よりも高い電流能力を有するよう設定されているので、トランジスタＭ５がＯＮすることでトランジスタＭ１の入力容量を放電させる電流が増大し、電圧Ｖ１が下降するスピードが速くなる。

電圧Ｖ１が下降して出回路ＤＥＴ１の閾値電圧Ｖｔｈ１１に達すると、電圧検出回路ＤＥＴ１の出力が“Ｌ”レベルの電圧から“Ｈ”レベルの電圧へと切り替わる。これにより、制御回路ＣＴＲＬ１の出力が“Ｌ”レベルの電圧となり、トランジスタＭ５がＯＦＦする。このため、トランジスタＭ５によるトランジスタＭ１の入力容量の放電電流が無くなる。

トランジスタＭ１の閾値電圧Ｖｔｈ１は、電圧検出回路ＤＥＴ１の閾値電圧Ｖｔｈ１１と同じ値に設定されていることから、この後はトランジスタＭ１がＯＮして、その入力容量の電荷が駆動バッファ回路Ａ１のみでの放電されることになる。また、このトランジスタＭ１のＯＮと既にＯＮになっていたトランジスタＭ３とにより、キャパシタＣ１への充電回路がＧＮＤラインを介して形成されて、キャパシタＣ１の充電が開始する。

このとき、ＧＮＤラインの配線抵抗と寄生誘導成分による共通インピーダンスに流れるキャパシタＣ１の充電電流により、ＧＮＤ電位が揺れてしまう。特に寄生誘導成分は周波数依存性を持ち、単位時間当たりの電流の変化量が大きいほどこの寄生誘導成分の両端に発生する電圧は大きくなる。よって、共通インピーダンスの両端に発生する電圧がＧＮＤ電位を変動させ、スイッチングノイズが発生する。

しかし、本実施例では、上述の通り、駆動バッファ回路Ａ１が電流を放電する能力が低く設定されているために、充電電流の変化量が少なくなり、スイッチングノイズを抑制することができる。

また、駆動端子ＩＮ１の電圧が“Ｌ”レベルの電圧となって電圧Ｖ１が下降し始めてから、その電圧Ｖ１がトランジスタＭ１の閾値電圧Ｖｔｈ１に達するまでの期間は、トランジスタＭ５がＯＮしていることによりトランジスタＭ１の入力容量から電荷を放電するスピードが上がる。このため、制御端子ＩＮ１の電圧が“Ｈ”レベルの電圧から“Ｌ”レベルの電圧に変化してからトランジスタＭ１のＯＮするまでの時間を短くすることができる。つまり、高速動作が実現でき電圧変換効率を高くすることができる。

以上のように、制御端子ＩＮ１が“Ｌ”レベル電圧になってからトランジスタＭ１がＯＮするまでの時間はトランジスタＭ５の電流能力によって高速化され、また、トランジスタＭ１がＯＮしてからのＯＮ抵抗の減少変化は駆動バッファ回路Ａ１の電流能力によって緩慢に行われる。したがって、電圧変換効率の高効率化とスイッチングノイズ抑制の両者を同時に実現することができる。

次に、タイミング（３）でトランジスタＭ３がＯＦＦし、続けてタイミング（４）でトランジスタＭ１がＯＦＦすることで、キャパシタＣ１への充電が停止される。

トランジスタＭ３がＯＦＦするタイミング（３）における波形を図２Ｂの（ａ）の右側に示す。このときは、制御端子ＩＮ３が“Ｈ”レベルの電圧から“Ｌ”レベルの電圧となり、駆動バッファ回路Ａ３がトランジスタＭ３のゲート電圧Ｖ３を“Ｌ”レベルの電圧にしようと動作する。具体的には、駆動バッファ回路Ａ３はトランジスタＭ３の入力容量の電荷を抜くために電流を放電する。

トランジスタＭ３の入力容量が放電されることで、電圧Ｖ３が下降し始める。このとき、電圧検出回路ＤＥＴ３の出力が“Ｈ”レベルの電圧であるので、制御回路ＣＴＲＬ３は“Ｌ”レベルの電圧を出力し、トランジスタＭ７をＯＦＦさせる。このため、電圧Ｖ３は駆動バッファ回路Ａ３によって緩慢に下降し、トランジスタＭ３のＯＮ抵抗が緩慢に増大し、これによりスイッチングノイズの発生が抑制される。

電圧Ｖ３が下降して検出回路ＤＥＴ３の閾値電圧Ｖｔｈ３１に達すると、電圧検出回路ＤＥＴ３の出力が“Ｈ”レベルの電圧から“Ｌ”レベルの電圧へと切り替わる。これにより、制御回路ＣＴＲＬ３の出力が“Ｈ”レベルの電圧となり、トランジスタＭ７がＯＮする。このため、トランジスタＭ７によるトランジスタＭ３１の入力容量の放電スピードが速くなる。

トランジスタＭ１がＯＦＦするタイミング（４）における波形を図２Ａの（ａ）の右側に示す。このときは、制御端子ＩＮ１が“Ｌ”レベルの電圧から“Ｈ”レベルの電圧となり、駆動バッファ回路Ａ１がトランジスタＭ１のゲート電圧Ｖ１を“Ｈ”レベルの電圧にしようと動作する。制御回路ＣＴＲＬ１の出力電圧は、制御端子ＩＮ３が“Ｈ”レベルの電圧になると、電圧検出回路ＤＥＴ１の出力の論理に関係なく、“Ｌ”レベルの電圧となる。つまり、トランジスタＭ７はＯＦＦのままである。このとき、トランジスタＭ１は駆動バッファ回路Ａ１のみによって駆動され、電圧Ｖ１は緩やか下降するが、キャパシタＣ１に対する回路は既にトランジスタＭ３によって遮断されているので、回路に影響を与えることはない。

次に、タイミング（５）でトランジスタＭ２がＯＮし、続けてタイミング（６）でトランジスタＭ４がＯＦＦすることで、キャパシタＣ１からキャパシタＣ２えの電荷の移動が行われる。

トランジスタＭ２がＯＮするタイミング（５）における波形を図２Ａの（ｂ）の右側に示す。このときの動作は、トランジスタＭ１がＯＮするときのタイミング（１）の動作と同じであるので、詳細な説明は省略する。

トランジスタＭ４がＯＮするタイミング（６）における波形を図２Ｂの（ｄ）の右側に示す。このときは、制御端子ＩＮ４が“Ｌ”レベルの電圧から“Ｈ”レベルの電圧となり、駆動バッファ回路Ａ４がトランジスタＭ４のゲート電圧Ｖ４を“Ｈ”レベルの電圧にしようと動作する。具体的には、駆動バッファ回路Ａ４はトランジスタＭ４の入力容量に電荷を充電する。

トランジスタＭ４の入力容量が充電されることで、電圧Ｖ４が上昇を始める。このとき、電圧検出回路ＤＥＴ４の出力が“Ｈ”レベルの電圧であるので、制御回路ＣＴＲＬ４は“Ｌ”レベルの電圧を出力し、トランジスタＭ８をＯＮさせる。このトランジスタＭ８は、前記のように駆動バッファ回路Ａ４よりも高い電流能力を有するよう設定されているので、トランジスタＭ８がＯＮすることでトランジスタＭ４の入力容量を充電させる電流が増大し、電圧Ｖ４が上昇するスピードが速くなる。

電圧Ｖ４が上昇して電圧検出回路ＤＥＴ４の閾値電圧Ｖｔｈ４１に達すると、電圧検出回路ＤＥＴ４の出力が“Ｈ”レベルの電圧から“Ｌ”レベルの電圧へと切り替わる。これにより、制御回路ＣＴＲＬ４の出力が“Ｈ”レベルの電圧となり、トランジスタＭ８がＯＦＦする。このため、トランジスタＭ８によるトランジスタＭ４の入力容量の充電電流が無くなる。

トランジスタＭ４の閾値電圧Ｖｔｈ４は、電圧検出回路ＤＥＴ４の閾値電圧Ｖｔｈ４１と同じ値に設定されていることから、この後はトランジスタＭ４がＯＮして、その入力容量の電荷が駆動バッファ回路Ａ４のみで充電されることになる。また、このトランジスタＭ４のＯＮと既にＯＮになっていたトランジスタＭ２とにより、キャパシタＣ１，Ｃ２が並列接続され、キャパシタＣ１の電荷がキャパシタＣ２に移動される。

このとき、駆動端子ＩＮ４の電圧が“Ｈ”レベルの電圧となって電圧Ｖ４が上昇し始めてから、その電圧Ｖ４がトランジスタＭ４の閾値電圧Ｖｔｈ４に達するまでの期間は、トランジスタＭ８がＯＮしていることによりトランジスタＭ４の入力容量に電荷を充電するスピードが上がる。このため、制御端子ＩＮ４の電圧が“Ｌ”レベルの電圧から“Ｈ”レベルの電圧に変化してからトランジスタＭ４のＯＮするまでの時間を短くすることができる。つまり、高速動作が実現でき電圧変換効率を高くすることができる。

次に、タイミング（７）でトランジスタＭ２がＯＦＦし、続けてタイミング（８）でトランジスタＭ４がＯＦＦすることで、キャパシタＣ１からキャパシタＣ２への電荷の移動が停止される。

トランジスタＭ２がＯＦＦするタイミング（７）における波形を図２Ａの（ｂ）の左側に示す。このときの動作は、前記したトランジスタＭ３がＯＦＦするときのタイミング（３）の動作と同じであるので、詳しい説明は省略する。

トランジスタＭ４がＯＦＦするタイミング（８）における波形を図２Ｂの（ｄ）の左側に示す。このときは、制御端子ＩＮ４が“Ｈ”レベルの電圧から“Ｌ”レベルの電圧となり、駆動バッファ回路Ａ４がトランジスタＭ４のゲート電圧Ｖ４を“Ｌ”レベルの電圧にしようと動作する。制御回路ＣＴＲＬ４の出力電圧は、制御端子ＩＮ４が“Ｌ”レベルの電圧になったことで、電圧検出回路ＤＥＴ４の出力の論理に関係なく、“Ｈ”レベルの電圧となる。つまり、トランジスタＭ８はＯＦＦのままである。このとき、トランジスタＭ４は駆動バッファ回路Ａ４のみによって駆動され、電圧Ｖ４は緩やか下降するが、キャパシタＣ１、Ｃ２を接続する回路は既にトランジスタＭ２によって遮断されているので、回路に影響を与えることはない。

＜第２の実施例＞
図１で説明した実施例では、電圧検出回路ＤＥＴ１とトランジスタＭ１、電圧検出回路ＤＥＴ２とトランジスタＭ２、電圧検出回路ＤＥＴ３とトランジスタＭ３、電圧検出回路ＤＥＴ４とトランジスタＭ４の閾値電圧の絶対値がそれぞれ同じ場合で説明した。

しかし、トランジスタＭ１〜Ｍ４は比較的大きな電流が流れるので大きな面積の素子となり、その閾値電圧は低い。一方、電圧比較回路ＤＥＴ１〜ＤＥＴ４を構成するトランジスタは小さな面積の素子を使用するので、その閾値電圧はトランジスタＭ１〜Ｍ４の閾値電圧より高くなってします。

そこで本実施例では、トランジスタＭ１〜Ｍ４に小さな閾値電圧の素子を使用するとき、電圧検出回路ＤＥＴ２，ＤＥＴ３のトランジスタについては、大きな閾値電圧の素子を使用する。そして、図３に示すように、電圧検出回路ＤＥＴ２の出力側にその電圧検出回路ＤＥＴ２の出力電圧を遅延する遅延回路ＤＬ２を挿入し、電圧検出回路ＤＥＴ２の出力側に電圧検出回路ＤＥＴ３の出力電圧を遅延する遅延回路ＤＬ３を挿入する。遅延回路ＤＬ２の遅延時間はトランジスタＭ２がＯＮする際にトランジスタＭ６がＯＦＦする値に設定し、遅延時間ＤＬ３の遅延時間はトランジスタＭ３がＯＮする際にトランジスタＭ７がＯＦＦする値に設定する。

これによって、電圧検出回路ＤＥＴ２，ＤＥＴ３に閾値電圧が大きな素子、つまりサイズの小さな素子を使用することができるので、チップ面積縮小が可能となる。

Ｍ１，Ｍ８：ＰＭＯＳトランジスタ
Ｍ２〜Ｍ７：ＮＭＯＳトランジスタ
Ｃ１，Ｃ２：キャパシタ
Ａ１〜Ａ４：駆動バッファ回路
ＤＥＴ１〜ＤＥＴ４：電圧検出回路
ＣＴＲＬ１〜ＣＴＲＬ４：制御回路
ＩＮ１〜ＩＮ４：制御端子
ＤＥＬ２，ＤＥＬ３：遅延回路

Claims (6)

1. 制御端子の電圧に応じて第１のトランジスタを駆動する駆動バッファ回路と、該駆動バッファ回路の出力電圧が閾値電圧になったか否かを検出する電圧検出回路と、該電圧検出回路の検出電圧と前記制御端子の電圧の論理の組み合わせに応じた電圧を出力する制御回路と、該制御回路の出力電圧に応じて前記第１のトランジスタのゲートを制御する第２のトランジスタとを備え、
   前記制御端子の電圧で前記第１のトランジスタがＯＦＦからＯＮに制御されるとき、前記電圧検出回路の出力電圧が前記閾値電圧になるまでは、前記制御回路の出力電圧によって前記第２のトランジスタが前記駆動バッファ回路の駆動能力を補助することを特徴とする駆動回路。
2. 制御端子の電圧に応じて第１のトランジスタを駆動する駆動バッファ回路と、該駆動バッファ回路の出力電圧が閾値電圧になったか否かを検出する電圧検出回路と、該電圧検出回路の検出電圧と前記制御端子の電圧の論理の組み合わせに応じた電圧を出力する制御回路と、該制御回路の出力電圧に応じて前記第１のトランジスタのゲートを制御する第２のトランジスタとを備え、
   前記制御端子の電圧で前記第１のトランジスタがＯＮからＯＦＦに制御されるとき、前記電圧検出回路の出力電圧が前記閾値電圧になった後は、前記制御回路の出力電圧によって前記第２のトランジスタが前記駆動バッファ回路の駆動能力を補助することを特徴とする駆動回路。
3. 請求項１又は２に記載の駆動回路において、
   前記電圧検出回路の前記閾値電圧と前記第１のトランジスタの閾値電圧は、絶対値が等しく設定されていることを特徴とする駆動回路。
4. 請求項１又は２に記載の駆動回路において、
   前記電圧検出回路の前記閾値電圧と前記第１のトランジスタの閾値電圧は、絶対値が異なる値に設定され、その差分を前記電圧検出回路と前記制御回路の間に接続した遅延回路で補償したことを特徴とする駆動回路。
5. 請求項１、２、３又は４に記載の駆動回路において、
   前記第２のトランジスタの駆動能力は、前記駆動バッファ回路の駆動能力より大きく設定されていることを特徴とする駆動回路。
6. 第１のキャパシタを電源端子と接地端子に直列接続する第１および第２のスイッチング素子と、前記第１のキャパシタを第２のキャパシタに並列接続する第３および第４のスイッチング素子とを備え、前記第１のスイッチング素子のＯＮ、前記第２のスイッチング素子のＯＮ、前記第１のスイッチング素子のＯＦＦ、前記第２のスイッチング素子のＯＦＦ、前記第３のスイッチング素子のＯＮ、前記第４のスイッチング素子のＯＮ、前記第３のスイッチング素子のＯＦＦ、前記第４のスイッチング素子のＯＦＦの動作が順次繰り返されることで、前記第２のキャパシタに前記電源端子の電圧を極性反転した電圧を生成するチャージポンプ回路において、
   前記第１および第４のスイッチング素子を請求項１、３又は５の駆動回路の前記第１のトランジスタで構成し、前記第２および第３のスイッチング素子を請求項２、３、４又は５の駆動回路の前記第１のトランジスタで構成したことを特徴とするチャージポンプ回路。

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