WO2021161658A1 - ドライバ回路および撮像装置 - Google Patents

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WO2021161658A1
WO2021161658A1 PCT/JP2020/047410 JP2020047410W WO2021161658A1 WO 2021161658 A1 WO2021161658 A1 WO 2021161658A1 JP 2020047410 W JP2020047410 W JP 2020047410W WO 2021161658 A1 WO2021161658 A1 WO 2021161658A1
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正寛 一橋
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H—ELECTRICITY
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    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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    • H04N25/779—Circuitry for scanning or addressing the pixel array

Definitions

  • This technology is related to the driver circuit. More specifically, the present invention relates to a driver circuit that outputs a drive signal according to a trigger signal, and an image pickup device that drives a pixel by a drive signal output from the driver circuit.
  • a technique for improving the driving ability in the driver circuit has been proposed.
  • a driver circuit has been proposed in which the current flowing between the source and drain is increased by increasing the gate-source voltage of the transistor in the driver circuit to improve the drive capability (see, for example, Patent Document 1).
  • the drive capacity is improved by increasing the voltage between the gate and source.
  • the output voltage of the driver circuit is defined between the power supply voltage and the ground potential, a booster circuit is required to output a voltage higher than the power supply voltage, and a voltage lower than the ground potential.
  • a step-down circuit is required to output. In this case, a large amount of power is taken out from the step-up circuit and the step-down circuit, which may cause a problem from the viewpoint of power consumption. Further, the increase in power consumption can be a factor that hinders the high integration of the driver circuit from the viewpoint of thermal design.
  • This technology was created in view of this situation, and aims to reduce the power consumption of the driver circuit.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a drive signal output circuit that outputs a drive signal according to a predetermined trigger signal, and a plurality of drive signal output circuits at the time of rising of the drive signal.
  • a boost switch that sequentially selects voltages in ascending order and supplies the selected voltage to the drive signal output circuit, and a plurality of voltages that are sequentially selected in descending order and the selected voltage is used as the drive signal when the drive signal falls.
  • It is a driver circuit including a step-down switch for supplying to an output circuit. This has the effect of distributing the load required for charging and discharging the drive signal.
  • a control circuit that generates and controls a selection signal in the step-up switch and the step-down switch based on the trigger signal may be further provided. This has the effect of controlling the selection in the step-up switch and the step-down switch based on the trigger signal.
  • the boost switch selects the first voltage at the time of rising of the drive signal until it reaches the first voltage, and the second voltage is higher than the first voltage.
  • the second voltage is selected and supplied to the drive signal output circuit until the voltage reaches the above-mentioned voltage, and the step-down switch is described above until the third voltage is reached when the drive signal falls.
  • the third voltage may be selected and the fourth voltage may be selected and supplied to the drive signal output circuit until the fourth voltage is lower than the third voltage. This has the effect of controlling the driver circuit with four amplitude levels.
  • a step-up circuit that generates the second voltage and supplies the step-up switch and a step-down circuit that generates the fourth voltage and supplies the step-down switch are further provided.
  • the first voltage may be the power supply voltage
  • the third voltage may be the ground potential.
  • a capacity for connecting between the power supply voltage and the ground potential may be further provided. This has the effect of supplying the required current in the driver circuit.
  • a voltage control bias circuit that controls the transistor included in the drive signal output circuit so as to supply a voltage within the withstand voltage of the transistor may be further provided. This has the effect of not applying an amplitude that exceeds the withstand voltage of the transistor.
  • a current control bias circuit for controlling the current flowing through the step-up switch and the transistor included in the step-down switch may be further provided. This has the effect of controlling the slew rate.
  • the second aspect of the present technology is a pixel region in which a plurality of image pickup elements are arranged, a drive signal output circuit that outputs a drive signal to the image pickup element according to a predetermined trigger signal, and a plurality of drive signal output circuits at the time of rising of the drive signal.
  • a boost switch that sequentially selects the voltages of the above in ascending order and supplies them to the drive signal output circuit, and a step-down switch that sequentially selects a plurality of voltages in descending order and supplies them to the drive signal output circuit when the drive signal falls.
  • It is an image pickup apparatus including a plurality of driver circuits provided corresponding to each of the plurality of image pickup elements. This has the effect of distributing the load required for charging and discharging the drive signal in the image pickup apparatus.
  • a bias that supplies a voltage within the withstand voltage of the transistor to the transistor included in the drive signal output circuit and controls the current flowing through the step-up switch and the transistor included in the step-down switch.
  • the circuits may be further provided for each predetermined number of the plurality of driver circuits. This has the effect of dropping the bias voltage by the same amount as the power supply is dropped at the position where the driver circuit is arranged.
  • each of the bias circuits may be connected in a daisy chain shape. This has the effect of reducing the number of wires.
  • FIG. 1 is a diagram showing a configuration example of an image pickup apparatus including a driver circuit according to an embodiment of the present technology.
  • This imaging device includes a pixel region 10 and a peripheral circuit unit.
  • the peripheral circuit unit includes a vertical drive circuit 20, a horizontal drive circuit 30, a control circuit 40, a column signal processing circuit 50, and an output circuit 60.
  • the pixel region 10 is a pixel array in which a plurality of pixels 11 including a photoelectric conversion unit are arranged in a two-dimensional array.
  • the pixel 11 includes, for example, a photodiode that serves as a photoelectric conversion unit, and a plurality of pixel transistors.
  • the plurality of pixel transistors can be composed of, for example, four transistors: a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor.
  • the vertical drive circuit 20 drives the pixels 11 in units of rows.
  • the vertical drive circuit 20 includes a driver circuit 21 for each pixel drive wiring, and supplies a drive signal for driving the pixel 11 to the selected pixel drive wiring.
  • the vertical drive circuit 20 selectively scans each pixel 11 in the pixel region 10 in a row-by-row manner in the vertical direction, and a pixel signal based on the signal charge generated in the photoelectric conversion unit of each pixel 11 according to the amount of light received. Is supplied to the column signal processing circuit 50 via the vertical signal line 19.
  • the horizontal drive circuit 30 drives the column signal processing circuit 50 in column units.
  • the horizontal drive circuit 30 is composed of, for example, a shift register.
  • the horizontal drive circuit 30 sequentially outputs each of the column signal processing circuits 50 by sequentially outputting horizontal scanning pulses, and transmits pixel signals from each of the column signal processing circuits 50 via the horizontal signal line 59.
  • the output circuit 60 is made to output.
  • the control circuit 40 controls the entire image pickup apparatus.
  • the control circuit 40 receives an input clock and data for instructing an operation mode and the like, and outputs data such as internal information of the image pickup apparatus. That is, the control circuit 40 uses the vertical synchronization signal, the horizontal synchronization signal, and the master clock to generate a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 20, the column signal processing circuit 50, the horizontal drive circuit 30, and the like. Generate. Then, these signals are input to the vertical drive circuit 20, the column signal processing circuit 50, the horizontal drive circuit 30, and the like.
  • the column signal processing circuit 50 is arranged for each column of the pixel 11, for example, and performs signal processing such as noise removal for each pixel string with respect to the signal output from the pixel 11 for one row. That is, the column signal processing circuit 50 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise peculiar to the pixel 11, signal amplification, and AD (Analog to Digital) conversion.
  • a horizontal selection switch (not shown) is connected to the output stage of the column signal processing circuit 50 with the horizontal signal line 59.
  • the output circuit 60 performs signal processing on signals sequentially supplied from each of the column signal processing circuits 50 through the horizontal signal line 59 and outputs the signals. At that time, the output circuit 60 buffers the signal from the column signal processing circuit 50. Further, the output circuit 60 may perform black level adjustment, column variation correction, various digital signal processing, and the like on the signal from the column signal processing circuit 50.
  • FIG. 2 is a diagram showing a block configuration example of the driver circuit 21 according to the embodiment of the present technology.
  • the driver circuit 21 includes a drive signal output circuit 190, an A switch 110, a B switch 120, a C switch 130, a D switch 140, a step-up circuit 210, a step-down circuit 310, and a capacity 420.
  • this driver circuit 21 includes pads 911, 912, 921 and 922.
  • a power supply 910 is connected between the pads 911 and 912, a power supply voltage VDDH is supplied to the pad 911, and a ground potential VSSH is supplied to the pad 912.
  • the output voltage VPI of the booster circuit 210 is supplied to the pad 921.
  • the output voltage VRL of the step-down circuit 310 is supplied to the pad 922.
  • the output voltage VPI of the booster circuit 210 is a voltage higher than the power supply voltage VDDH.
  • the output voltage VRL of the step-down circuit 310 is a voltage lower than the ground potential VSSH.
  • the drive signal output circuit 190 is a circuit that outputs a drive signal VSOUT according to the trigger signal TRG.
  • the drive signal VSOUT is distributed to each pixel of the corresponding line.
  • the total wiring resistance 510 and the total parasitic capacitance 520 of the line are shown together.
  • the A switch 110 is a switch for selecting whether or not to supply the power supply voltage VDDH to the drive signal output circuit 190.
  • the B switch 120 is a switch for selecting whether or not to supply the output voltage VPI of the booster circuit 210 to the drive signal output circuit 190.
  • One of the A switch 110 and the B switch 120 exclusively supplies a voltage to the drive signal output circuit 190 when the drive signal VSOUT rises. As a result, the power supply voltage VDDH is selected until the power supply voltage VDDH is reached, and then the voltage VPI is selected until the voltage VPI is reached, and the voltage VPI is supplied to the drive signal output circuit 190.
  • the A switch 110 and the B switch 120 sequentially select a plurality of voltages in ascending order, and supply the selected voltages to the drive signal output circuit 190.
  • the A switch 110 and the B switch 120 are examples of the step-up switches described in the claims.
  • the C switch 130 is a switch for selecting whether or not to supply the ground potential VSSH to the drive signal output circuit 190.
  • the D switch 140 is a switch for selecting whether or not to supply the output voltage VRL of the step-down circuit 310 to the drive signal output circuit 190.
  • One of the C switch 130 and the D switch 140 exclusively supplies a voltage to the drive signal output circuit 190 when the drive signal VSOUT falls.
  • the ground potential VSSH is selected until the ground potential VSSH is reached, and then the voltage VRL is selected and supplied to the drive signal output circuit 190 until the voltage VRL is reached. That is, the C switch 130 and the D switch 140 sequentially select a plurality of voltages in descending order, and supply the selected voltages to the drive signal output circuit 190.
  • the C switch 130 and the D switch 140 are examples of the step-down switches described in the claims.
  • the booster circuit 210 generates an output voltage VPI and supplies it to the B switch 120. As described above, the output voltage VPI of the booster circuit 210 is higher than the power supply voltage VDDH.
  • the step-down circuit 310 generates an output voltage VRL and supplies it to the D switch 140.
  • the output voltage VRL of the step-down circuit 310 is a voltage lower than the power supply voltage VSSH.
  • the capacity 420 is a capacitance element that connects between the power supply voltage VDDH and the ground potential VSSH. As will be described later, when the trigger signal TRG changes, a steep current may flow. It is this capacity 420 that supplies the current in such a case.
  • the A switch 110 is turned on, and the voltage VRL in the initial state is charged to the power supply voltage VDDH.
  • the B switch 120 is then turned on to charge from the power supply voltage VDDH to the voltage VPI. That is, instead of charging from the voltage VRL to the voltage VPI at once, charging is performed from the power supply voltage VDDH until the power supply voltage VDDH is reached, and charging is performed using the booster circuit 210 until the remaining voltage VPI. As a result, the current supplied from the booster circuit 210 can be reduced.
  • the power supply voltage VDDH is 2.8 V
  • the ground potential VSSH is 0 V
  • the voltage VPI is 3.0 V
  • the power consumption at the time of rising is expressed by the following equation.
  • the C switch 130 is turned on, and the voltage is discharged from the voltage VPI to the ground potential VSSH.
  • the D switch 140 is then turned on to discharge from the ground potential VSSH to the voltage VRL. That is, instead of discharging from the voltage VPI to the voltage VRL at once, the battery is discharged to the ground potential VSH until it reaches the ground potential VSSH, and is discharged using the step-down circuit 310 until the remaining voltage VRL is reached. Thereby, the current supplied from the step-down circuit 310 can be reduced.
  • the power consumption at the falling edge is also expressed by the equation (1), and the power consumption at the falling edge when the total current is supplied from the step-down circuit 310 is calculated.
  • 2.8V x 10mA (1 + 0.5) 42.0mW Will be.
  • the switched capacitor capacity (Cfly) can be reduced to the same extent, which can contribute to the area reduction.
  • the power supply voltage VDDH or the ground potential VSSH is temporarily switched, and most of the power is taken out from the power supply voltage VDDH or the ground potential VSSH.
  • the power extracted from the step-up circuit 210 and the step-down circuit 310 can be reduced, and the power and area of the step-up circuit 210 and the step-down circuit 310 can be reduced.
  • FIG. 3 is a diagram showing a circuit configuration example of the driver circuit 21 according to the embodiment of the present technology.
  • This driver circuit 21 uses the trigger signal TRG as an input signal, and in this figure, the selection signals XA, XB, C, XC, D, and XD generated from the trigger signal TRG are shown. The relationship between these selection signals and the trigger signal TRG will be described later.
  • the A switch 110 includes epitaxial transistors 111 and 112.
  • the epitaxial transistor 111 operates according to the selection signal XA.
  • the epitaxial transistor 112 is a transistor for slew rate control, and operates according to the control signal VBP from the slew rate control bias circuit 170 described later.
  • the B switch 120 includes a epitaxial transistor 121.
  • the PRIVATE transistor 121 operates according to the selection signal XB.
  • the C switch 130 includes NMOS transistors 131 and 132.
  • the NMOS transistor 131 operates according to the signal from the NMOS transistor 186 that operates according to the selection signal XC.
  • the NMOS transistor 132 is a transistor for slew rate control, and operates according to a control signal VBN from a slew rate control bias circuit 170 described later.
  • the D switch 140 includes an NMOS transistor 141.
  • the NMOS transistor 141 operates according to the signal from the MOSFET transistor 187 that operates according to the selection signal XD.
  • the withstand voltage of the MPLS transistor 191 and the NMOS transistor 192 is assumed to be 3V, the NMOS transistors 151 to 154 and the NMOS transistors 155 to 158 are provided as the withstand voltage protection circuit 150 for the withstand voltage protection of these transistors.
  • the gate voltage of the MOSFET transistors 191 and 151 to 154 is fixed to the ground potential VSSH, and the gate voltage of the NMOS transistors 192 and 155 to 158 operates according to the control signal VBM from the withstand voltage protection bias circuit 160 described later.
  • the NMOS transistors 181 and 182 and 183 and 184 are negative level shifters, respectively. Since the C switch 130 and the D switch 140 are controlled by a negative voltage VRL lower than the ground potential VSSH, signal generation for the C switch 130 and the D switch 140 is controlled via these negative level shifters.
  • the MOSFET transistors 185 and 186 are level shifters that control the amplitude of the NMOS transistors 131.
  • the MOSFET transistors 187 and 188 are level shifters that control the amplitude of the NMOS transistors 141.
  • the withstand voltage protection bias circuit 160 is a circuit for generating the gate bias signal VBM of the NMOS transistors 155 to 158 and 192 of the withstand voltage protection circuit 150.
  • the withstand voltage protection bias circuit 160 includes an NMOS transistor 161 and a variable resistor 162.
  • the withstand voltage protection bias circuit 160 is an example of the voltage control bias circuit described in the claims.
  • the NMOS transistor 161 is a copy of the NMOS transistors 192 and 155 to 158 by the current mirror circuit. Thereby, PVT (Process-Voltage-Temperature: process / voltage / temperature) variation can be offset.
  • the slew rate control bias circuit 170 is a bias circuit for limiting the current during the period in which the A switch 110 is on and controlling the slew rate.
  • the thru-rate control bias circuit 170 includes a NMOS transistor 171 that generates the control signal VBP of the NMOS transistor 112, and the NMOS transistors 172 and 173 that generate the control signal VBN of the NMOS transistor 132. The details of the slew rate control bias circuit 170 will be described later.
  • FIG. 4 is a diagram showing a circuit configuration example of an input control circuit according to an embodiment of the present technology.
  • the driver circuit 21 uses the trigger signal TRG as an input signal and generates an internal signal based on this trigger signal TRG. That is, the trigger signal TRG is inverted to generate the inverted trigger signal XTRG. Further, the trigger signal TRG is shifted to generate the shift trigger signal TRG_SFT. Further, the shift trigger signal TRG_SFT is inverted to generate the inverted shift trigger signal XTRG_SFT.
  • the driver circuit 21 combines these signals to generate a selection signal necessary for controlling the A switch 110, the B switch 120, the C switch 130, and the D switch 140.
  • the logical product circuit 101 generates a logical product of the trigger signal TRG and the inverting shift trigger signal XTRG_SFT, and outputs the signal A.
  • the logical product circuit 102 generates a logical product of the trigger signal TRG and the shift trigger signal TRG_SFT, and outputs the signal B.
  • the logical product circuit 103 generates a logical product of the inverting trigger signal XTRG and the shift trigger signal TRG_SFT, and outputs the signal C.
  • the logical product circuit 104 generates a logical product of the inverting trigger signal XTRG and the inverting shift trigger signal XTRG_SFT, and outputs the signal D. Further, the inverters 105 to 108 invert the outputs A to D of the AND circuits 101 to 104, respectively, and output the signals XA to XD.
  • the AND circuits 101 to 104 and the inverters 105 to 108 are examples of the control circuits described in the claims.
  • FIG. 5 is a diagram showing a timing example of the selection signal and the drive signal VSOUT according to the embodiment of the present technology.
  • the C switch 130 While the signal C is active, the C switch 130 is turned on to discharge the drive signal VSOUT from the voltage VPI to the ground potential VSSH. This period is the pre-discharge period. During the period when the signal D is active, the D switch 140 is turned on to discharge the drive signal VSOUT from the ground potential VSSH to the voltage VRL.
  • a slew rate control bias circuit 170 is provided as a constant current bias circuit that controls the current flowing through the A switch 110 and the C switch 130. As a result, the slew rate is controlled when operating via the A switch 110 and the C switch 130.
  • the slew rate is the rate of change of the output signal, and if it is slow, it becomes apparent as the slope of the output waveform. Therefore, by controlling this slew rate, the output waveform can be appropriately secured.
  • the slew rate control bias circuit 170 is an example of the current control bias circuit described in the claims.
  • FIG. 6 is a diagram showing an operation example of slew rate control according to the embodiment of the present technology.
  • a in the figure is an image example when the driver is operated as a voltage driver without slew rate control.
  • the current is determined by the size of the transistor and Vgs. In this case, a large peak occurs in the power supply current and the power supply voltage when the trigger signal TRG rises, and the output drive signal VSOUT becomes dull.
  • b in the figure is an example in which the slew rate control bias circuit 170 is provided to operate as a constant current driver.
  • the current flowing is limited by a constant current source.
  • IREF1 is constant, the slope is determined by IREF1 / C, and a large peak does not occur.
  • the slew rate can be controlled to any slew rate by changing the size ratio or IREF2 of the MOSFET transistor 171 and the NMOS transistor 173.
  • the driver circuit 21 of this embodiment functions as a current driver when the A switch 110 or C switch 130 is turned on, and then when the B switch 120 or D switch 140 is turned on, the booster circuit 210 or It functions as a voltage driver using the step-down circuit 310.
  • Z indicates the output impedance of the driver
  • R indicates the wiring parasitic resistance.
  • This voltage driver has the following two problems. First, Z needs to be sufficiently small with respect to R in order to increase the speed, but the driver area becomes large. Secondly, with a large driver size, a large peak current is instantaneously generated and the power supply voltage drops, so that the driver output impedance Z becomes large at the time of transition, and settling becomes slower. Therefore, in the configuration of the voltage driver, it is essentially impossible to drive a large-capacity load, and the operating speed is limited.
  • FIG. 7 is a diagram showing a comparative example of settling time in the embodiment of the present technology.
  • the chain line shows the waveform when the step-up circuit 210 or the step-down circuit 310 is used to operate as a voltage driver from the beginning.
  • the voltage rises in a curve from the beginning due to the time constant tau (0.63 times).
  • the solid line shows the waveform when the current source is controlled by the current driver up to 0.63 times the target voltage V and then switched to the voltage driver in the driver circuit 21 of this embodiment.
  • the voltage initially rises linearly by the current driver, and then the voltage rises curvilinearly by the time constant tau described above. Since the required charge amount of 0.63 is supplied as the current driver, the charge amount to be supplied by the step-up circuit 210 and the step-down circuit 310 as the voltage driver may be 0.63.
  • FIG. 8 is a diagram showing a comparative example of high frequency loops in the embodiment of the present technology.
  • the capacitance 420 is used to supply the current when the trigger signal TRG changes. Since the external capacitance does not respond to high frequencies, it is desirable to incorporate the capacitance 420 in this way.
  • the amplitude width becomes large and the withstand voltage of the capacitive element may be exceeded. Difficult to arrange capacity. Therefore, at the time of transition, the current operates to be drawn from the outside, so that an unexpectedly large current loop occurs, which causes deterioration of EMI (Electromagnetic Interference).
  • EMI Electromagnetic Interference
  • the on-chip capacity 420 since most of the current is exchanged between the power supply voltage VDDH and the ground potential VSSH, it is possible to arrange the on-chip capacity 420. As a result, as shown in b in the figure, the current loop can be reduced and the EMI can be suppressed. Further, since the constant current driver has most of the frequency components as DC components, the harmonic components are smaller than those of the voltage driver, and as a result, the size of the capacitance 420 can be reduced.
  • the driver circuit 21 in this embodiment includes a withstand voltage protection bias circuit 160 and a slew rate control bias circuit 170 as described above. Hereinafter, these are abbreviated as the bias circuit 167.
  • the bias circuit 167 can be provided independently of the other circuits (local block 109) (global block), and one bias circuit 167 is arranged for the plurality of local blocks 109. Is possible.
  • FIG. 9 is a diagram showing a first example of the relationship between the bias circuit 167 of the driver circuit 21 and the local block 109 in the embodiment of the present technology.
  • the bias signal is distributed to a plurality of local blocks 109 via a long wiring for one bias circuit 167.
  • thousands of driver circuits 21 may be used at the same time depending on the mounting in the chip, so that a very large peak current is generated. If the power pad cannot be placed sufficiently, the power IR drop will be different at the near end and the far end of the pad.
  • the bias signal group does not pass a current, there is not much difference between the near end and the far end. Therefore, since there is no difference in Vgs at the near end, settling is fast, but at the far end, Vgs becomes small and settling is slow.
  • FIG. 10 is a diagram showing a second example of the relationship between the bias circuit 167 of the driver circuit 21 and the local block 109 in the embodiment of the present technology.
  • the bias circuit 167 is distributed and arranged for each of several local blocks 109.
  • the bias voltage can be dropped by the same amount according to the power supply drop at the arrangement position of the local block 109, the Vgs can be made constant, and the difference in settling can be eliminated.
  • FIG. 11 is a diagram showing a comparative example of the first and second examples of the relationship between the bias circuit 167 of the driver circuit 21 and the local block 109 in the embodiment of the present technology.
  • b in the figure also drops the bias signal VBP according to the IR drop of the power supply voltage VDDH at that location by dispersing the bias circuit 167 as in the second example.
  • Vgs is kept constant and the difference in settling can be eliminated.
  • FIG. 12 is a diagram showing a connection example of a plurality of bias circuits 167 of the driver circuit 21 according to the embodiment of the present technology.
  • bias circuits 167 When a plurality of bias circuits 167 are distributed and arranged as in the second example described above, it is desirable to sequentially connect them in a daisy chain. This makes it possible to reduce the number of wires.
  • the present technology can have the following configurations.
  • a drive signal output circuit that outputs a drive signal according to a predetermined trigger signal, and At the time of rising of the drive signal, a boost switch that sequentially selects a plurality of voltages in ascending order and supplies the selected voltage to the drive signal output circuit,
  • a driver circuit including a step-down switch that sequentially selects a plurality of voltages in descending order at the time of falling of the drive signal and supplies the selected voltage to the drive signal output circuit.
  • the driver circuit according to (1) further comprising a control circuit for generating and controlling a step-up switch and a selection signal in the step-down switch based on the trigger signal.
  • the boost switch selects the first voltage until it reaches the first voltage, until it reaches a second voltage higher than the first voltage. In the meantime, the second voltage is selected and supplied to the drive signal output circuit.
  • the step-down switch selects the third voltage until it reaches the third voltage, and until it reaches a fourth voltage lower than the third voltage.
  • the driver circuit according to (1) or (2), wherein the fourth voltage is selected and supplied to the drive signal output circuit.
  • a booster circuit that generates the second voltage and supplies it to the booster switch. Further provided with a step-down circuit that generates the fourth voltage and supplies it to the step-down switch.
  • the first voltage is the power supply voltage.
  • (6) The method according to any one of (1) to (5) above, further comprising a voltage control bias circuit that controls the transistor included in the drive signal output circuit to supply a voltage within the withstand voltage of the transistor.
  • Driver circuit The driver circuit according to any one of (1) to (6) above, further comprising a current control bias circuit for controlling the current flowing through the step-up switch and the transistor included in the step-down switch.
  • An image pickup apparatus including a plurality of driver circuits including a step-down switch that sequentially selects a plurality of voltages in descending order at the time of signal fall and supplies them to the drive signal output circuit, and a plurality of driver circuits corresponding to each of the plurality of image pickup elements.
  • a plurality of bias circuits for supplying a voltage within the withstand voltage of the transistor to the transistor included in the drive signal output circuit and controlling the current flowing through the step-up switch and the transistor included in the step-down switch.

Abstract

画像処理装置の垂直駆動回路に用いられるドライバ回路の消費電力を低減する。　ドライバ回路において、駆動信号出力回路は、所定のトリガ信号に従って駆動信号を出力する。また、昇圧スイッチは、駆動信号の立上り時には、複数の電圧を低い順に順次選択して、その選択した電圧を駆動信号出力回路に供給する。さらに、降圧スイッチは、駆動信号の立下り時には、複数の電圧を高い順に順次選択して、その選択した電圧を駆動信号出力回路に供給する。

Description

ドライバ回路および撮像装置
　本技術は、ドライバ回路に関する。詳しくは、トリガ信号に従って駆動信号を出力するドライバ回路、および、そのドライバ回路から出力された駆動信号により画素を駆動する撮像装置に関する。
　撮像装置の高速化および大型化に伴い、画素領域を駆動するドライバ回路にも高い駆動能力が必要とされる。そのため、ドライバ回路において駆動能力を向上させるための技術が提案されている。例えば、ドライバ回路内のトランジスタのゲートソース間電圧を大きくすることによりソースドレイン間に流れる電流を増加させて駆動能力を向上させるドライバ回路が提案されている（例えば、特許文献１参照。）。
特開２００６－２７９８８３号公報
　上述の従来技術では、ゲートソース間電圧を大きくすることにより駆動能力の向上を図っている。ただし、ドライバ回路の出力電圧は、電源電圧と接地電位との間で規定されるため、電源電圧よりも高い電圧を出力するためには昇圧回路が必要になり、また、接地電位よりも低い電圧を出力するためには降圧回路が必要になる。この場合、昇圧回路および降圧回路から多くの電力を取り出すことになり、消費電力の観点から問題となるおそれがある。また、消費電力の増加は、熱設計の観点から、ドライバ回路の高集積化を妨げる要因となり得る。
　本技術はこのような状況に鑑みて生み出されたものであり、ドライバ回路の消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定のトリガ信号に従って駆動信号を出力する駆動信号出力回路と、上記駆動信号の立上り時には複数の電圧を低い順に順次選択してその選択した電圧を上記駆動信号出力回路に供給する昇圧スイッチと、上記駆動信号の立下り時には複数の電圧を高い順に順次選択してその選択した電圧を上記駆動信号出力回路に供給する降圧スイッチとを具備するドライバ回路である。これにより、駆動信号の充放電に要する負荷を分散させるという作用をもたらす。
　また、この第１の側面において、上記トリガ信号に基づいて上記昇圧スイッチおよび上記降圧スイッチにおける選択信号を生成して制御する制御回路をさらに具備してもよい。これにより、昇圧スイッチおよび降圧スイッチにおける選択をトリガ信号に基づいて制御するという作用をもたらす。
　また、この第１の側面において、上記昇圧スイッチは、上記駆動信号の立上り時に、第１の電圧になるまでの間は上記第１の電圧を選択し、上記第１の電圧よりも高い第２の電圧になるまでの間は上記第２の電圧を選択して上記駆動信号出力回路に供給し、上記降圧スイッチは、上記駆動信号の立下り時に、第３の電圧になるまでの間は上記第３の電圧を選択し、上記第３の電圧よりも低い第４の電圧になるまでの間は上記第４の電圧を選択して上記駆動信号出力回路に供給するようにしてもよい。これにより、４つの振幅レベルによりドライバ回路を制御するという作用をもたらす。
　また、この第１の側面において、上記第２の電圧を生成して上記昇圧スイッチに供給する昇圧回路と、上記第４の電圧を生成して上記降圧スイッチに供給する降圧回路とをさらに具備し、上記第１の電圧は電源電圧であり、上記第３の電圧は接地電位であるようにしてもよい。これにより、電源電圧によるプリチャージまたは接地電位によるプリディスチャージの後に、昇圧回路または降圧回路による充放電を行うという作用をもたらす。
　また、この第１の側面において、上記電源電圧と上記接地電位との間を接続する容量をさらに具備してもよい。これにより、ドライバ回路内において必要な電流を供給するという作用をもたらす。
　また、この第１の側面において、上記駆動信号出力回路に含まれるトランジスタに対して当該トランジスタの耐圧内の電圧を供給するように制御する電圧制御バイアス回路をさらに具備してもよい。これにより、トランジスタの耐圧を超えた振幅を印加させないという作用をもたらす。
　また、この第１の側面において、上記昇圧スイッチおよび上記降圧スイッチに含まれるトランジスタに流れる電流を制御する電流制御バイアス回路をさらに具備してもよい。これにより、スルーレートを制御するという作用をもたらす。
　また、本技術の第２の側面は、複数の撮像素子が配置された画素領域と、所定のトリガ信号に従って上記撮像素子に対する駆動信号を出力する駆動信号出力回路と、上記駆動信号の立上り時には複数の電圧を低い順に順次選択して上記駆動信号出力回路に供給する昇圧スイッチと、上記駆動信号の立下り時には複数の電圧を高い順に順次選択して上記駆動信号出力回路に供給する降圧スイッチとを上記複数の撮像素子のそれぞれに対応して備える複数のドライバ回路とを具備する撮像装置である。これにより、撮像装置における駆動信号の充放電に要する負荷を分散させるという作用をもたらす。
　また、この第２の側面において、上記駆動信号出力回路に含まれるトランジスタに対して当該トランジスタの耐圧内の電圧を供給し、上記昇圧スイッチおよび上記降圧スイッチに含まれるトランジスタに流れる電流を制御するバイアス回路を、上記複数のドライバ回路のうち所定数毎にさらに具備してもよい。これにより、ドライバ回路の配置位置における電源ドロップに応じてバイアス電圧も同じだけドロップさせるという作用をもたらす。
　また、この第２の側面において、上記バイアス回路の各々は、デイジーチェーン状に接続されてもよい。これにより、配線本数を削減するという作用をもたらす。
本技術の実施の形態におけるドライバ回路を備える撮像装置の構成例を示す図である。 本技術の実施の形態におけるドライバ回路２１のブロック構成例を示す図である。 本技術の実施の形態におけるドライバ回路２１の回路構成例を示す図である。 本技術の実施の形態における入力制御回路の回路構成例を示す図である。 本技術の実施の形態における選択信号および駆動信号ＶＳＯＵＴのタイミング例を示す図である。 本技術の実施の形態におけるスルーレート制御の動作例を示す図である。 本技術の実施の形態におけるセトリング時間の比較例を示す図である。 本技術の実施の形態における高周波ループの比較例を示す図である。 本技術の実施の形態におけるドライバ回路２１のバイアス回路１６７とローカルブロック１０９との関係の第１の例を示す図である。 本技術の実施の形態におけるドライバ回路２１のバイアス回路１６７とローカルブロック１０９との関係の第２の例を示す図である。 本技術の実施の形態におけるドライバ回路２１のバイアス回路１６７とローカルブロック１０９との関係の第１および第２の例の比較例を示す図である。 本技術の実施の形態におけるドライバ回路２１の複数のバイアス回路１６７の接続例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．撮像装置とドライバ回路
　２．スルーレート制御
　３．ＥＭＩ
　４．バイアス回路
　＜１．撮像装置とドライバ回路＞
　［撮像装置］
　図１は、本技術の実施の形態におけるドライバ回路を備える撮像装置の構成例を示す図である。この撮像装置は、画素領域１０および周辺回路部からなる。周辺回路部は、垂直駆動回路２０と、水平駆動回路３０と、制御回路４０と、カラム信号処理回路５０と、出力回路６０とを備える。
　画素領域１０は、光電変換部を含む複数の画素１１を、２次元アレイ状に配列した画素アレイである。この画素１１は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタを含む。ここで、複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタおよび増幅トランジスタの４つのトランジスタにより構成することができる。
　垂直駆動回路２０は、行単位で画素１１を駆動するものである。この垂直駆動回路２０は、画素駆動配線毎にドライバ回路２１を備え、選択された画素駆動配線に画素１１を駆動するための駆動信号を供給する。これにより、垂直駆動回路２０は、画素領域１０の各画素１１を行単位で順次垂直方向に選択走査し、各画素１１の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線１９を介して、カラム信号処理回路５０に供給する。
　水平駆動回路３０は、列単位にカラム信号処理回路５０を駆動するものである。この水平駆動回路３０は、例えばシフトレジスタによって構成される。この水平駆動回路３０は、水平走査パルスを順次出力することによって、カラム信号処理回路５０の各々を順番に選択し、カラム信号処理回路５０の各々から画素信号を、水平信号線５９を介して、出力回路６０に出力させる。
　制御回路４０は、撮像装置の全体を制御するものである。この制御回路４０は、入力クロックと、動作モードなどを指令するデータとを受け取り、撮像装置の内部情報などのデータを出力する。すなわち、この制御回路４０は、垂直同期信号、水平同期信号およびマスタクロックに基いて、垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０等に入力する。
　カラム信号処理回路５０は、画素１１の例えば列ごとに配置され、１行分の画素１１から出力される信号に対し、画素列ごとにノイズ除去などの信号処理を行うものである。すなわち、このカラム信号処理回路５０は、画素１１固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、ＡＤ（Analog to Digital）変換等の信号処理を行う。カラム信号処理回路５０の出力段には、図示しない水平選択スイッチが水平信号線５９との間に接続される。
　出力回路６０は、カラム信号処理回路５０の各々から水平信号線５９を通して順次に供給される信号に対し、信号処理を行って出力するものである。その際、この出力回路６０は、カラム信号処理回路５０からの信号をバッファリングする。また、この出力回路６０は、カラム信号処理回路５０からの信号に対して、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行うようにしてもよい。
　［ドライバ回路］
　図２は、本技術の実施の形態におけるドライバ回路２１のブロック構成例を示す図である。
　ドライバ回路２１は、駆動信号出力回路１９０、Ａスイッチ１１０、Ｂスイッチ１２０、Ｃスイッチ１３０、Ｄスイッチ１４０、昇圧回路２１０、降圧回路３１０、および、容量４２０を備える。
　また、このドライバ回路２１は、パッド９１１、９１２、９２１および９２２を備える。パッド９１１と９１２との間には電源９１０が接続され、パッド９１１に電源電圧ＶＤＤＨが供給され、パッド９１２に接地電位ＶＳＳＨが供給される。パッド９２１には昇圧回路２１０の出力電圧ＶＰＩが供給される。また、パッド９２２には降圧回路３１０の出力電圧ＶＲＬが供給される。ここで、昇圧回路２１０の出力電圧ＶＰＩは、電源電圧ＶＤＤＨよりも高い電圧である。また、降圧回路３１０の出力電圧ＶＲＬは、接地電位ＶＳＳＨよりも低い電圧である。
　駆動信号出力回路１９０は、トリガ信号ＴＲＧに従って駆動信号ＶＳＯＵＴを出力する回路である。駆動信号ＶＳＯＵＴは、該当するラインの各画素に分配される。ここでは、そのラインの全配線抵抗５１０および全寄生容量５２０をまとめて示している。
　Ａスイッチ１１０は、電源電圧ＶＤＤＨを駆動信号出力回路１９０に供給するか否かを選択するスイッチである。Ｂスイッチ１２０は、昇圧回路２１０の出力電圧ＶＰＩを駆動信号出力回路１９０に供給するか否かを選択するスイッチである。Ａスイッチ１１０およびＢスイッチ１２０は、駆動信号ＶＳＯＵＴの立上り時に、何れか一方が排他的に電圧を駆動信号出力回路１９０に供給する。これにより、電源電圧ＶＤＤＨになるまでの間は電源電圧ＶＤＤＨを選択し、その後、電圧ＶＰＩになるまでの間は電圧ＶＰＩを選択して、駆動信号出力回路１９０に供給する。すなわち、Ａスイッチ１１０およびＢスイッチ１２０は、複数の電圧を低い順に順次選択して、その選択した電圧を駆動信号出力回路１９０に供給する。なお、Ａスイッチ１１０およびＢスイッチ１２０は、特許請求の範囲に記載の昇圧スイッチの一例である。
　Ｃスイッチ１３０は、接地電位ＶＳＳＨを駆動信号出力回路１９０に供給するか否かを選択するスイッチである。Ｄスイッチ１４０は、降圧回路３１０の出力電圧ＶＲＬを駆動信号出力回路１９０に供給するか否かを選択するスイッチである。Ｃスイッチ１３０およびＤスイッチ１４０は、駆動信号ＶＳＯＵＴの立下り時に、何れか一方が排他的に電圧を駆動信号出力回路１９０に供給する。これにより、接地電位ＶＳＳＨになるまでの間は接地電位ＶＳＳＨを選択し、その後、電圧ＶＲＬになるまでの間は電圧ＶＲＬを選択して駆動信号出力回路１９０に供給する。すなわち、Ｃスイッチ１３０およびＤスイッチ１４０は、複数の電圧を高い順に順次選択して、その選択した電圧を駆動信号出力回路１９０に供給する。なお、Ｃスイッチ１３０およびＤスイッチ１４０は、特許請求の範囲に記載の降圧スイッチの一例である。
　昇圧回路２１０は、出力電圧ＶＰＩを生成してＢスイッチ１２０に供給するものである。上述のように、この昇圧回路２１０の出力電圧ＶＰＩは、電源電圧ＶＤＤＨよりも高い電圧である。
　降圧回路３１０は、出力電圧ＶＲＬを生成してＤスイッチ１４０に供給するものである。上述のように、この降圧回路３１０の出力電圧ＶＲＬは、電源電圧ＶＳＳＨよりも低い電圧である。
　容量４２０は、電源電圧ＶＤＤＨと接地電位ＶＳＳＨとの間を接続する容量素子である。後述するように、トリガ信号ＴＲＧが変化した際には急峻な電流が流れることがある。そのような場合に電流を供給するのが、この容量４２０である。
　［消費電力］
　ここで、ドライバ回路２１の消費電力について説明する。このドライバ回路２１では、トリガ信号ＴＲＧが印加されると、Ａスイッチ１１０、Ｂスイッチ１２０、Ｃスイッチ１３０、Ｄスイッチ１４０の順番でオンするようになっている。
　まず、駆動信号ＶＳＯＵＴの立上り時には、Ａスイッチ１１０がオンになり、初期状態の電圧ＶＲＬから電源電圧ＶＤＤＨまで充電される。その後、電源電圧ＶＤＤＨになると、次にＢスイッチ１２０がオンになって、電源電圧ＶＤＤＨから電圧ＶＰＩまで充電される。すなわち、電圧ＶＲＬから一気に電圧ＶＰＩまで充電するのではなく、電源電圧ＶＤＤＨになるまでは電源電圧ＶＤＤＨから充電し、残りの電圧ＶＰＩまでの間は昇圧回路２１０を用いて充電する。これにより、昇圧回路２１０から供給される電流を削減することができる。
　以下では、一例として、電源電圧ＶＤＤＨを２．８Ｖ、接地電位ＶＳＳＨを０Ｖ、電圧ＶＰＩを３．０Ｖ、電圧ＶＲＬを－１．２Ｖとする。負荷電流は振幅比に比例するため、全電流に比べて昇圧回路２１０に必要な電流の割合は、
　　（ＶＰＩ－ＶＤＤＨ）／（ＶＰＩ－ＶＲＬ）＝０．２／４．２
　　　　　　　　　　　　　　　　　　　　　　＝４．８％
となる。すなわち、ドライバ回路２１の負荷電流を１０ｍＡとすれば、昇圧回路２１０に必要な電流は約０．５ｍＡとなる。
　また、負荷電流Ｉloadに対する損失α％を想定すると、立上り時の消費電力は次式により表される。
　　ＶＤＤＨ×Ｉload（１＋α）　　　　　　　　　　　　　　式（１）
上式において、電源電圧ＶＤＤＨを２．８Ｖ、損失α＝５０％とすれば、全電流を昇圧回路２１０から供給した場合の立上り時の消費電力は、
　　２．８Ｖ×１０ｍＡ（１＋０．５）＝４２．０ｍＷ
となる。一方、電源電圧ＶＤＤＨから電圧ＶＰＩまでの間の電流のみを昇圧回路２１０から供給した場合の立上り時の消費電力は、
　　２．８Ｖ×０．５ｍＡ（１＋０．５）＝２．１ｍＷ
となる。　
　次に、駆動信号ＶＳＯＵＴの立下り時には、Ｃスイッチ１３０がオンになり、電圧ＶＰＩから接地電位ＶＳＳＨまで放電される。その後、接地電位ＶＳＳＨになると、次にＤスイッチ１４０がオンになって、接地電位ＶＳＳＨから電圧ＶＲＬまで放電される。すなわち、電圧ＶＰＩから一気に電圧ＶＲＬまで放電するのではなく、接地電位ＶＳＳＨになるまでは接地電位ＶＳＳＨへ放電し、残りの電圧ＶＲＬまでの間は降圧回路３１０を用いて放電する。これにより、降圧回路３１０から供給される電流を削減することができる。
　上述のように、負荷電流は振幅比に比例するため、全電流に比べて降圧回路３１０に必要な電流の割合は、
　　（ＶＳＳＨ－ＶＲＬ）／（ＶＰＩ－ＶＲＬ）＝１．２／４．２
　　　　　　　　　　　　　　　　　　　　　　＝２９％
となる。すなわち、上述のようにドライバ回路２１の負荷電流を１０ｍＡとすれば、降圧回路３１０に必要な電流は約２．９ｍＡとなる。
　また、立下り時の消費電力も式（１）により表され、全電流を降圧回路３１０から供給した場合の立下り時の消費電力は、
　　２．８Ｖ×１０ｍＡ（１＋０．５）＝４２．０ｍＷ
となる。一方、電源電圧ＶＤＤＨから電圧ＶＲＬまでの間の電流のみを降圧回路３１０から供給した場合の立上り時の消費電力は、
　　２．８Ｖ×２．９ｍＡ（１＋０．５）＝１２．２ｍＷ
となる。
　また、このように消費電力が改善されたことの副次的な効果として、スイッチドキャパシタ容量（Ｃfly）も同程度に削減可能となり、面積削減にも寄与することができる。
　このように、本技術の実施の形態では、最も電力を消費する立上りまたは立下りの遷移時に、電源電圧ＶＤＤＨまたは接地電位ＶＳＳＨに一旦切替え、大部分の電力を電源電圧ＶＤＤＨまたは接地電位ＶＳＳＨから取り出すことにより、昇圧回路２１０および降圧回路３１０から取り出す電力を削減し、昇圧回路２１０および降圧回路３１０の電力および面積を削減可能にする。
　なお、上述の例では４つのスイッチにより４種類の電圧を選択して駆動信号出力回路１９０に供給することを想定したが、これに限定されることなく、電圧の種類およびスイッチの数は必要に応じて変更してもよい。
　［回路構成］
　図３は、本技術の実施の形態におけるドライバ回路２１の回路構成例を示す図である。
　このドライバ回路２１はトリガ信号ＴＲＧを入力信号とするが、この図ではトリガ信号ＴＲＧから生成された選択信号ＸＡ、ＸＢ、Ｃ、ＸＣ、Ｄ、ＸＤを示している。これらの選択信号とトリガ信号ＴＲＧとの関係については後述する。
　Ａスイッチ１１０は、ＰＭＯＳトランジスタ１１１および１１２を備える。ＰＭＯＳトランジスタ１１１は、選択信号ＸＡに従って動作する。ＰＭＯＳトランジスタ１１２は、スルーレート制御のためのトランジスタであり、後述のスルーレート制御バイアス回路１７０からの制御信号ＶＢＰに従って動作する。
　Ｂスイッチ１２０は、ＰＭＯＳトランジスタ１２１を備える。ＰＭＯＳトランジスタ１２１は、選択信号ＸＢに従って動作する。
　Ｃスイッチ１３０は、ＮＭＯＳトランジスタ１３１および１３２を備える。ＮＭＯＳトランジスタ１３１は、選択信号ＸＣに従って動作するＰＭＯＳトランジスタ１８６からの信号に従って、動作する。ＮＭＯＳトランジスタ１３２は、スルーレート制御のためのトランジスタであり、後述のスルーレート制御バイアス回路１７０からの制御信号ＶＢＮに従って動作する。
　Ｄスイッチ１４０は、ＮＭＯＳトランジスタ１４１を備える。ＮＭＯＳトランジスタ１４１は、選択信号ＸＤに従って動作するＰＭＯＳトランジスタ１８７からの信号に従って、動作する。
　ＰＭＯＳトランジスタ１９１およびＮＭＯＳトランジスタ１９２は、駆動信号出力回路１９０として駆動信号ＶＳＯＵＴを出力するが、この駆動信号ＶＳＯＵＴは上述の例では４．２Ｖ（＝ＶＰＩ－ＶＲＬ）振幅となる。これに対し、ＰＭＯＳトランジスタ１９１およびＮＭＯＳトランジスタ１９２の耐圧は３Ｖを想定するため、これらトランジスタの耐圧保護のために耐圧保護回路１５０としてＰＭＯＳトランジスタ１５１乃至１５４およびＮＭＯＳトランジスタ１５５乃至１５８を備える。ＰＭＯＳトランジスタ１９１および１５１乃至１５４のゲート電圧は接地電位ＶＳＳＨに固定され、ＮＭＯＳトランジスタ１９２および１５５乃至１５８のゲート電圧は後述の耐圧保護バイアス回路１６０からの制御信号ＶＢＭに従って動作する。
　ＮＭＯＳトランジスタ１８１および１８２と、１８３および１８４は、それぞれ負レベルシフタである。Ｃスイッチ１３０およびＤスイッチ１４０は接地電位ＶＳＳＨより低い負電圧ＶＲＬにより制御されるため、Ｃスイッチ１３０およびＤスイッチ１４０のための信号生成はこれら負レベルシフタを介して制御される。
　ＰＭＯＳトランジスタ１８５および１８６は、ＮＭＯＳトランジスタ１３１の振幅を制御するレベルシフタである。ＰＭＯＳトランジスタ１８７および１８８は、ＮＭＯＳトランジスタ１４１の振幅を制御するレベルシフタである。
　耐圧保護バイアス回路１６０は、耐圧保護回路１５０のＮＭＯＳトランジスタ１５５乃至１５８および１９２のゲートバイアス信号ＶＢＭを生成するための回路である。耐圧保護バイアス回路１６０は、ＮＭＯＳトランジスタ１６１および可変抵抗器１６２を備える。なお、耐圧保護バイアス回路１６０は、特許請求の範囲に記載の電圧制御バイアス回路の一例である。
　ＮＭＯＳトランジスタ１６１は、カレントミラー回路によるＮＭＯＳトランジスタ１９２および１５５乃至１５８のコピーである。これにより、ＰＶＴ（Process-Voltage-Temperature：プロセス・電圧・温度）ばらつきを相殺することができる。
　可変抵抗器１６２は、トリミング用抵抗であり、その両端の電圧ｄＶは抵抗値Ｒ１と電流ＩＲＥＦ１の乗数によって決定される。したがって、ＮＭＯＳトランジスタ１６１のゲートソース間電圧をＶgsnとすると、耐圧保護バイアス回路１６０の出力信号ＶＢＭは、ｄＶ＋Ｖgsnとなる。耐圧保護対象のトランジスタの耐圧を３．０Ｖとすると、
　　ｄＶ＋Ｖgsn－Ｖgsn－ＶＲＬ＝ｄＶ－ＶＲＬ＜３．０Ｖ
となるように可変抵抗器１６２をトリミングすれば、トランジスタの耐圧に整合させた設計が可能となる。
　スルーレート制御バイアス回路１７０は、Ａスイッチ１１０がオン動作する期間の電流を制限し、スルーレートを制御するためのバイアス回路である。このスルーレート制御バイアス回路１７０は、ＰＭＯＳトランジスタ１１２の制御信号ＶＢＰを生成するＰＭＯＳトランジスタ１７１と、ＮＭＯＳトランジスタ１３２の制御信号ＶＢＮを生成するＮＭＯＳトランジスタ１７２および１７３とを備える。このスルーレート制御バイアス回路１７０の詳細については後述する。
　図４は、本技術の実施の形態における入力制御回路の回路構成例を示す図である。
　ドライバ回路２１はトリガ信号ＴＲＧを入力信号として、このトリガ信号ＴＲＧに基づいて内部信号を生成する。すなわち、トリガ信号ＴＲＧを反転して反転トリガ信号ＸＴＲＧを生成する。また、トリガ信号ＴＲＧをシフトしてシフトトリガ信号ＴＲＧ＿ＳＦＴを生成する。さらに、シフトトリガ信号ＴＲＧ＿ＳＦＴを反転して反転シフトトリガ信号ＸＴＲＧ＿ＳＦＴを生成する。
　そして、ドライバ回路２１は、これらの信号を組み合わせてＡスイッチ１１０、Ｂスイッチ１２０、Ｃスイッチ１３０およびＤスイッチ１４０の制御に必要な選択信号を生成する。論理積回路１０１は、トリガ信号ＴＲＧと反転シフトトリガ信号ＸＴＲＧ＿ＳＦＴの論理積を生成して信号Ａを出力する。論理積回路１０２は、トリガ信号ＴＲＧとシフトトリガ信号ＴＲＧ＿ＳＦＴの論理積を生成して信号Ｂを出力する。論理積回路１０３は、反転トリガ信号ＸＴＲＧとシフトトリガ信号ＴＲＧ＿ＳＦＴの論理積を生成して信号Ｃを出力する。論理積回路１０４は、反転トリガ信号ＸＴＲＧと反転シフトトリガ信号ＸＴＲＧ＿ＳＦＴの論理積を生成して信号Ｄを出力する。また、インバータ１０５乃至１０８は、それぞれ論理積回路１０１乃至１０４の出力Ａ乃至Ｄを反転して、信号ＸＡ乃至ＸＤを出力する。なお、論理積回路１０１乃至１０４、および、インバータ１０５乃至１０８は、特許請求の範囲に記載の制御回路の一例である。
　［動作タイミング］
　図５は、本技術の実施の形態における選択信号および駆動信号ＶＳＯＵＴのタイミング例を示す図である。
　信号Ａがアクティブな期間にはＡスイッチ１１０がオン動作して、駆動信号ＶＳＯＵＴを電圧ＶＲＬから電源電圧ＶＤＤＨまで充電する。この期間がプリチャージ期間となる。信号Ｂがアクティブな期間にはＢスイッチ１２０がオン動作して、駆動信号ＶＳＯＵＴを電源電圧ＶＤＤＨから電圧ＶＰＩまで充電する。
　信号Ｃがアクティブな期間にはＣスイッチ１３０がオン動作して、駆動信号ＶＳＯＵＴを電圧ＶＰＩから接地電位ＶＳＳＨまで放電する。この期間がプリディスチャージ期間となる。信号Ｄがアクティブな期間にはＤスイッチ１４０がオン動作して、駆動信号ＶＳＯＵＴを接地電位ＶＳＳＨから電圧ＶＲＬまで放電する。
　＜２．スルーレート制御＞
　撮像装置ではドライバ回路２１が、制御信号毎かつライン毎に設けられるため、全体では実装次第で数千個が同時に動くことになる。これらが同時に動作した場合、大きなピーク電流が発生し、電源寄生抵抗とのＩＲドロップにより電源電圧が低下し、動作不良を起こすおそれがある。これを防ぐため、本実施の形態では、Ａスイッチ１１０およびＣスイッチ１３０を介して流れる電流を制御する定電流バイアス回路として、スルーレート制御バイアス回路１７０を設ける。これにより、Ａスイッチ１１０およびＣスイッチ１３０を介して動作する際のスルーレート制御を行う。スルーレート（Slew Rate）とは、出力信号の変化速度であり、これが遅いと出力波形の傾きとして顕在化する。そのため、このスルーレートを制御することにより、出力波形を適正に担保することができる。なお、スルーレート制御バイアス回路１７０は、特許請求の範囲に記載の電流制御バイアス回路の一例である。
　［ピーク電流抑制］
　図６は、本技術の実施の形態におけるスルーレート制御の動作例を示す図である。
　同図におけるａは、スルーレート制御を行わずに電圧ドライバとして動作させた場合のイメージ例である。電圧ドライバでは、トランジスタのサイズとＶgsで電流が決まる。この場合、トリガ信号ＴＲＧの立上り時に電源電流および電源電圧に大きなピークが発生して、出力される駆動信号ＶＳＯＵＴにおいてなまりが生じてしまう。
　一方、同図におけるｂは、スルーレート制御バイアス回路１７０を設けることにより定電流ドライバとして動作させた場合の例である。電流ドライバでは、流れる電流は定電流源によって制限される。この場合、ＩＲＥＦ１が一定であるため、傾きはＩＲＥＦ１／Ｃで決まり、大きなピークが発生しない。また、ＰＭＯＳトランジスタ１７１およびＮＭＯＳトランジスタ１７３のサイズ比またはＩＲＥＦ２を変更することにより、任意のスルーレートに制御することが可能である。
　［セトリング時間改善］
　この実施の形態のドライバ回路２１では、Ａスイッチ１１０またはＣスイッチ１３０をオンにした際には電流ドライバとして機能し、その後、Ｂスイッチ１２０またはＤスイッチ１４０をオンにした際には昇圧回路２１０または降圧回路３１０を使用した電圧ドライバとして機能する。
　電圧ドライバの時定数ｔａｕは
　　ｔａｕ＝（Ｚ＋Ｒ）×Ｃ
となる。ただし、Ｚはドライバの出力インピーダンス、Ｒは配線寄生抵抗を示す。この電圧ドライバでは次の２つの問題点がある。第１に、高速化のためにはＺはＲに対して十分小さくする必要があるが、ドライバ面積が大きくなってしまう。第２に、大きなドライバサイズでは瞬間的に大きなピーク電流が発生し、電源電圧がドロップするため、遷移時にドライバ出力インピーダンスＺが大きくなりさらにセトリングが遅くなってしまう。したがって、電圧ドライバの構成では本質的に大容量負荷を駆動できず、動作スピードに限界が生じる。
　これに対し、この実施の形態では、初めは電流ドライバによる定電流制御で容量を充電するため、Ｚの影響がない。ある一定区間定電流で駆動した後、電圧ドライバに切り替えることで、電圧ドライバが供給すべき電荷量自体が減っているため、電源電圧ドロップが小さく、全てを電圧ドライバによって駆動するよりも結果的に遥かに早いセトリングが可能であり、高速化に寄与する。
　図７は、本技術の実施の形態におけるセトリング時間の比較例を示す図である。
　同図において、鎖線は当初から昇圧回路２１０または降圧回路３１０を使用して電圧ドライバとして動作させた場合の波形を示している。この場合、当初から時定数ｔａｕ（０．６３倍）により曲線的に電圧が上昇する。
　一方、実線は、この実施の形態のドライバ回路２１において、一例として目標電圧Ｖの０．６３倍まで電流ドライバによって電流源制御し、その後、電圧ドライバに切り替えた場合の波形を示している。この場合、当初は電流ドライバによって直線的に電圧が上昇し、その後は上述の時定数ｔａｕにより曲線的に電圧が上昇する。電流ドライバとして必要電荷量の０．６３を供給しているため、電圧ドライバとして昇圧回路２１０および降圧回路３１０が供給すべき電荷量は０．６３でよい。
　＜３．ＥＭＩ＞
　図８は、本技術の実施の形態における高周波ループの比較例を示す図である。
　上述のように、この実施の形態において、容量４２０は、トリガ信号ＴＲＧが変化した際の電流を供給するために用いられる。外付け容量は高周波応答しないため、このように容量４２０を内蔵することが望ましい。これに対し、同図におけるａに示すように、駆動信号出力回路に対して電圧ＶＰＩおよび電圧ＶＲＬを常に供給する構成では、振幅幅が大きくなり、容量素子の耐圧を超えてしまうおそれがあり、容量の配置が難しい。そのため、遷移時は外から電流を引き込もうと動作するため、予期しない大きな電流ループが生じ、ＥＭＩ（Electromagnetic Interference：電磁干渉）悪化の要因となる。
　その点、この実施の形態では、大部分の電流を電源電圧ＶＤＤＨから接地電位ＶＳＳＨの間でやり取りするため、オンチップの容量４２０を配置することが可能になる。これにより、同図におけるｂに示すように、電流ループを小さくすることができ、ＥＭＩを抑制することができる。また、定電流ドライバであることにより、ほとんどの周波数成分は直流成分になるため、電圧ドライバに比べて高調波成分が小さく、結果的に容量４２０のサイズを小さくすることができる
　＜４．バイアス回路＞
　この実施の形態におけるドライバ回路２１は、上述のように耐圧保護バイアス回路１６０およびスルーレート制御バイアス回路１７０を備える。以下ではこれらをバイアス回路１６７と略称する。ドライバ回路２１において、バイアス回路１６７は、それ以外の回路（ローカルブロック１０９）とは独立して設けることができ（グローバルブロック）、複数のローカルブロック１０９に対して１つのバイアス回路１６７を配置することが可能である。
　図９は、本技術の実施の形態におけるドライバ回路２１のバイアス回路１６７とローカルブロック１０９との関係の第１の例を示す図である。
　この第１の例では、１つのバイアス回路１６７に対して長い配線を介して複数のローカルブロック１０９にバイアス信号を分配している。上述のように、撮像装置では、チップ内で実装次第で数千個のドライバ回路２１が同時に使用される可能性があるため、非常に大きいピーク電流が発生する。電源パッドが十分に配置できない場合、パッド近端と遠端で電源ＩＲドロップが異なる。一方で、バイアス信号群は電流を流さないため、近端と遠端であまり差が生じない。このため、近端ではＶｇｓに差分がないためセトリングが速いが、遠端ではＶｇｓが小さくなりセトリングが遅いという問題が生じてしまう。
　図１０は、本技術の実施の形態におけるドライバ回路２１のバイアス回路１６７とローカルブロック１０９との関係の第２の例を示す図である。
　この第２の例では、バイアス回路１６７をいくつかのローカルブロック１０９毎に分散して配置している。これにより、ローカルブロック１０９の配置位置における電源ドロップに応じてバイアス電圧も同じだけドロップするようにすることができ、Ｖｇｓを一定にし、セトリングの差異を解消することができる。
　図１１は、本技術の実施の形態におけるドライバ回路２１のバイアス回路１６７とローカルブロック１０９との関係の第１および第２の例の比較例を示す図である。
　ここでは、一例として、Ａスイッチ１１０のＰＭＯＳトランジスタ１１１および１１２の部分に着目する。同図におけるａは、第１の例のように、トリガ信号ＴＲＧの変化に伴いパッド遠端で電源電圧ＶＤＤＨにＩＲドロップが生じる一方で、バイアス信号ＶＢＰが変動せずに、結果としてＰＭＯＳトランジスタ１１１のＶgsが小さくなって、セトリングが遅くなる。
　これに対し、同図におけるｂは、第２の例のように、バイアス回路１６７を分散することにより、その場所における電源電圧ＶＤＤＨのＩＲドロップに応じてバイアス信号ＶＢＰもドロップする。これにより、Ｖｇｓが一定に保たれ、セトリングの差異を解消することができる。
　図１２は、本技術の実施の形態におけるドライバ回路２１の複数のバイアス回路１６７の接続例を示す図である。
　上述の第２の例のように複数のバイアス回路１６７を分散配置する場合、順次デイジーチェーン状に接続することが望ましい。これにより、配線本数を削減することが可能である。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定のトリガ信号に従って駆動信号を出力する駆動信号出力回路と、
　前記駆動信号の立上り時には複数の電圧を低い順に順次選択してその選択した電圧を前記駆動信号出力回路に供給する昇圧スイッチと、
　前記駆動信号の立下り時には複数の電圧を高い順に順次選択してその選択した電圧を前記駆動信号出力回路に供給する降圧スイッチと
を具備するドライバ回路。
（２）前記トリガ信号に基づいて前記昇圧スイッチおよび前記降圧スイッチにおける選択信号を生成して制御する制御回路
をさらに具備する前記（１）に記載のドライバ回路。
（３）前記昇圧スイッチは、前記駆動信号の立上り時に、第１の電圧になるまでの間は前記第１の電圧を選択し、前記第１の電圧よりも高い第２の電圧になるまでの間は前記第２の電圧を選択して前記駆動信号出力回路に供給し、
　前記降圧スイッチは、前記駆動信号の立下り時に、第３の電圧になるまでの間は前記第３の電圧を選択し、前記第３の電圧よりも低い第４の電圧になるまでの間は前記第４の電圧を選択して前記駆動信号出力回路に供給する
前記（１）または（２）に記載のドライバ回路。
（４）前記第２の電圧を生成して前記昇圧スイッチに供給する昇圧回路と、
　前記第４の電圧を生成して前記降圧スイッチに供給する降圧回路と
をさらに具備し、
　前記第１の電圧は電源電圧であり、
　前記第３の電圧は接地電位である
前記（３）に記載のドライバ回路。
（５）前記電源電圧と前記接地電位との間を接続する容量
をさらに具備する前記（４）に記載のドライバ回路。
（６）前記駆動信号出力回路に含まれるトランジスタに対して当該トランジスタの耐圧内の電圧を供給するように制御する電圧制御バイアス回路
をさらに具備する前記（１）から（５）のいずれかに記載のドライバ回路。
（７）前記昇圧スイッチおよび前記降圧スイッチに含まれるトランジスタに流れる電流を制御する電流制御バイアス回路
をさらに具備する前記（１）から（６）のいずれかに記載のドライバ回路。
（８）複数の撮像素子が配置された画素領域と、
　所定のトリガ信号に従って前記撮像素子に対する駆動信号を出力する駆動信号出力回路と、前記駆動信号の立上り時には複数の電圧を低い順に順次選択して前記駆動信号出力回路に供給する昇圧スイッチと、前記駆動信号の立下り時には複数の電圧を高い順に順次選択して前記駆動信号出力回路に供給する降圧スイッチとを前記複数の撮像素子のそれぞれに対応して備える複数のドライバ回路と
を具備する撮像装置。
（９）前記駆動信号出力回路に含まれるトランジスタに対して当該トランジスタの耐圧内の電圧を供給し、前記昇圧スイッチおよび前記降圧スイッチに含まれるトランジスタに流れる電流を制御するバイアス回路を、前記複数のドライバ回路のうち所定数毎にさらに具備する前記（８）に記載の撮像装置。
（１０）前記バイアス回路の各々は、デイジーチェーン状に接続される前記（９）に記載の撮像装置。
　１０　画素領域
　１１　画素
　２０　垂直駆動回路
　２１　ドライバ回路
　３０　水平駆動回路
　４０　制御回路
　５０　カラム信号処理回路
　６０　出力回路
　１０１～１０４　論理積回路
　１０５～１０８　インバータ
　１１０　Ａスイッチ
　１２０　Ｂスイッチ
　１３０　Ｃスイッチ
　１４０　Ｄスイッチ
　１５０　耐圧保護回路
　１６０　耐圧保護バイアス回路
　１６２　可変抵抗器
　１６７　バイアス回路
　１７０　スルーレート制御バイアス回路
　１９０　駆動信号出力回路
　２１０　昇圧回路
　３１０　降圧回路
　４２０　容量
　５１０　配線抵抗
　５２０　寄生容量
　９１０　電源
　９１１、９１２、９２１、９２２　パッド

Claims (10)

  1. 　所定のトリガ信号に従って駆動信号を出力する駆動信号出力回路と、
    　前記駆動信号の立上り時には複数の電圧を低い順に順次選択してその選択した電圧を前記駆動信号出力回路に供給する昇圧スイッチと、
    　前記駆動信号の立下り時には複数の電圧を高い順に順次選択してその選択した電圧を前記駆動信号出力回路に供給する降圧スイッチと
    を具備するドライバ回路。
  2. 　前記トリガ信号に基づいて前記昇圧スイッチおよび前記降圧スイッチにおける選択信号を生成して制御する制御回路
    をさらに具備する請求項１記載のドライバ回路。
  3. 　前記昇圧スイッチは、前記駆動信号の立上り時に、第１の電圧になるまでの間は前記第１の電圧を選択し、前記第１の電圧よりも高い第２の電圧になるまでの間は前記第２の電圧を選択して前記駆動信号出力回路に供給し、
    　前記降圧スイッチは、前記駆動信号の立下り時に、第３の電圧になるまでの間は前記第３の電圧を選択し、前記第３の電圧よりも低い第４の電圧になるまでの間は前記第４の電圧を選択して前記駆動信号出力回路に供給する
    請求項１記載のドライバ回路。
  4. 　前記第２の電圧を生成して前記昇圧スイッチに供給する昇圧回路と、
    　前記第４の電圧を生成して前記降圧スイッチに供給する降圧回路と
    をさらに具備し、
    　前記第１の電圧は電源電圧であり、
    　前記第３の電圧は接地電位である
    請求項３記載のドライバ回路。
  5. 　前記電源電圧と前記接地電位との間を接続する容量
    をさらに具備する請求項４記載のドライバ回路。
  6. 　前記駆動信号出力回路に含まれるトランジスタに対して当該トランジスタの耐圧内の電圧を供給するように制御する電圧制御バイアス回路
    をさらに具備する請求項１記載のドライバ回路。
  7. 　前記昇圧スイッチおよび前記降圧スイッチに含まれるトランジスタに流れる電流を制御する電流制御バイアス回路
    をさらに具備する請求項１記載のドライバ回路。
  8. 　複数の撮像素子が配置された画素領域と、
    　所定のトリガ信号に従って前記撮像素子に対する駆動信号を出力する駆動信号出力回路と、前記駆動信号の立上り時には複数の電圧を低い順に順次選択して前記駆動信号出力回路に供給する昇圧スイッチと、前記駆動信号の立下り時には複数の電圧を高い順に順次選択して前記駆動信号出力回路に供給する降圧スイッチとを前記複数の撮像素子のそれぞれに対応して備える複数のドライバ回路と
    を具備する撮像装置。
  9. 　前記駆動信号出力回路に含まれるトランジスタに対して当該トランジスタの耐圧内の電圧を供給し、前記昇圧スイッチおよび前記降圧スイッチに含まれるトランジスタに流れる電流を制御するバイアス回路を、前記複数のドライバ回路のうち所定数毎にさらに具備する請求項８記載の撮像装置。
  10. 　前記バイアス回路の各々は、デイジーチェーン状に接続される請求項９記載の撮像装置。
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