JP2001217706A - バッファ回路及びバッファ回路を備えるドライバ - Google Patents
バッファ回路及びバッファ回路を備えるドライバInfo
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Abstract
(57)【要約】
【課題】出力段にＣＭＯＳインバータ回路を備えながら
もその貫通電流を好適に防止することの可能なバッファ
回路を提供する。 【解決手段】バッファ回路は、インバータ回路３、ＯＲ
回路２１及びＡＮＤ回路２２の並列回路からなるタイミ
ング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴ
ＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列
回路からなる出力段ＣＭＯＳインバータ回路１０等を備
えて構成される。タイミング調整回路２０は、トランジ
スタＴＲｐ及びトランジスタＴＲｎを同時にオンさせな
いために、トランジスタＴＲｐのオフ期間内においてト
ランジスタＴＲｎのオン期間が形成されるトランジスタ
ＴＲｎのゲート制御信号Ｎｉｎ、及びトランジスタＴＲ
ｎのオフ期間内においてトランジスタＴＲｐのオン期間
が形成されるトランジスタＴＲｐのゲート制御信号Ｐｉ
ｎを各々形成する。
もその貫通電流を好適に防止することの可能なバッファ
回路を提供する。 【解決手段】バッファ回路は、インバータ回路３、ＯＲ
回路２１及びＡＮＤ回路２２の並列回路からなるタイミ
ング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴ
ＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列
回路からなる出力段ＣＭＯＳインバータ回路１０等を備
えて構成される。タイミング調整回路２０は、トランジ
スタＴＲｐ及びトランジスタＴＲｎを同時にオンさせな
いために、トランジスタＴＲｐのオフ期間内においてト
ランジスタＴＲｎのオン期間が形成されるトランジスタ
ＴＲｎのゲート制御信号Ｎｉｎ、及びトランジスタＴＲ
ｎのオフ期間内においてトランジスタＴＲｐのオン期間
が形成されるトランジスタＴＲｐのゲート制御信号Ｐｉ
ｎを各々形成する。
Description
【０００１】
【発明の属する技術分野】この発明はバッファ回路及び
それを備えるドライバに関し、詳しくは、出力段にＣＭ
ＯＳインバータを備えたバッファ回路の消費電流を低下
させる技術に関する。
それを備えるドライバに関し、詳しくは、出力段にＣＭ
ＯＳインバータを備えたバッファ回路の消費電流を低下
させる技術に関する。
【０００２】
【従来の技術】図７に、従来のバッファ回路の構成を示
す。同図に示されるように、このバッファ回路は、入力
インバータ回路３、及びＰチャネル型ＭＯＳトランジス
タＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとを
直列接続した出力段ＣＭＯＳインバータ回路１０等を備
えて構成される。ここでＰチャネル型ＭＯＳトランジス
タＴＲｐのソースＳは電源ＶＤＤに接続され、Ｎチャネ
ル型ＭＯＳトランジスタＴＲｎのソースＳはＧＮＤ（接
地）に接続されている。
す。同図に示されるように、このバッファ回路は、入力
インバータ回路３、及びＰチャネル型ＭＯＳトランジス
タＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとを
直列接続した出力段ＣＭＯＳインバータ回路１０等を備
えて構成される。ここでＰチャネル型ＭＯＳトランジス
タＴＲｐのソースＳは電源ＶＤＤに接続され、Ｎチャネ
ル型ＭＯＳトランジスタＴＲｎのソースＳはＧＮＤ（接
地）に接続されている。
【０００３】このようなバッファ回路においては通常、
上記入力インバータ回路３及び出力段ＣＭＯＳインバー
タ回路１０での動作遅延に伴い、入力端子１に入力され
た入力信号ＩＮは、所定時間遅延されて出力端子２から
出力される。なお、同バッファ回路が各種回路の出力バ
ッファとして用いられる場合には、出力端子２に接続さ
れる負荷に応じて、上記出力段ＣＭＯＳインバータ回路
１０を構成するトランジスタＴＲｐ，ＴＲｎの大きさ
（電流容量）等が適宜設計される。
上記入力インバータ回路３及び出力段ＣＭＯＳインバー
タ回路１０での動作遅延に伴い、入力端子１に入力され
た入力信号ＩＮは、所定時間遅延されて出力端子２から
出力される。なお、同バッファ回路が各種回路の出力バ
ッファとして用いられる場合には、出力端子２に接続さ
れる負荷に応じて、上記出力段ＣＭＯＳインバータ回路
１０を構成するトランジスタＴＲｐ，ＴＲｎの大きさ
（電流容量）等が適宜設計される。
【０００４】
【発明が解決しようとする課題】ところで、上記出力段
にＣＭＯＳインバータ回路１０を備えたバッファ回路に
おいては、簡単な回路構成にて信号の遅延や任意負荷の
駆動を行うことができるものの、同ＣＭＯＳインバータ
回路１０における上記トランジスタＴＲｐ，ＴＲｎのス
イッチングの際には、それらトランジスタに流れる貫通
電流が無視できないものとなっている。
にＣＭＯＳインバータ回路１０を備えたバッファ回路に
おいては、簡単な回路構成にて信号の遅延や任意負荷の
駆動を行うことができるものの、同ＣＭＯＳインバータ
回路１０における上記トランジスタＴＲｐ，ＴＲｎのス
イッチングの際には、それらトランジスタに流れる貫通
電流が無視できないものとなっている。
【０００５】特に、負荷の駆動を行うバッファ回路にあ
っては、その出力段ＣＭＯＳインバータ回路も単にロジ
ック反転等に使用されるＣＭＯＳインバータ回路に比べ
てその貫通電流は大きな値となる。そのため、このよう
な出力段ＣＭＯＳインバータ回路を備えたバッファ回路
を多数使用するドライバ等にあっては、上記貫通電流に
伴なう電力の浪費や信頼性の低下も避け得ないものとな
っている。
っては、その出力段ＣＭＯＳインバータ回路も単にロジ
ック反転等に使用されるＣＭＯＳインバータ回路に比べ
てその貫通電流は大きな値となる。そのため、このよう
な出力段ＣＭＯＳインバータ回路を備えたバッファ回路
を多数使用するドライバ等にあっては、上記貫通電流に
伴なう電力の浪費や信頼性の低下も避け得ないものとな
っている。
【０００６】本発明は上記実情に鑑みてなされたもので
あり、その目的とするところは、出力段にＣＭＯＳイン
バータ回路を備えながらもその貫通電流を好適に防止す
ることの可能なバッファ回路、及び同バッファ回路を備
えるドライバを提供することにある。
あり、その目的とするところは、出力段にＣＭＯＳイン
バータ回路を備えながらもその貫通電流を好適に防止す
ることの可能なバッファ回路、及び同バッファ回路を備
えるドライバを提供することにある。
【０００７】
【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、出力段にＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタが直列接続
されたＣＭＯＳインバータ回路を備えるバッファ回路に
おいて、前記Ｐチャネル型ＭＯＳトランジスタ及び前記
Ｎチャネル型ＭＯＳトランジスタが同時にオンすること
のないように、入力信号のそれらトランジスタのゲート
への印加タイミングを調整するタイミング調整回路を備
えることをその要旨とする。
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、出力段にＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタが直列接続
されたＣＭＯＳインバータ回路を備えるバッファ回路に
おいて、前記Ｐチャネル型ＭＯＳトランジスタ及び前記
Ｎチャネル型ＭＯＳトランジスタが同時にオンすること
のないように、入力信号のそれらトランジスタのゲート
への印加タイミングを調整するタイミング調整回路を備
えることをその要旨とする。
【０００８】同構成によれば、上記タイミング調整回路
によって、ＣＭＯＳインバータ回路を構成するＰチャネ
ル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトラン
ジスタは同時にオンすることはない。そのため、それら
トランジスタに大きな貫通電流の流れることが好適に防
止され、同トランジスタの信頼性を向上させるととも
に、当該バッファ回路としての消費電力を低下させるこ
とができるようになる。
によって、ＣＭＯＳインバータ回路を構成するＰチャネ
ル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトラン
ジスタは同時にオンすることはない。そのため、それら
トランジスタに大きな貫通電流の流れることが好適に防
止され、同トランジスタの信頼性を向上させるととも
に、当該バッファ回路としての消費電力を低下させるこ
とができるようになる。
【０００９】請求項２に記載の発明においては、請求項
１記載のバッファ回路において、前記タイミング調整回
路は、前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎ
チャネル型ＭＯＳトランジスタのゲートに対して互いに
一方のトランジスタのオフ期間内において他方のトラン
ジスタをオンさせるスイッチング信号を印加する論理回
路を備えて構成されることをその要旨とする。
１記載のバッファ回路において、前記タイミング調整回
路は、前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎ
チャネル型ＭＯＳトランジスタのゲートに対して互いに
一方のトランジスタのオフ期間内において他方のトラン
ジスタをオンさせるスイッチング信号を印加する論理回
路を備えて構成されることをその要旨とする。
【００１０】同構成によれば、上記タイミング調整回路
を構成する論理回路により構成されるとともに、Ｐチャ
ネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトラ
ンジスタは各々他方がオフしている間にのみオンされ
る。そのため、それらトランジスタが同時にオンするこ
とは確実に防止されるようになる。
を構成する論理回路により構成されるとともに、Ｐチャ
ネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトラ
ンジスタは各々他方がオフしている間にのみオンされ
る。そのため、それらトランジスタが同時にオンするこ
とは確実に防止されるようになる。
【００１１】請求項３に記載の発明は、請求項２に記載
のバッファ回路において、前記タイミング調整回路は、
入力信号をそれぞれ一方入力端に入力し、互いに他方の
出力信号をそれぞれ他方入力端に入力するＡＮＤ回路及
びＯＲ回路の並列回路を備えて構成され、前記ＡＮＤ回
路の出力信号を前記ＮチャネルＭＯＳトランジスタのゲ
ートに印加するとともに、前記ＯＲ回路の出力信号を前
記ＰチャネルＭＯＳトランジスタのゲートに印加するこ
とをその要旨とする。
のバッファ回路において、前記タイミング調整回路は、
入力信号をそれぞれ一方入力端に入力し、互いに他方の
出力信号をそれぞれ他方入力端に入力するＡＮＤ回路及
びＯＲ回路の並列回路を備えて構成され、前記ＡＮＤ回
路の出力信号を前記ＮチャネルＭＯＳトランジスタのゲ
ートに印加するとともに、前記ＯＲ回路の出力信号を前
記ＰチャネルＭＯＳトランジスタのゲートに印加するこ
とをその要旨とする。
【００１２】同構成によれば、論理回路にて構成される
タイミング調整回路を簡易且つ好適に形成することがで
きる。請求項４に記載の発明は、請求項１記載のバッフ
ァ回路において、前記タイミング調整回路は、前記Ｐチ
ャネル型ＭＯＳトランジスタのオンタイミングを遅延し
てそのオン期間を前記Ｎチャネル型ＭＯＳトランジスタ
のオフ期間よりも短くする第１の遅延回路と、前記Ｎチ
ャネル型ＭＯＳトランジスタのオンタイミングを遅延し
てそのオン期間を前記Ｐチャネル型ＭＯＳトランジスタ
のオフ期間よりも短くする第２の遅延回路とを備えて構
成されることをその要旨とする。
タイミング調整回路を簡易且つ好適に形成することがで
きる。請求項４に記載の発明は、請求項１記載のバッフ
ァ回路において、前記タイミング調整回路は、前記Ｐチ
ャネル型ＭＯＳトランジスタのオンタイミングを遅延し
てそのオン期間を前記Ｎチャネル型ＭＯＳトランジスタ
のオフ期間よりも短くする第１の遅延回路と、前記Ｎチ
ャネル型ＭＯＳトランジスタのオンタイミングを遅延し
てそのオン期間を前記Ｐチャネル型ＭＯＳトランジスタ
のオフ期間よりも短くする第２の遅延回路とを備えて構
成されることをその要旨とする。
【００１３】同構成によれば、各ゲートスイッチング信
号の長い立ち上がり時間または長い立ち下がり時間の差
を利用して、Ｐチャネル型ＭＯＳトランジスタがオンす
る前にＮチャネル型ＭＯＳトランジスタをオンさせると
ともに、Ｎチャネル型ＭＯＳトランジスタがオンする前
にＰチャネル型ＭＯＳトランジスタをオンさせることが
できる。そのため、それらトランジスタが同時にオンす
ることは好適に防止されるようになる。
号の長い立ち上がり時間または長い立ち下がり時間の差
を利用して、Ｐチャネル型ＭＯＳトランジスタがオンす
る前にＮチャネル型ＭＯＳトランジスタをオンさせると
ともに、Ｎチャネル型ＭＯＳトランジスタがオンする前
にＰチャネル型ＭＯＳトランジスタをオンさせることが
できる。そのため、それらトランジスタが同時にオンす
ることは好適に防止されるようになる。
【００１４】請求項５に記載の発明は、請求項４に記載
のバッファ回路において、前記第１の遅延回路は、信号
反転時の立ち下がり時定数が大きく設定されたインバー
タ回路であり、前記第２の遅延回路は、信号反転時の立
ち上がり時定数が大きく設定されたインバータ回路であ
ることをその要旨とする。
のバッファ回路において、前記第１の遅延回路は、信号
反転時の立ち下がり時定数が大きく設定されたインバー
タ回路であり、前記第２の遅延回路は、信号反転時の立
ち上がり時定数が大きく設定されたインバータ回路であ
ることをその要旨とする。
【００１５】同構成によれば、上記第１の遅延回路及び
第２の遅延回路を極めて簡素な構成により形成すること
ができる。そのため、従来のバッファ回路にわずかな回
路構成を追加するのみで本バッファ回路を形成すること
ができ、その追加コストを少なく抑えることができる。
第２の遅延回路を極めて簡素な構成により形成すること
ができる。そのため、従来のバッファ回路にわずかな回
路構成を追加するのみで本バッファ回路を形成すること
ができ、その追加コストを少なく抑えることができる。
【００１６】請求項６に記載の発明は、動作頻度や扱う
電圧の異なる複数の機能回路と、それら各回路にあって
各々所定の緩衝動作を行うバッファ回路とが１チップの
半導体集積回路装置として混載されてなるバッファ回路
を備えるドライバであって、前記機能回路のうち、動作
頻度の高い機能回路は、前記バッファ回路として、Ｐチ
ャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラ
ンジスタとが直列接続されたＣＭＯＳインバータ回路か
らなる出力段と、前記Ｎチャネル型ＭＯＳトランジスタ
がオフとなっている期間内に前記Ｐチャネル型ＭＯＳト
ランジスタをオンさせるスイッチング信号を入力信号に
基づいて生成する第１のタイミング調整回路とを有する
バッファ回路を備え、前記機能回路のうち、動作頻度の
低い、若しくは扱う電圧の高い機能回路は、前記バッフ
ァ回路として、Ｐチャネル型ＭＯＳトランジスタとＮチ
ャネル型ＭＯＳトランジスタとが直列接続されたＣＭＯ
Ｓインバータ回路からなる出力段と、前記Ｐチャネル型
ＭＯＳトランジスタのオンタイミングを遅延してそのオ
ン期間を前記Ｎチャネル型ＭＯＳトランジスタのオフ期
間よりも短くするとともに前記Ｎチャネル型ＭＯＳトラ
ンジスタのオンタイミングを遅延してそのオン期間を前
記Ｐチャネル型ＭＯＳトランジスタのオフ期間よりも短
くするスイッチング信号を入力信号に基づいて生成する
第２のタイミング調整回路とを有するバッファ回路を備
えることをその要旨とする。
電圧の異なる複数の機能回路と、それら各回路にあって
各々所定の緩衝動作を行うバッファ回路とが１チップの
半導体集積回路装置として混載されてなるバッファ回路
を備えるドライバであって、前記機能回路のうち、動作
頻度の高い機能回路は、前記バッファ回路として、Ｐチ
ャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラ
ンジスタとが直列接続されたＣＭＯＳインバータ回路か
らなる出力段と、前記Ｎチャネル型ＭＯＳトランジスタ
がオフとなっている期間内に前記Ｐチャネル型ＭＯＳト
ランジスタをオンさせるスイッチング信号を入力信号に
基づいて生成する第１のタイミング調整回路とを有する
バッファ回路を備え、前記機能回路のうち、動作頻度の
低い、若しくは扱う電圧の高い機能回路は、前記バッフ
ァ回路として、Ｐチャネル型ＭＯＳトランジスタとＮチ
ャネル型ＭＯＳトランジスタとが直列接続されたＣＭＯ
Ｓインバータ回路からなる出力段と、前記Ｐチャネル型
ＭＯＳトランジスタのオンタイミングを遅延してそのオ
ン期間を前記Ｎチャネル型ＭＯＳトランジスタのオフ期
間よりも短くするとともに前記Ｎチャネル型ＭＯＳトラ
ンジスタのオンタイミングを遅延してそのオン期間を前
記Ｐチャネル型ＭＯＳトランジスタのオフ期間よりも短
くするスイッチング信号を入力信号に基づいて生成する
第２のタイミング調整回路とを有するバッファ回路を備
えることをその要旨とする。
【００１７】同構成によれば、ドライバ内の動作頻度や
扱う電圧の異なる複数の機能回路に備えられるバッファ
回路は、それら機能回路の動作頻度等に応じて、前記第
１のタイミング調整回路を有するバッファ回路と前記第
２のタイミング調整回路を有するバッファ回路とによっ
て適宜使い分けして備えられる。すなわち、動作頻度の
高い機能回路には、動作の確実な第１のタイミング調整
回路を有するバッファ回路が備えられ、一方、動作頻度
の低い、若しくは扱う電圧の高い機能回路には、回路規
模の小さい第２のタイミング調整回路を有するバッファ
回路が備えられている。そのため、同ドライバ内の回路
の消費電力を低減しつつ、その確実な動作を得ること、
あるいは回路規模の増大を最小限に抑えることができる
ようになる。
扱う電圧の異なる複数の機能回路に備えられるバッファ
回路は、それら機能回路の動作頻度等に応じて、前記第
１のタイミング調整回路を有するバッファ回路と前記第
２のタイミング調整回路を有するバッファ回路とによっ
て適宜使い分けして備えられる。すなわち、動作頻度の
高い機能回路には、動作の確実な第１のタイミング調整
回路を有するバッファ回路が備えられ、一方、動作頻度
の低い、若しくは扱う電圧の高い機能回路には、回路規
模の小さい第２のタイミング調整回路を有するバッファ
回路が備えられている。そのため、同ドライバ内の回路
の消費電力を低減しつつ、その確実な動作を得ること、
あるいは回路規模の増大を最小限に抑えることができる
ようになる。
【００１８】請求項７に記載の発明は、請求項６記載の
バッファ回路を備えるドライバにおいて、前記第１のタ
イミング調整回路は、前記入力信号をそれぞれ一方入力
端に入力し、互いに他方の出力信号をそれぞれ他方入力
端に入力するＡＮＤ回路及びＯＲ回路の並列回路を備え
て構成されて、前記ＡＮＤ回路の出力信号を対応するＣ
ＭＯＳインバータ回路の前記Ｎチャネル型ＭＯＳトラン
ジスタのゲートに印加するとともに、前記ＯＲ回路の出
力信号を同ＣＭＯＳインバータ回路の前記Ｐチャネル型
ＭＯＳトランジスタのゲートに印加するものであり、前
記第２のタイミング調整回路は、前記Ｐチャネル型ＭＯ
Ｓトランジスタのオンタイミングを遅延すべく信号反転
時の立ち下がり時定数が大きく設定された第１のインバ
ータ回路と、前記Ｎチャネル型ＭＯＳトランジスタのオ
ンタイミングを遅延すべく信号反転時の立ち上がり時定
数が大きく設定された第２のインバータ回路とを備えて
構成されることをその要旨とする。
バッファ回路を備えるドライバにおいて、前記第１のタ
イミング調整回路は、前記入力信号をそれぞれ一方入力
端に入力し、互いに他方の出力信号をそれぞれ他方入力
端に入力するＡＮＤ回路及びＯＲ回路の並列回路を備え
て構成されて、前記ＡＮＤ回路の出力信号を対応するＣ
ＭＯＳインバータ回路の前記Ｎチャネル型ＭＯＳトラン
ジスタのゲートに印加するとともに、前記ＯＲ回路の出
力信号を同ＣＭＯＳインバータ回路の前記Ｐチャネル型
ＭＯＳトランジスタのゲートに印加するものであり、前
記第２のタイミング調整回路は、前記Ｐチャネル型ＭＯ
Ｓトランジスタのオンタイミングを遅延すべく信号反転
時の立ち下がり時定数が大きく設定された第１のインバ
ータ回路と、前記Ｎチャネル型ＭＯＳトランジスタのオ
ンタイミングを遅延すべく信号反転時の立ち上がり時定
数が大きく設定された第２のインバータ回路とを備えて
構成されることをその要旨とする。
【００１９】同構成によれば、前記第１のタイミング調
整回路及び第２のタイミング調整回路を、好適且つ簡易
に構成することができる。請求項８に記載の発明は、請
求項６または７記載のバッファ回路を備えるドライバに
おいて、当該ドライバは、ＣＣＤイメージセンサを駆動
する装置であり、前記動作頻度の高い機能回路は、前記
ＣＣＤの電荷転送動作に用いられるパルスのパルス電圧
を昇圧生成する第１のチャージポンプであるとともに、
このチャージポンプに用いられるバッファ回路は、当該
チャージポンプのポンピングコンデンサに入力されるポ
ンピングクロックを遅延する回路であり、前記動作頻度
の低い、若しくは扱う電圧の高い機能回路は、前記ＣＣ
Ｄの前記電荷転送動作に用いられるパルスを生成出力す
る回路、若しくは前記ＣＣＤのバイアス電圧を昇圧生成
する第２のチャージポンプであるとともに、前記電荷転
送動作に用いられるパルスを生成出力する回路に用いら
れるバッファ回路は、別途印加されるタイミングクロッ
クを前記第１のチャージポンプの出力電圧に基づいてレ
ベル変換する回路であり、前記第２のチャージポンプに
用いられるバッファ回路は、当該チャージポンプのポン
ピングコンデンサに入力されるポンピングクロックを遅
延する回路であることをその要旨とする。
整回路及び第２のタイミング調整回路を、好適且つ簡易
に構成することができる。請求項８に記載の発明は、請
求項６または７記載のバッファ回路を備えるドライバに
おいて、当該ドライバは、ＣＣＤイメージセンサを駆動
する装置であり、前記動作頻度の高い機能回路は、前記
ＣＣＤの電荷転送動作に用いられるパルスのパルス電圧
を昇圧生成する第１のチャージポンプであるとともに、
このチャージポンプに用いられるバッファ回路は、当該
チャージポンプのポンピングコンデンサに入力されるポ
ンピングクロックを遅延する回路であり、前記動作頻度
の低い、若しくは扱う電圧の高い機能回路は、前記ＣＣ
Ｄの前記電荷転送動作に用いられるパルスを生成出力す
る回路、若しくは前記ＣＣＤのバイアス電圧を昇圧生成
する第２のチャージポンプであるとともに、前記電荷転
送動作に用いられるパルスを生成出力する回路に用いら
れるバッファ回路は、別途印加されるタイミングクロッ
クを前記第１のチャージポンプの出力電圧に基づいてレ
ベル変換する回路であり、前記第２のチャージポンプに
用いられるバッファ回路は、当該チャージポンプのポン
ピングコンデンサに入力されるポンピングクロックを遅
延する回路であることをその要旨とする。
【００２０】同構成によれば、ＣＣＤドライバ内の動作
頻度や扱う電圧の異なる複数の機能回路（チャージポン
プ、ドライブ回路等）に備えられるバッファ回路は、そ
れら機能回路の動作頻度等に応じて、前記第１のタイミ
ング調整回路を有するバッファ回路と前記第２のタイミ
ング調整回路を有するバッファ回路とによって適宜使い
分けして備えられている。そのため、同ＣＣＤドライバ
内の機能回路の消費電力を低減しつつ、その確実な動作
を得ること、あるいは回路規模の増大を最小限に抑える
ことができるようになる。
頻度や扱う電圧の異なる複数の機能回路（チャージポン
プ、ドライブ回路等）に備えられるバッファ回路は、そ
れら機能回路の動作頻度等に応じて、前記第１のタイミ
ング調整回路を有するバッファ回路と前記第２のタイミ
ング調整回路を有するバッファ回路とによって適宜使い
分けして備えられている。そのため、同ＣＣＤドライバ
内の機能回路の消費電力を低減しつつ、その確実な動作
を得ること、あるいは回路規模の増大を最小限に抑える
ことができるようになる。
【００２１】
【発明の実施の形態】（第１の実施の形態）以下、本発
明にかかるバッファ回路の第１の実施の形態について、
図１及び図２を参照して説明する。
明にかかるバッファ回路の第１の実施の形態について、
図１及び図２を参照して説明する。
【００２２】図１は、本実施の形態にかかるバッファ回
路の構成を示す回路図である。同図１に示すように、こ
の回路は、その基本的には先に示した従来のバッファ回
路と同様に、入力インバータ回路３、及びＰチャネル型
ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトラン
ジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳイン
バータ回路１０等を備えて構成される。
路の構成を示す回路図である。同図１に示すように、こ
の回路は、その基本的には先に示した従来のバッファ回
路と同様に、入力インバータ回路３、及びＰチャネル型
ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトラン
ジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳイン
バータ回路１０等を備えて構成される。
【００２３】これらバッファ回路としての基本構成に加
え、本実施の形態のバッファ回路はさらに、ＯＲ回路２
１及びＡＮＤ回路２２の並列回路からなるタイミング調
整回路２０を備えている。
え、本実施の形態のバッファ回路はさらに、ＯＲ回路２
１及びＡＮＤ回路２２の並列回路からなるタイミング調
整回路２０を備えている。
【００２４】ここで、上記ＯＲ回路２１の一方の入力端
には前記入力インバータ回路３の出力が、その他方の入
力端には上記ＡＮＤ回路２２の出力が入力される。ま
た、同ＯＲ回路２１の出力は上記ＡＮＤ回路２２及び前
記Ｐチャネル型ＭＯＳトランジスタＴＲｐのゲートにス
イッチング信号Ｐｉｎとして入力される。
には前記入力インバータ回路３の出力が、その他方の入
力端には上記ＡＮＤ回路２２の出力が入力される。ま
た、同ＯＲ回路２１の出力は上記ＡＮＤ回路２２及び前
記Ｐチャネル型ＭＯＳトランジスタＴＲｐのゲートにス
イッチング信号Ｐｉｎとして入力される。
【００２５】また、上記ＡＮＤ回路２２の一方の入力端
には前記入力インバータ回路３の出力が、その他方の入
力端には上記ＯＲ回路２１の出力が入力される。また、
同ＡＮＤ回路２２の出力は上記ＯＲ回路２１及び前記Ｎ
チャネル型ＭＯＳトランジスタＴＲｎのゲートにスイッ
チング信号Ｎｉｎとして入力される。
には前記入力インバータ回路３の出力が、その他方の入
力端には上記ＯＲ回路２１の出力が入力される。また、
同ＡＮＤ回路２２の出力は上記ＯＲ回路２１及び前記Ｎ
チャネル型ＭＯＳトランジスタＴＲｎのゲートにスイッ
チング信号Ｎｉｎとして入力される。
【００２６】次に、このように構成される本実施の形態
のバッファ回路の動作を図２のタイミングチャートを参
照して説明する。同図２に示す時刻ｔ１において入力信
号ＩＮが論理「Ｈ（ハイ）」レベル（ＶＤＤ）に変化す
ると（図２（ａ）参照）、入力インバータ回路３の出力
は論理「Ｌ（ロー）」レベル（０ボルト）となる。そし
て、その所定時間後の時刻ｔ２においては、まずＡＮＤ
回路２２の出力である上記スイッチング信号Ｎｉｎが論
理「Ｌ」レベルとなり（図２（ｃ）参照）、これに伴な
ってＮチャネル型ＭＯＳトランジスタＴＲｎはオフとな
る。
のバッファ回路の動作を図２のタイミングチャートを参
照して説明する。同図２に示す時刻ｔ１において入力信
号ＩＮが論理「Ｈ（ハイ）」レベル（ＶＤＤ）に変化す
ると（図２（ａ）参照）、入力インバータ回路３の出力
は論理「Ｌ（ロー）」レベル（０ボルト）となる。そし
て、その所定時間後の時刻ｔ２においては、まずＡＮＤ
回路２２の出力である上記スイッチング信号Ｎｉｎが論
理「Ｌ」レベルとなり（図２（ｃ）参照）、これに伴な
ってＮチャネル型ＭＯＳトランジスタＴＲｎはオフとな
る。
【００２７】また、このＡＮＤ回路２２の論理「Ｌ」レ
ベルの出力がＯＲ回路２１に入力されて所定時間後の時
刻ｔ３においては、同ＯＲ回路２１の出力である上記ス
イッチング信号Ｐｉｎが論理「Ｌ」レベルとなる（図２
（ｂ）参照）。これに伴なってＰチャネル型ＭＯＳトラ
ンジスタＴＲｎはオンとなり、バッファ回路の出力信号
ＯＵＴは論理「Ｈ」レベルとなる（図２（ｄ）参照）。
ベルの出力がＯＲ回路２１に入力されて所定時間後の時
刻ｔ３においては、同ＯＲ回路２１の出力である上記ス
イッチング信号Ｐｉｎが論理「Ｌ」レベルとなる（図２
（ｂ）参照）。これに伴なってＰチャネル型ＭＯＳトラ
ンジスタＴＲｎはオンとなり、バッファ回路の出力信号
ＯＵＴは論理「Ｈ」レベルとなる（図２（ｄ）参照）。
【００２８】一方、同図２に示す時刻ｔ４において入力
信号ＩＮが論理「Ｌ」レベルに変化すると、入力インバ
ータ回路３の出力は論理「Ｈ」レベルとなる。そして、
その所定時間後の時刻ｔ５においては、まずＯＲ回路２
１の出力Ｐｉｎが論理「Ｈ」レベルとなり、これに伴な
ってＰチャネル型ＭＯＳトランジスタＴＲｎはオフとな
る。
信号ＩＮが論理「Ｌ」レベルに変化すると、入力インバ
ータ回路３の出力は論理「Ｈ」レベルとなる。そして、
その所定時間後の時刻ｔ５においては、まずＯＲ回路２
１の出力Ｐｉｎが論理「Ｈ」レベルとなり、これに伴な
ってＰチャネル型ＭＯＳトランジスタＴＲｎはオフとな
る。
【００２９】また、このＯＲ回路２１の論理「Ｈ」レベ
ルの出力がＡＮＤ回路２２に入力されて所定時間後の時
刻ｔ６においては、同ＡＮＤ回路２２の出力Ｎｉｎが論
理「Ｈ」レベルとなる（図２（ｃ）参照）。これに伴な
ってＮチャネル型ＭＯＳトランジスタＴＲｎはオンとな
り、バッファ回路の出力信号ＯＵＴは論理「Ｌ」レベル
となる（図２（ｄ）参照）。以後、入力信号ＩＮのレベ
ル変化に応じて同様の動作を繰り返す。
ルの出力がＡＮＤ回路２２に入力されて所定時間後の時
刻ｔ６においては、同ＡＮＤ回路２２の出力Ｎｉｎが論
理「Ｈ」レベルとなる（図２（ｃ）参照）。これに伴な
ってＮチャネル型ＭＯＳトランジスタＴＲｎはオンとな
り、バッファ回路の出力信号ＯＵＴは論理「Ｌ」レベル
となる（図２（ｄ）参照）。以後、入力信号ＩＮのレベ
ル変化に応じて同様の動作を繰り返す。
【００３０】すなわち、本実施の形態においては、同図
２に示されるように、Ｐチャネル型ＭＯＳトランジスタ
ＴＲｐのオフ期間τｐｏｆｆ内においてＮチャネル型Ｍ
ＯＳトランジスタＴＲｎのオン期間τｎｏｎが形成され
るとともに、Ｎチャネル型ＭＯＳトランジスタＴＲｎの
オフ期間τｎｏｆｆ内においてＰチャネル型ＭＯＳトラ
ンジスタＴＲｐのオン期間τｐｏｎが形成される。その
ため、これらトランジスタＴＲｐ，ＴＲｎのスイッチン
グに際して、同トランジスタＴＲｐ，ＴＲｎが同時にオ
ンすることはなく、同トランジスタＴＲｐ，ＴＲｎに貫
通電流が流れることも好適に防止されるようになる。
２に示されるように、Ｐチャネル型ＭＯＳトランジスタ
ＴＲｐのオフ期間τｐｏｆｆ内においてＮチャネル型Ｍ
ＯＳトランジスタＴＲｎのオン期間τｎｏｎが形成され
るとともに、Ｎチャネル型ＭＯＳトランジスタＴＲｎの
オフ期間τｎｏｆｆ内においてＰチャネル型ＭＯＳトラ
ンジスタＴＲｐのオン期間τｐｏｎが形成される。その
ため、これらトランジスタＴＲｐ，ＴＲｎのスイッチン
グに際して、同トランジスタＴＲｐ，ＴＲｎが同時にオ
ンすることはなく、同トランジスタＴＲｐ，ＴＲｎに貫
通電流が流れることも好適に防止されるようになる。
【００３１】以上説明したように、本実施の形態のバッ
ファ回路によれば、以下のような効果を得ることができ
る。 （１）タイミング調整回路２０によって、トランジスタ
ＴＲｐ，ＴＲｎが同時にオンすることのないスイッチン
グ信号Ｐｉｎ，Ｎｉｎが形成される。そのため、同トラ
ンジスタＴＲｐ，ＴＲｎに大きな貫通電流の流れること
が好適に防止され、同トランジスタＴＲｐ，ＴＲｎの信
頼性を向上させるとともに、当該バッファ回路としての
消費電力を低下させることができるようになる。
ファ回路によれば、以下のような効果を得ることができ
る。 （１）タイミング調整回路２０によって、トランジスタ
ＴＲｐ，ＴＲｎが同時にオンすることのないスイッチン
グ信号Ｐｉｎ，Ｎｉｎが形成される。そのため、同トラ
ンジスタＴＲｐ，ＴＲｎに大きな貫通電流の流れること
が好適に防止され、同トランジスタＴＲｐ，ＴＲｎの信
頼性を向上させるとともに、当該バッファ回路としての
消費電力を低下させることができるようになる。
【００３２】（２）タイミング調整回路２０は上記ＯＲ
回路２１及びＡＮＤ回路２２の論理回路により構成され
るため、これら論理回路により形成される上記スイッチ
ング信号Ｐｉｎ，Ｎｉｎは確実で信頼性の高いものとな
る。
回路２１及びＡＮＤ回路２２の論理回路により構成され
るため、これら論理回路により形成される上記スイッチ
ング信号Ｐｉｎ，Ｎｉｎは確実で信頼性の高いものとな
る。
【００３３】なお、上記実施の形態は以下のようにその
構成を変更して実施することもできる。 ・タイミング調整回路２０の論理回路の構成は、先の図
１に示した構成に限られない。要は、トランジスタＴＲ
ｐ，ＴＲｎが同時にオンすることのないスイッチング信
号Ｐｉｎ，Ｎｉｎを形成することのできる回路であれば
よい。
構成を変更して実施することもできる。 ・タイミング調整回路２０の論理回路の構成は、先の図
１に示した構成に限られない。要は、トランジスタＴＲ
ｐ，ＴＲｎが同時にオンすることのないスイッチング信
号Ｐｉｎ，Ｎｉｎを形成することのできる回路であれば
よい。
【００３４】・Ｎチャネル型ＭＯＳトランジスタＴＲｎ
のソースＳをグランド電位ＧＮＤ（０ボルト）とする例
を示したが、同ソースＳを負電位とする回路についても
同様に適用することができる。
のソースＳをグランド電位ＧＮＤ（０ボルト）とする例
を示したが、同ソースＳを負電位とする回路についても
同様に適用することができる。
【００３５】（第２の実施の形態）次に、本発明にかか
るバッファ回路の第２の実施の形態を、前記第１の実施
の形態との相違点を中心に図３及び図４を参照して説明
する。なお、図３において図１に示した第１の実施の形
態の回路と同様の要素にはそれぞれ同一の符号を付して
示しており、それら要素についての重複する説明は割愛
する。
るバッファ回路の第２の実施の形態を、前記第１の実施
の形態との相違点を中心に図３及び図４を参照して説明
する。なお、図３において図１に示した第１の実施の形
態の回路と同様の要素にはそれぞれ同一の符号を付して
示しており、それら要素についての重複する説明は割愛
する。
【００３６】図３に示されるように、この第２の実施の
形態のバッファ回路においては、タイミング調整回路の
構成が前記第１の実施の形態のタイミング調整回路２０
の構成と相違する。また、本実施の形態においては、前
記入力インバータ回路３は備えられていない。
形態のバッファ回路においては、タイミング調整回路の
構成が前記第１の実施の形態のタイミング調整回路２０
の構成と相違する。また、本実施の形態においては、前
記入力インバータ回路３は備えられていない。
【００３７】本実施の形態のタイミング調整回路３０
は、信号反転時の立ち下がり時定数、すなわちその出力
の立ち下がり時間ｔｆ１が以下に説明する第２のインバ
ータ回路３２の立ち下がり時間ｔｆ２より長く（大き
く）設定された第１のインバータ回路３１、及び信号反
転時の立ち上がり時定数、すなわちその出力の立ち上が
り時間ｔｒ２が同第１のインバータ回路３１の立ち上が
り時間ｔｒ１より長く（大きく）設定された第２のイン
バータ回路３２からなる。そして、これら両インバータ
回路３１，３２には入力信号ＩＮが入力され、前記第１
のインバータ回路３１の出力は前記ＰチャネルＭＯＳト
ランジスタのスイッチング信号Ｐｉｎとしてそのゲート
に入力され、一方、前記第２のインバータ回路３２の出
力は前記ＮチャネルＭＯＳトランジスタのスイッチング
信号Ｎｉｎとしてそのゲートに入力される。
は、信号反転時の立ち下がり時定数、すなわちその出力
の立ち下がり時間ｔｆ１が以下に説明する第２のインバ
ータ回路３２の立ち下がり時間ｔｆ２より長く（大き
く）設定された第１のインバータ回路３１、及び信号反
転時の立ち上がり時定数、すなわちその出力の立ち上が
り時間ｔｒ２が同第１のインバータ回路３１の立ち上が
り時間ｔｒ１より長く（大きく）設定された第２のイン
バータ回路３２からなる。そして、これら両インバータ
回路３１，３２には入力信号ＩＮが入力され、前記第１
のインバータ回路３１の出力は前記ＰチャネルＭＯＳト
ランジスタのスイッチング信号Ｐｉｎとしてそのゲート
に入力され、一方、前記第２のインバータ回路３２の出
力は前記ＮチャネルＭＯＳトランジスタのスイッチング
信号Ｎｉｎとしてそのゲートに入力される。
【００３８】次に、このように構成される本実施の形態
のバッファ回路の動作を図４のタイミングチャートを参
照して説明する。同図４に示す時刻ｔ１において入力信
号ＩＮが論理「Ｈ」レベルに変化すると（図４（ａ）参
照）、上記第２のインバータ回路３２の出力である上記
スイッチング信号Ｎｉｎは論理「Ｌ」レベルとなり（図
４（ｃ）参照）、これに伴なって同Ｎチャネル型ＭＯＳ
トランジスタＴＲｎはオフとなる。また、上記入力信号
ＩＮの論理「Ｈ」レベルへの変化に伴って、上記第１の
インバータ回路３１の出力である上記スイッチング信号
Ｐｉｎのレベルが徐々に低下する（図４（ｂ）参照）。
そして、その所定時間後の時刻ｔ２において、同信号Ｐ
ｉｎのレベルが論理「Ｌ」レベル近傍まで低下すると、
Ｐチャネル型ＭＯＳトランジスタＴＲｐはオンし、バッ
ファ回路の出力信号ＯＵＴは論理「Ｈ」レベルとなる
（図４（ｄ）参照）。
のバッファ回路の動作を図４のタイミングチャートを参
照して説明する。同図４に示す時刻ｔ１において入力信
号ＩＮが論理「Ｈ」レベルに変化すると（図４（ａ）参
照）、上記第２のインバータ回路３２の出力である上記
スイッチング信号Ｎｉｎは論理「Ｌ」レベルとなり（図
４（ｃ）参照）、これに伴なって同Ｎチャネル型ＭＯＳ
トランジスタＴＲｎはオフとなる。また、上記入力信号
ＩＮの論理「Ｈ」レベルへの変化に伴って、上記第１の
インバータ回路３１の出力である上記スイッチング信号
Ｐｉｎのレベルが徐々に低下する（図４（ｂ）参照）。
そして、その所定時間後の時刻ｔ２において、同信号Ｐ
ｉｎのレベルが論理「Ｌ」レベル近傍まで低下すると、
Ｐチャネル型ＭＯＳトランジスタＴＲｐはオンし、バッ
ファ回路の出力信号ＯＵＴは論理「Ｈ」レベルとなる
（図４（ｄ）参照）。
【００３９】一方、同図４に示す時刻ｔ３において入力
信号ＩＮが論理「Ｌ」レベルに変化すると、それに伴っ
て第1のインバータ回路３１の出力Ｐｉｎが論理「Ｈ」
レベルとなる（図４（ｂ）参照）。すなわちＰチャネル
型ＭＯＳトランジスタＴＲｐがオフとなる。また、上記
入力信号ＩＮの論理「Ｌ」レベルへの変化に伴って、上
記インバータ回路３２の出力Ｎｉｎのレベルが徐々に上
昇する（図４（ｃ）参照）。そして、時刻ｔ４において
スイッチング信号Ｎｉｎのレベルが所定レベルまで上昇
すると、Ｎチャネル型ＭＯＳトランジスタＴＲｎがオン
となり、バッファ回路の出力信号ＯＵＴは論理「Ｌ」レ
ベルとなる（図４（ｄ）参照）。
信号ＩＮが論理「Ｌ」レベルに変化すると、それに伴っ
て第1のインバータ回路３１の出力Ｐｉｎが論理「Ｈ」
レベルとなる（図４（ｂ）参照）。すなわちＰチャネル
型ＭＯＳトランジスタＴＲｐがオフとなる。また、上記
入力信号ＩＮの論理「Ｌ」レベルへの変化に伴って、上
記インバータ回路３２の出力Ｎｉｎのレベルが徐々に上
昇する（図４（ｃ）参照）。そして、時刻ｔ４において
スイッチング信号Ｎｉｎのレベルが所定レベルまで上昇
すると、Ｎチャネル型ＭＯＳトランジスタＴＲｎがオン
となり、バッファ回路の出力信号ＯＵＴは論理「Ｌ」レ
ベルとなる（図４（ｄ）参照）。
【００４０】すなわち、本実施の形態においては、上述
したように、図４に示す時刻ｔ１にＮチャネル型ＭＯＳ
トランジスタＴＲｎがオフしてから所定時間後の、同図
４に示す時刻ｔ２においてＰチャネル型ＭＯＳトランジ
スタＴＲｐがオンとなる。また、図４に示す時刻ｔ３に
Ｐチャネル型ＭＯＳトランジスタＴＲｐがオフしてから
所定時間後の、同図４に示す時刻ｔ４にＮチャネル型Ｍ
ＯＳトランジスタＴＲｎがオンとなる。
したように、図４に示す時刻ｔ１にＮチャネル型ＭＯＳ
トランジスタＴＲｎがオフしてから所定時間後の、同図
４に示す時刻ｔ２においてＰチャネル型ＭＯＳトランジ
スタＴＲｐがオンとなる。また、図４に示す時刻ｔ３に
Ｐチャネル型ＭＯＳトランジスタＴＲｐがオフしてから
所定時間後の、同図４に示す時刻ｔ４にＮチャネル型Ｍ
ＯＳトランジスタＴＲｎがオンとなる。
【００４１】そのため、これらトランジスタＴＲｐ，Ｔ
Ｒｎのスイッチングに際して、同トランジスタＴＲｐ，
ＴＲｎが同時にオンすることはなく、この場合も、同ト
ランジスタＴＲｐ，ＴＲｎに貫通電流が流れることが好
適に防止されるようになる。
Ｒｎのスイッチングに際して、同トランジスタＴＲｐ，
ＴＲｎが同時にオンすることはなく、この場合も、同ト
ランジスタＴＲｐ，ＴＲｎに貫通電流が流れることが好
適に防止されるようになる。
【００４２】以上説明したように、本実施の形態のバッ
ファ回路によれば、以下のような効果を得ることができ
る。 （１）タイミング調整回路３０によって、トランジスタ
ＴＲｐ，ＴＲｎが同時にオンすることのないスイッチン
グ信号Ｐｉｎ，Ｎｉｎが形成される。そのため、同トラ
ンジスタＴＲｐ，ＴＲｎに大きな貫通電流の流れること
が好適に防止され、同トランジスタＴＲｐ，ＴＲｎの信
頼性を向上させるとともに、当該バッファ回路としての
消費電力を低下させることができるようになる。
ファ回路によれば、以下のような効果を得ることができ
る。 （１）タイミング調整回路３０によって、トランジスタ
ＴＲｐ，ＴＲｎが同時にオンすることのないスイッチン
グ信号Ｐｉｎ，Ｎｉｎが形成される。そのため、同トラ
ンジスタＴＲｐ，ＴＲｎに大きな貫通電流の流れること
が好適に防止され、同トランジスタＴＲｐ，ＴＲｎの信
頼性を向上させるとともに、当該バッファ回路としての
消費電力を低下させることができるようになる。
【００４３】（２）また、タイミング調整回路３０を２
個のインバータ回路３１，３２という極めて簡素な構成
により形成することができる。そのため、従来のバッフ
ァ回路にわずかな回路構成を追加するのみで本バッファ
回路を形成することができ、その追加コストを少なく抑
えることができる。
個のインバータ回路３１，３２という極めて簡素な構成
により形成することができる。そのため、従来のバッフ
ァ回路にわずかな回路構成を追加するのみで本バッファ
回路を形成することができ、その追加コストを少なく抑
えることができる。
【００４４】なお、上記実施の形態は以下のようにその
構成を変更して実施することもできる。 ・タイミング調整回路３０の回路構成は、先の図２に示
した構成に限られない。要は、トランジスタＴＲｐ，Ｔ
Ｒｎが同時にオンすることのないスイッチング信号Ｐｉ
ｎ，Ｎｉｎを形成することのできる回路であればよい。
構成を変更して実施することもできる。 ・タイミング調整回路３０の回路構成は、先の図２に示
した構成に限られない。要は、トランジスタＴＲｐ，Ｔ
Ｒｎが同時にオンすることのないスイッチング信号Ｐｉ
ｎ，Ｎｉｎを形成することのできる回路であればよい。
【００４５】・Ｎチャネル型ＭＯＳトランジスタＴＲｎ
のソースＳをグランド電位ＧＮＤ（０ボルト）とする例
を示したが、同ソースＳを負電位とする回路についても
同様に適用することができる。
のソースＳをグランド電位ＧＮＤ（０ボルト）とする例
を示したが、同ソースＳを負電位とする回路についても
同様に適用することができる。
【００４６】（第３の実施の形態）以下、第３の実施の
形態として、本発明にかかるバッファ回路を備えるドラ
イバについて、その一実施の形態を図５を参照して説明
する。なお、本実施の形態のドライバは、周知のフレー
ムトランスファ型ＣＣＤイメージセンサを駆動するもの
で、詳しくは同ＣＣＤの撮像部に発生した電荷を蓄積部
に一挙に転送する、いわゆる電荷の垂直転送駆動を実現
する装置として、１チップのＩＣ（集積回路装置）とし
て形成される。
形態として、本発明にかかるバッファ回路を備えるドラ
イバについて、その一実施の形態を図５を参照して説明
する。なお、本実施の形態のドライバは、周知のフレー
ムトランスファ型ＣＣＤイメージセンサを駆動するもの
で、詳しくは同ＣＣＤの撮像部に発生した電荷を蓄積部
に一挙に転送する、いわゆる電荷の垂直転送駆動を実現
する装置として、１チップのＩＣ（集積回路装置）とし
て形成される。
【００４７】同図５に示すように、本実施の形態のドラ
イバは、昇圧制御回路４１、低電圧発生用チャージポン
プ４２、高電圧発生用チャージポンプ４３、垂直ドライ
ブ回路４４及び電子シャッタドライブ回路４５等を備え
て構成される。
イバは、昇圧制御回路４１、低電圧発生用チャージポン
プ４２、高電圧発生用チャージポンプ４３、垂直ドライ
ブ回路４４及び電子シャッタドライブ回路４５等を備え
て構成される。
【００４８】ここで、上記昇圧制御回路４１は、ＣＣＤ
駆動用の各種クロック信号を発生するタイミング発生回
路からの昇圧クロックに基づき、上記低電圧発生用チャ
ージポンプ４２及び高電圧発生用チャージポンプ４３に
よる昇圧態様を制御する回路である。
駆動用の各種クロック信号を発生するタイミング発生回
路からの昇圧クロックに基づき、上記低電圧発生用チャ
ージポンプ４２及び高電圧発生用チャージポンプ４３に
よる昇圧態様を制御する回路である。
【００４９】また、低電圧発生用チャージポンプ４２
は、上記昇圧制御回路４１の制御に基づき、システム電
源電圧ＶＤＤを負電圧側に昇圧した例えば「−３ＶＤ
Ｄ」の電圧を生成して、同電圧を上記高電圧発生用チャ
ージポンプ４３、垂直ドライブ回路４４及び電子シャッ
タドライブ回路４５に供給する回路である。
は、上記昇圧制御回路４１の制御に基づき、システム電
源電圧ＶＤＤを負電圧側に昇圧した例えば「−３ＶＤ
Ｄ」の電圧を生成して、同電圧を上記高電圧発生用チャ
ージポンプ４３、垂直ドライブ回路４４及び電子シャッ
タドライブ回路４５に供給する回路である。
【００５０】なお、このチャージポンプ４２は、図６に
例示するように、基本構成として4個のスイッチングト
ランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、３個のポ
ンピングキャパシタＣ１，Ｃ２，Ｃ３、及び出力キャパ
シタＣｏｕｔ等を備えて構成されている。また、印加さ
れるクロック信号によってスイッチングトランジスタＴ
Ｒ１，ＴＲ２，ＴＲ３，ＴＲ４が同時に導通状態となる
ことのないよう、それらクロック信号のタイミングを調
整するタイミング調整回路５０、及び同トランジスタＴ
Ｒ１，ＴＲ２，ＴＲ３，ＴＲ４のオフ状態を確実に維持
するＣＭＯＳインバータ１，２，３，４を備えている。
例示するように、基本構成として4個のスイッチングト
ランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、３個のポ
ンピングキャパシタＣ１，Ｃ２，Ｃ３、及び出力キャパ
シタＣｏｕｔ等を備えて構成されている。また、印加さ
れるクロック信号によってスイッチングトランジスタＴ
Ｒ１，ＴＲ２，ＴＲ３，ＴＲ４が同時に導通状態となる
ことのないよう、それらクロック信号のタイミングを調
整するタイミング調整回路５０、及び同トランジスタＴ
Ｒ１，ＴＲ２，ＴＲ３，ＴＲ４のオフ状態を確実に維持
するＣＭＯＳインバータ１，２，３，４を備えている。
【００５１】また、先の図１に示したタイプのバッファ
回路（以下、ＡＮＤ／ＯＲ型バッファ回路という）Ｂ１
を備えている。具体的には、同図６に示されるように、
本ＣＣＤドライバに外付けされるポンピング用コンデン
サＣ１，Ｃ２，Ｃ３に入力されるポンピングクロックの
バッファ回路として備えられている。そのため、同低電
圧発生用チャージポンプ４２といった、動作頻度が高
く、スイッチングに伴なう消費電力が多くなる回路にあ
っても、そのバッファ回路として確実な動作を保証しつ
つ、その貫通電流を防止し、ひいてはその消費電力を低
減することができるようになる。
回路（以下、ＡＮＤ／ＯＲ型バッファ回路という）Ｂ１
を備えている。具体的には、同図６に示されるように、
本ＣＣＤドライバに外付けされるポンピング用コンデン
サＣ１，Ｃ２，Ｃ３に入力されるポンピングクロックの
バッファ回路として備えられている。そのため、同低電
圧発生用チャージポンプ４２といった、動作頻度が高
く、スイッチングに伴なう消費電力が多くなる回路にあ
っても、そのバッファ回路として確実な動作を保証しつ
つ、その貫通電流を防止し、ひいてはその消費電力を低
減することができるようになる。
【００５２】また、高電圧発生用チャージポンプ４３
は、上記昇圧制御回路４１の制御に基づき、システム電
源電圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２
の出力電圧からＣＣＤバイアス用の所定の高電圧（正電
圧）を発生し、これをＣＣＤ負荷に供給する回路であ
る。
は、上記昇圧制御回路４１の制御に基づき、システム電
源電圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２
の出力電圧からＣＣＤバイアス用の所定の高電圧（正電
圧）を発生し、これをＣＣＤ負荷に供給する回路であ
る。
【００５３】なお、このチャージポンプ４３も、基本的
には先の図６に例示するチャージポンプ回路を有して構
成されるもので、スイッチングトランジスタ、ポンピン
グキャパシタ、出力キャパシタ、タイミング調整回路、
及びＣＭＯＳインバータ等を備えて構成されている。な
お、正電圧発生用にその構成の一部は異なるものとなっ
ている。例えば、スイッチングトランジスタはＰチャネ
ル型ＭＯＳトランジスタにて構成されている。
には先の図６に例示するチャージポンプ回路を有して構
成されるもので、スイッチングトランジスタ、ポンピン
グキャパシタ、出力キャパシタ、タイミング調整回路、
及びＣＭＯＳインバータ等を備えて構成されている。な
お、正電圧発生用にその構成の一部は異なるものとなっ
ている。例えば、スイッチングトランジスタはＰチャネ
ル型ＭＯＳトランジスタにて構成されている。
【００５４】また、先の図３に示したタイプのバッファ
回路（以下、ｔｒ／ｔｆ型バッファ回路という）Ｂ２を
備えている。具体的には、上記低電圧発生用チャージポ
ンプ４２と同様に、本ＣＣＤドライバに外付けされるポ
ンピング用キャパシタＣ１ａに入力されるポンピングク
ロックのバッファ回路として備えられている。そのた
め、同高電圧発生用チャージポンプ４３といった、高電
圧を扱うためにその構成トランジスタそのものの規模が
大きくなる回路にあっても、そのバッファ回路としてわ
ずかな回路構成を追加するだけで、その貫通電流を好適
に防止することができるようになる。
回路（以下、ｔｒ／ｔｆ型バッファ回路という）Ｂ２を
備えている。具体的には、上記低電圧発生用チャージポ
ンプ４２と同様に、本ＣＣＤドライバに外付けされるポ
ンピング用キャパシタＣ１ａに入力されるポンピングク
ロックのバッファ回路として備えられている。そのた
め、同高電圧発生用チャージポンプ４３といった、高電
圧を扱うためにその構成トランジスタそのものの規模が
大きくなる回路にあっても、そのバッファ回路としてわ
ずかな回路構成を追加するだけで、その貫通電流を好適
に防止することができるようになる。
【００５５】また、垂直ドライブ回路４４は、垂直ブラ
ンキング期間において、タイミング発生回路から入力さ
れるＣＣＤ垂直転送用クロック信号を、システム電源電
圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２の出
力電圧に基づき所定のレベル（負電圧を含む３値レベ
ル）に変換し、これを垂直転送パルスとしてＣＣＤ負荷
に供給する回路である。この垂直転送パルスの印加によ
り、ＣＣＤの撮像部に発生した１画面分の電荷は同ＣＣ
Ｄの蓄積部に転送される。
ンキング期間において、タイミング発生回路から入力さ
れるＣＣＤ垂直転送用クロック信号を、システム電源電
圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２の出
力電圧に基づき所定のレベル（負電圧を含む３値レベ
ル）に変換し、これを垂直転送パルスとしてＣＣＤ負荷
に供給する回路である。この垂直転送パルスの印加によ
り、ＣＣＤの撮像部に発生した１画面分の電荷は同ＣＣ
Ｄの蓄積部に転送される。
【００５６】なお、この垂直ドライブ回路４４は、上記
ｔｒ／ｔｆ型バッファ回路Ｂ２をその出力バッファ回路
として備えている。そのため、同垂直ドライブ回路４４
内といった、比較的動作頻度の低い回路のバッファ回路
として、上述同様、わずかな回路構成を追加するだけで
その貫通電流を好適に防止することができるようにな
る。
ｔｒ／ｔｆ型バッファ回路Ｂ２をその出力バッファ回路
として備えている。そのため、同垂直ドライブ回路４４
内といった、比較的動作頻度の低い回路のバッファ回路
として、上述同様、わずかな回路構成を追加するだけで
その貫通電流を好適に防止することができるようにな
る。
【００５７】また、電子シャッタドライブ回路４５は、
光蓄積期間において、タイミング発生回路から入力され
る電子シャッタ用クロック信号を、システム電源電圧Ｖ
ＤＤ及び上記低電圧発生用チャージポンプ４２の出力電
圧に基づき所定のレベルに変換し、これを電子シャッタ
パルスとしてＣＣＤ負荷に供給する回路である。この電
子シャッタパルスの印加により、ＣＣＤ撮像部の電荷は
ドレインに排出され、いわゆる電子シャッタ動作が行な
われる。
光蓄積期間において、タイミング発生回路から入力され
る電子シャッタ用クロック信号を、システム電源電圧Ｖ
ＤＤ及び上記低電圧発生用チャージポンプ４２の出力電
圧に基づき所定のレベルに変換し、これを電子シャッタ
パルスとしてＣＣＤ負荷に供給する回路である。この電
子シャッタパルスの印加により、ＣＣＤ撮像部の電荷は
ドレインに排出され、いわゆる電子シャッタ動作が行な
われる。
【００５８】なお、この電子シャッタドライブ回路４５
も上記垂直ドライブ回路４４と同様、上記ｔｒ／ｔｆ型
バッファ回路Ｂ２をその出力バッファ回路として備えて
いる。そのため、同電子シャッタドライブ回路４５とい
った、これも動作頻度の低い回路のバッファ回路とし
て、わずかな回路構成を追加するだけでその貫通電流を
好適に防止することができるようになる。
も上記垂直ドライブ回路４４と同様、上記ｔｒ／ｔｆ型
バッファ回路Ｂ２をその出力バッファ回路として備えて
いる。そのため、同電子シャッタドライブ回路４５とい
った、これも動作頻度の低い回路のバッファ回路とし
て、わずかな回路構成を追加するだけでその貫通電流を
好適に防止することができるようになる。
【００５９】以上ように構成される本実施の形態のバッ
ファ回路を備えるドライバによれば、以下のような効果
を得ることができる。 （１）ドライバ内の各構成回路に応じてそこに使用され
るバッファ回路を、上記ＡＮＤ／ＯＲ型バッファ回路Ｂ
１とｔｒ／ｔｆ型バッファ回路Ｂ２とで使い分けしてい
る。そのため、同ドライバ内の回路の消費電力を低減し
つつ、その確実な動作を得ること、あるいは回路規模の
増大を最小限に抑えることができるようになる。
ファ回路を備えるドライバによれば、以下のような効果
を得ることができる。 （１）ドライバ内の各構成回路に応じてそこに使用され
るバッファ回路を、上記ＡＮＤ／ＯＲ型バッファ回路Ｂ
１とｔｒ／ｔｆ型バッファ回路Ｂ２とで使い分けしてい
る。そのため、同ドライバ内の回路の消費電力を低減し
つつ、その確実な動作を得ること、あるいは回路規模の
増大を最小限に抑えることができるようになる。
【００６０】なお、上記実施の形態は以下のような形態
で実施することもできる。 ・上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１及びｔｒ／ｔｆ
型バッファ回路Ｂ２は、ドライバ内において、上記チャ
ージポンプ４２，４２、ドライブ回路４４，４５以外の
回路で使用されるものであってもよい。
で実施することもできる。 ・上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１及びｔｒ／ｔｆ
型バッファ回路Ｂ２は、ドライバ内において、上記チャ
ージポンプ４２，４２、ドライブ回路４４，４５以外の
回路で使用されるものであってもよい。
【００６１】・上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１及
びｔｒ／ｔｆ型バッファ回路Ｂ２をフレームトランスフ
ァ型ＣＣＤを駆動するドライバに適用する例を示した
が、本発明にかかるバッファ回路を備えるドライバは、
インターライン型ＣＣＤを駆動するドライバにも同様に
適用することができる。
びｔｒ／ｔｆ型バッファ回路Ｂ２をフレームトランスフ
ァ型ＣＣＤを駆動するドライバに適用する例を示した
が、本発明にかかるバッファ回路を備えるドライバは、
インターライン型ＣＣＤを駆動するドライバにも同様に
適用することができる。
【００６２】・さらに、本発明にかかるバッファ回路を
備えるドライバは、ＣＣＤイメージセンサを駆動するド
ライバに限らず、バッファ回路を備えるあらゆるＩＣに
適用することができる。すなわち、動作頻度や扱う電圧
の異なる複数の機能回路と、それら各回路にあって各々
所定の緩衝動作を行うバッファ回路とが１チップのＩＣ
として混載されてなるバッファ回路を備えるドライバに
対し、それら機能回路の動作頻度やその扱う電圧等に応
じて上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１とｔｒ／ｔｆ
型バッファ回路Ｂ２とを使い分けることでも、上記実施
の形態に準じた効果を得ることはできる。
備えるドライバは、ＣＣＤイメージセンサを駆動するド
ライバに限らず、バッファ回路を備えるあらゆるＩＣに
適用することができる。すなわち、動作頻度や扱う電圧
の異なる複数の機能回路と、それら各回路にあって各々
所定の緩衝動作を行うバッファ回路とが１チップのＩＣ
として混載されてなるバッファ回路を備えるドライバに
対し、それら機能回路の動作頻度やその扱う電圧等に応
じて上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１とｔｒ／ｔｆ
型バッファ回路Ｂ２とを使い分けることでも、上記実施
の形態に準じた効果を得ることはできる。
【図１】本発明にかかるバッファ回路についてその第１
の実施の形態を示す回路図。
の実施の形態を示す回路図。
【図２】同実施の形態の回路の動作を示すタイミングチ
ャート。
ャート。
【図３】本発明にかかるバッファ回路についてその第２
の実施の形態を示す回路図。
の実施の形態を示す回路図。
【図４】同実施の形態の回路の動作を示すタイミングチ
ャート。
ャート。
【図５】第３の実施の形態として、本発明にかかるバッ
ファ回路を備えるドライバの構成を概略的に示すブロッ
ク図。
ファ回路を備えるドライバの構成を概略的に示すブロッ
ク図。
【図６】同実施の形態のチャージポンプ回路についてそ
の一例を示す回路図。
の一例を示す回路図。
【図７】従来のバッファ回路についてその構成を示す回
路図。
路図。
１…入力端子、２…出力端子、３…インバータ回路、１
０…出力段ＣＭＯＳインバータ回路、２０，３０…タイ
ミング調整回路、４２…低電圧発生用チャージポンプ、
４３…高電圧発生用チャージポンプ、４４…垂直ドライ
ブ回路、４５…電子シャッタドライブ回路、ＴＲｎ…Ｎ
チャネル型ＭＯＳトランジスタ、ＴＲｐ…Ｐチャネル型
ＭＯＳトランジスタ。
０…出力段ＣＭＯＳインバータ回路、２０，３０…タイ
ミング調整回路、４２…低電圧発生用チャージポンプ、
４３…高電圧発生用チャージポンプ、４４…垂直ドライ
ブ回路、４５…電子シャッタドライブ回路、ＴＲｎ…Ｎ
チャネル型ＭＯＳトランジスタ、ＴＲｐ…Ｐチャネル型
ＭＯＳトランジスタ。
フロントページの続き Ｆターム(参考） 5C024 CA16 CA25 GA26 GA31 HA05 JA04 JA22 5J055 AX27 AX53 AX66 BX16 CX29 DX22 DX56 DX72 DX83 EX07 EX21 EY21 EZ07 EZ25 EZ50 EZ55 FX12 FX17 FX35 GX01 GX04 5J056 AA04 BB19 CC00 CC05 CC30 DD13 DD29 GG03 KK00
Claims (8)
- 【請求項１】出力段にＰチャネル型ＭＯＳトランジスタ
とＮチャネル型ＭＯＳトランジスタが直列接続されたＣ
ＭＯＳインバータ回路を備えるバッファ回路において、 前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎチャネ
ル型ＭＯＳトランジスタが同時にオンすることのないよ
うに、入力信号のそれらトランジスタのゲートへの印加
タイミングを調整するタイミング調整回路を備えること
を特徴とするバッファ回路。 - 【請求項２】前記タイミング調整回路は、前記Ｐチャネ
ル型ＭＯＳトランジスタ及び前記Ｎチャネル型ＭＯＳト
ランジスタのゲートに対して互いに一方のトランジスタ
のオフ期間内において他方のトランジスタをオンさせる
スイッチング信号を印加する論理回路を備えて構成され
る請求項１記載のバッファ回路。 - 【請求項３】請求項２に記載のバッファ回路において、 前記タイミング調整回路は、入力信号をそれぞれ一方入
力端に入力し、互いに他方の出力信号をそれぞれ他方入
力端に入力するＡＮＤ回路及びＯＲ回路の並列回路を備
えて構成され、前記ＡＮＤ回路の出力信号を前記Ｎチャ
ネルＭＯＳトランジスタのゲートに印加するとともに、
前記ＯＲ回路の出力信号を前記ＰチャネルＭＯＳトラン
ジスタのゲートに印加することを特徴とするバッファ回
路。 - 【請求項４】前記タイミング調整回路は、前記Ｐチャネ
ル型ＭＯＳトランジスタのオンタイミングを遅延してそ
のオン期間を前記Ｎチャネル型ＭＯＳトランジスタのオ
フ期間よりも短くする第１の遅延回路と、前記Ｎチャネ
ル型ＭＯＳトランジスタのオンタイミングを遅延してそ
のオン期間を前記Ｐチャネル型ＭＯＳトランジスタのオ
フ期間よりも短くする第２の遅延回路とを備えて構成さ
れる請求項１記載のバッファ回路。 - 【請求項５】前記第１の遅延回路は、信号反転時の立ち
下がり時定数が大きく設定されたインバータ回路であ
り、前記第２の遅延回路は、信号反転時の立ち上がり時
定数が大きく設定されたインバータ回路である請求項４
に記載のバッファ回路。 - 【請求項６】動作頻度や扱う電圧の異なる複数の機能回
路と、それら各回路にあって各々所定の緩衝動作を行う
バッファ回路とが１チップの半導体集積回路装置として
混載されてなるバッファ回路を備えるドライバであっ
て、 前記機能回路のうち、動作頻度の高い機能回路は、前記
バッファ回路として、Ｐチャネル型ＭＯＳトランジスタ
とＮチャネル型ＭＯＳトランジスタとが直列接続された
ＣＭＯＳインバータ回路からなる出力段と、前記Ｎチャ
ネル型ＭＯＳトランジスタがオフとなっている期間内に
前記Ｐチャネル型ＭＯＳトランジスタをオンさせるスイ
ッチング信号を入力信号に基づいて生成する第１のタイ
ミング調整回路とを有するバッファ回路を備え、 前記機能回路のうち、動作頻度の低い、若しくは扱う電
圧の高い機能回路は、前記バッファ回路として、Ｐチャ
ネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラン
ジスタとが直列接続されたＣＭＯＳインバータ回路から
なる出力段と、前記Ｐチャネル型ＭＯＳトランジスタの
オンタイミングを遅延してそのオン期間を前記Ｎチャネ
ル型ＭＯＳトランジスタのオフ期間よりも短くするとと
もに前記Ｎチャネル型ＭＯＳトランジスタのオンタイミ
ングを遅延してそのオン期間を前記Ｐチャネル型ＭＯＳ
トランジスタのオフ期間よりも短くするスイッチング信
号を入力信号に基づいて生成する第２のタイミング調整
回路とを有するバッファ回路を備えることを特徴とする
バッファ回路を備えるドライバ。 - 【請求項７】前記第１のタイミング調整回路は、前記入
力信号をそれぞれ一方入力端に入力し、互いに他方の出
力信号をそれぞれ他方入力端に入力するＡＮＤ回路及び
ＯＲ回路の並列回路を備えて構成されて、前記ＡＮＤ回
路の出力信号を対応するＣＭＯＳインバータ回路の前記
Ｎチャネル型ＭＯＳトランジスタのゲートに印加すると
ともに、前記ＯＲ回路の出力信号を同ＣＭＯＳインバー
タ回路の前記Ｐチャネル型ＭＯＳトランジスタのゲート
に印加するものであり、 前記第２のタイミング調整回路は、前記Ｐチャネル型Ｍ
ＯＳトランジスタのオンタイミングを遅延すべく信号反
転時の立ち下がり時定数が大きく設定された第１のイン
バータ回路と、前記Ｎチャネル型ＭＯＳトランジスタの
オンタイミングを遅延すべく信号反転時の立ち上がり時
定数が大きく設定された第２のインバータ回路とを備え
て構成される請求項６記載のバッファ回路を備えるドラ
イバ。 - 【請求項８】請求項６または７記載のバッファ回路を備
えるドライバにおいて、 当該ドライバは、ＣＣＤイメージセンサを駆動する装置
であり、 前記動作頻度の高い機能回路は、前記ＣＣＤの電荷転送
動作に用いられるパルスのパルス電圧を昇圧生成する第
１のチャージポンプであるとともに、このチャージポン
プに用いられるバッファ回路は、当該チャージポンプの
ポンピングコンデンサに入力されるポンピングクロック
を遅延する回路であり、 前記動作頻度の低い、若しくは扱う電圧の高い機能回路
は、前記ＣＣＤの前記電荷転送動作に用いられるパルス
を生成出力する回路、若しくは前記ＣＣＤのバイアス電
圧を昇圧生成する第２のチャージポンプであるととも
に、前記電荷転送動作に用いられるパルスを生成出力す
る回路に用いられるバッファ回路は、別途印加されるタ
イミングクロックを前記第１のチャージポンプの出力電
圧に基づいてレベル変換する回路であり、前記第２のチ
ャージポンプに用いられるバッファ回路は、当該チャー
ジポンプのポンピングコンデンサに入力されるポンピン
グクロックを遅延する回路であることを特徴とするバッ
ファ回路を備えるドライバ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026894A JP3600103B2 (ja) | 2000-02-04 | 2000-02-04 | バッファ回路及びバッファ回路を備えるドライバ |
| TW090101860A TW503620B (en) | 2000-02-04 | 2001-01-31 | Drive apparatus for CCD image sensor |
| US09/775,402 US6787751B2 (en) | 2000-02-04 | 2001-02-01 | Drive apparatus for CCD image sensor |
| KR10-2001-0005228A KR100404063B1 (ko) | 2000-02-04 | 2001-02-03 | Ｃｃｄ 이미지 센서 구동 장치 |
| KR10-2003-0026570A KR100428909B1 (ko) | 2000-02-04 | 2003-04-26 | Ｃｃｄ 이미지 센서 구동 장치 |
| US10/902,223 US7183815B2 (en) | 2000-02-04 | 2004-07-29 | Drive apparatus for CCD image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026894A JP3600103B2 (ja) | 2000-02-04 | 2000-02-04 | バッファ回路及びバッファ回路を備えるドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217706A true JP2001217706A (ja) | 2001-08-10 |
| JP3600103B2 JP3600103B2 (ja) | 2004-12-08 |
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ID=18552557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026894A Expired - Fee Related JP3600103B2 (ja) | 2000-02-04 | 2000-02-04 | バッファ回路及びバッファ回路を備えるドライバ |
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|---|---|
| JP (1) | JP3600103B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129127A (ja) * | 2004-10-29 | 2006-05-18 | Olympus Corp | 電圧供給回路及びそれを用いた固体撮像装置 |
| JP2007124084A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | ３値パルス発生回路 |
| US7365603B2 (en) | 2004-03-23 | 2008-04-29 | Murata Manufacturing Co., Ltd. | FET amplifier, pulse modulation module, and radar device |
| JP2010011451A (ja) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | スイッチング回路およびスイッチング回路を用いた撮像装置 |
| JP2011216969A (ja) * | 2010-03-31 | 2011-10-27 | Sony Corp | 固体撮像素子および駆動方法、並びに電子機器 |
| US8416222B2 (en) | 2007-05-17 | 2013-04-09 | Sony Corporation | Driving apparatus |
| JP2014027515A (ja) * | 2012-07-27 | 2014-02-06 | Seiko Npc Corp | 出力回路 |
| KR101464749B1 (ko) * | 2007-05-17 | 2014-11-24 | 소니 주식회사 | 구동 장치 |
-
2000
- 2000-02-04 JP JP2000026894A patent/JP3600103B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US7365603B2 (en) | 2004-03-23 | 2008-04-29 | Murata Manufacturing Co., Ltd. | FET amplifier, pulse modulation module, and radar device |
| JP2006129127A (ja) * | 2004-10-29 | 2006-05-18 | Olympus Corp | 電圧供給回路及びそれを用いた固体撮像装置 |
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| US8416222B2 (en) | 2007-05-17 | 2013-04-09 | Sony Corporation | Driving apparatus |
| KR101464749B1 (ko) * | 2007-05-17 | 2014-11-24 | 소니 주식회사 | 구동 장치 |
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| JP2011216969A (ja) * | 2010-03-31 | 2011-10-27 | Sony Corp | 固体撮像素子および駆動方法、並びに電子機器 |
| JP2014027515A (ja) * | 2012-07-27 | 2014-02-06 | Seiko Npc Corp | 出力回路 |
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