JPH05283630A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05283630A JPH05283630A JP4124793A JP12479392A JPH05283630A JP H05283630 A JPH05283630 A JP H05283630A JP 4124793 A JP4124793 A JP 4124793A JP 12479392 A JP12479392 A JP 12479392A JP H05283630 A JPH05283630 A JP H05283630A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【目的】電源配線に加わる過大電圧からＩＣの内部回路
に含まれるＣＭＯＳ回路を保護するとともに、正常動作
時の外部雑音に起因するサージ電圧によりＣＭＯＳがラ
ッチアップするのを防止する保護装置を提供する。 【構成】電源配線１０４と接地配線１０３との間にＮチ
ャネルＭＯＳＦＥＴＭｎとＰチャネルＭＯＳＦＥＴＭｐ
とを並列に挿入する。ＮチャネルＭＯＳＦＥＴＭｎのゲ
ート電極は接地配線に、ＰチャネルＭＯＳＦＥＴＭｐの
ゲート電極は電源配線１０＋にそれぞれ接続する。電源
配線１０４に加わる正の過大電圧もしくはサージ電圧は
双方のＭＯＳＦＥＴのドレイン接合がブレークダウンを
起こすことによって解放される。
に含まれるＣＭＯＳ回路を保護するとともに、正常動作
時の外部雑音に起因するサージ電圧によりＣＭＯＳがラ
ッチアップするのを防止する保護装置を提供する。 【構成】電源配線１０４と接地配線１０３との間にＮチ
ャネルＭＯＳＦＥＴＭｎとＰチャネルＭＯＳＦＥＴＭｐ
とを並列に挿入する。ＮチャネルＭＯＳＦＥＴＭｎのゲ
ート電極は接地配線に、ＰチャネルＭＯＳＦＥＴＭｐの
ゲート電極は電源配線１０＋にそれぞれ接続する。電源
配線１０４に加わる正の過大電圧もしくはサージ電圧は
双方のＭＯＳＦＥＴのドレイン接合がブレークダウンを
起こすことによって解放される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳ構成の内部回路を有する半導体集積回路を
電源端子や接地端子に加わる静電気等による過大電圧か
ら守る保護回路に関する。
特にＣＭＯＳ構成の内部回路を有する半導体集積回路を
電源端子や接地端子に加わる静電気等による過大電圧か
ら守る保護回路に関する。
【０００２】
【従来の技術】ツインウェル方式のＣＭＯＳ集積回路で
は、例えばＰ型シリコン基板の表面部にＰウェルとＮウ
ェルとが設けられている。ＰウェルにはＮチャネルＭＯ
ＳＦＥＴが形成され、ＮウェルにはＰチャネルＭＯＳＦ
ＥＴが形成されている。Ｐウェルの表面部に選択的に形
成されたＰ+ 型拡散層（サブストレートコンタクト領
域）とＮチャネルＭＯＳＦＥＴのソース領域とはアルミ
ニウムなどの第１層金属膜を介して接地端子に接続され
ている。同様にＮウェルの表面部に選択的に形成された
Ｎ+ 型拡散層（ウェルコンタクト領域）とＰチャネルＭ
ＯＳＦＥＴのソース領域とは他の第１層金属膜を介して
電源端子に接続されている。
は、例えばＰ型シリコン基板の表面部にＰウェルとＮウ
ェルとが設けられている。ＰウェルにはＮチャネルＭＯ
ＳＦＥＴが形成され、ＮウェルにはＰチャネルＭＯＳＦ
ＥＴが形成されている。Ｐウェルの表面部に選択的に形
成されたＰ+ 型拡散層（サブストレートコンタクト領
域）とＮチャネルＭＯＳＦＥＴのソース領域とはアルミ
ニウムなどの第１層金属膜を介して接地端子に接続され
ている。同様にＮウェルの表面部に選択的に形成された
Ｎ+ 型拡散層（ウェルコンタクト領域）とＰチャネルＭ
ＯＳＦＥＴのソース領域とは他の第１層金属膜を介して
電源端子に接続されている。
【０００３】電源端子に正の過大電圧が印加されると、
ウェルコンタクト領域およびＰチャネルＭＯＳＦＥＴの
ソース領域からＮウエル、Ｐウェル（ただし、Ｎウェル
とＰウェルとは接触しているものとする。）、サブスト
レートコンタクト領域およびＮチャネルＭＯＳＦＥＴの
ソース領域を通って接地端子へ電流が流れる。
ウェルコンタクト領域およびＰチャネルＭＯＳＦＥＴの
ソース領域からＮウエル、Ｐウェル（ただし、Ｎウェル
とＰウェルとは接触しているものとする。）、サブスト
レートコンタクト領域およびＮチャネルＭＯＳＦＥＴの
ソース領域を通って接地端子へ電流が流れる。
【０００４】ＮウェルとＰウェルとで形成されるＰＮ接
合のブレークダウンで電荷の放電が行なわれるわけであ
る。このブレークダウン電圧は通常７０ボルト程度であ
る。
合のブレークダウンで電荷の放電が行なわれるわけであ
る。このブレークダウン電圧は通常７０ボルト程度であ
る。
【０００５】接地端子に正の過大電圧が印加されると、
サブストレートコンタクト領域、Ｐウェル、Ｎウェルお
よびウェルコンタクト領域を通って電源端子へ電流が流
れる。
サブストレートコンタクト領域、Ｐウェル、Ｎウェルお
よびウェルコンタクト領域を通って電源端子へ電流が流
れる。
【０００６】このように、ＣＭＯＳ回路自体である程度
の保護機能を有している。しかし、前述したウェル間ダ
イオードのブレークダウン電圧が高いので、ゲート絶縁
膜が薄くなってくると特別に保護回路を設けなければな
らない。
の保護機能を有している。しかし、前述したウェル間ダ
イオードのブレークダウン電圧が高いので、ゲート絶縁
膜が薄くなってくると特別に保護回路を設けなければな
らない。
【０００７】保護回路としてはいろいろのものを考える
ことができる。それらのうち、フィールドトランジスタ
を用いる保護回路は、半導体集積回路本体の製造工程に
新たに工程を追加することなく実現できるので、実用的
である。この保護回路は、日本国特許出願公開公報 特
開昭６０−１０７６７号に開示されている。フィールド
酸化膜をゲート酸化膜とするＭＯＳＦＥＴである第１の
フィールドトランジスタおよび第２のフィールドトラン
ジスタを電源配線と接地配線の間に並列に挿入し、第１
のフィールドトランジスタのゲート電極を電源配線に接
続し、第２のフィールドトランジスタのゲート電極を接
地配線に接続する。
ことができる。それらのうち、フィールドトランジスタ
を用いる保護回路は、半導体集積回路本体の製造工程に
新たに工程を追加することなく実現できるので、実用的
である。この保護回路は、日本国特許出願公開公報 特
開昭６０−１０７６７号に開示されている。フィールド
酸化膜をゲート酸化膜とするＭＯＳＦＥＴである第１の
フィールドトランジスタおよび第２のフィールドトラン
ジスタを電源配線と接地配線の間に並列に挿入し、第１
のフィールドトランジスタのゲート電極を電源配線に接
続し、第２のフィールドトランジスタのゲート電極を接
地配線に接続する。
【０００８】第１のフィールドトランジスタのしきい電
圧を越える正の過大電圧が電源端子に印加されると第１
のフィールドトランジスタが導通して接地配線へ電流が
流れる。接地端子に正の過大電圧が印加されると第２の
フィールドトランジスタはＭＯＳＦＥＴとしては動作し
ない（ゲート電極と基板とが接地配線に接続されてい
る。）けれども、基板−ソース・ドレイン領域のうち電
源配線に接続されている側の領域間のＰＮ接合を通って
電源配線に電流が流れる。
圧を越える正の過大電圧が電源端子に印加されると第１
のフィールドトランジスタが導通して接地配線へ電流が
流れる。接地端子に正の過大電圧が印加されると第２の
フィールドトランジスタはＭＯＳＦＥＴとしては動作し
ない（ゲート電極と基板とが接地配線に接続されてい
る。）けれども、基板−ソース・ドレイン領域のうち電
源配線に接続されている側の領域間のＰＮ接合を通って
電源配線に電流が流れる。
【０００９】
【発明が解決しようとする課題】この従来の半導体集積
回路では、電源端子に正の過大電圧を与える静電気の放
電は第１のフィールドトランジスタのチャネル電流によ
り行なわれるが、ＭＯＳＦＥＴの導通時の抵抗はバイポ
ーラ・トランジスタに比較して少なくとも数倍はある。
内部回路のＭＯＳＦＥＴのゲート酸化膜が１０〜２０ｎ
ｍのとき、第１のフィールドトランジスタのチャネル幅
は２０００μｍ程度は必要となる。このように、フィー
ルドトランジスタによる保護回路は電荷放電能力が低
く、集積度向上の障害となる。
回路では、電源端子に正の過大電圧を与える静電気の放
電は第１のフィールドトランジスタのチャネル電流によ
り行なわれるが、ＭＯＳＦＥＴの導通時の抵抗はバイポ
ーラ・トランジスタに比較して少なくとも数倍はある。
内部回路のＭＯＳＦＥＴのゲート酸化膜が１０〜２０ｎ
ｍのとき、第１のフィールドトランジスタのチャネル幅
は２０００μｍ程度は必要となる。このように、フィー
ルドトランジスタによる保護回路は電荷放電能力が低
く、集積度向上の障害となる。
【００１０】本発明の目的は特別な工程を必要とせずに
実現でき電荷放電能力の高い保護回路を有する半導体集
積回路を提供することにある。
実現でき電荷放電能力の高い保護回路を有する半導体集
積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、第１電源電圧ＶDDが供給されるボンディングパッド
につながる第１電源配線および第２電源電圧ＶSSが供給
されるボンディングパッドにつながる第２電源配線を半
導体チップに有している。第１電源配線と第２電源配線
には保護回路および内部回路が接続されている。保護回
路は、ドレイン領域およびソース領域がそれぞれ第１電
源配線および第２電源配線に接続されたＮチャネルＭＯ
ＳＦＥＴと、ソース領域およびドレイン領域がそれぞれ
第１電源配線および第２電源配線に接続されたＰチャネ
ルＭＯＳＦＥＴとを有している。ＮチャネルＭＯＳＦＥ
Ｔのゲート電極と第２電源配線、ＰチャネルＭＯＳＦＥ
Ｔのゲート電極と第１電源配線とは、それぞれ好ましく
は膜抵抗素子を介して接続されている。内部回路は少な
くともその一部にＣＭＯＳ回路を含んでいる。
は、第１電源電圧ＶDDが供給されるボンディングパッド
につながる第１電源配線および第２電源電圧ＶSSが供給
されるボンディングパッドにつながる第２電源配線を半
導体チップに有している。第１電源配線と第２電源配線
には保護回路および内部回路が接続されている。保護回
路は、ドレイン領域およびソース領域がそれぞれ第１電
源配線および第２電源配線に接続されたＮチャネルＭＯ
ＳＦＥＴと、ソース領域およびドレイン領域がそれぞれ
第１電源配線および第２電源配線に接続されたＰチャネ
ルＭＯＳＦＥＴとを有している。ＮチャネルＭＯＳＦＥ
Ｔのゲート電極と第２電源配線、ＰチャネルＭＯＳＦＥ
Ｔのゲート電極と第１電源配線とは、それぞれ好ましく
は膜抵抗素子を介して接続されている。内部回路は少な
くともその一部にＣＭＯＳ回路を含んでいる。
【００１２】
【作用】保護回路は静電気等による過大電圧が電源端子
に加わったとき、内部のＣＭＯＳ回路のゲート絶縁膜を
保護するとともに、正常動作時のラッチアップを防止す
る。
に加わったとき、内部のＣＭＯＳ回路のゲート絶縁膜を
保護するとともに、正常動作時のラッチアップを防止す
る。
【００１３】第１電源端子に加わる正の過大電圧は、保
護回路のＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯ
ＳＦＥＴのドレイン接合がブレークダウンを起こして解
放される。ＭＯＳＦＥＴのチャネル電流を利用するもの
ではないので電荷放電能力が高く、保護回路を小型化す
ることができる。
護回路のＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯ
ＳＦＥＴのドレイン接合がブレークダウンを起こして解
放される。ＭＯＳＦＥＴのチャネル電流を利用するもの
ではないので電荷放電能力が高く、保護回路を小型化す
ることができる。
【００１４】第２電源端子に加わる正の過大電圧は、双
方のＭＯＳＦＥＴのドレイン接合が順方向となり解放さ
れる。
方のＭＯＳＦＥＴのドレイン接合が順方向となり解放さ
れる。
【００１５】正常動作時に外部雑音によりサージ電圧が
第１電源端子に発生すると、内部回路の入力端子の電位
が第２電源電位または第１電源電位のいずれかである場
合には、内部回路のＮチャネルＭＯＳＦＥＴまたはＰチ
ャネルＭＯＳＦＥＴのドレイン接合がブレークダウンを
起こす前に、保護回路のＮチャネルＭＯＳＦＥＴまたは
ＰチャネルＭＯＳＦＥＴのドレイン接合がブレークダウ
ンを起こし、内部回路のラッチアップを防止する。
第１電源端子に発生すると、内部回路の入力端子の電位
が第２電源電位または第１電源電位のいずれかである場
合には、内部回路のＮチャネルＭＯＳＦＥＴまたはＰチ
ャネルＭＯＳＦＥＴのドレイン接合がブレークダウンを
起こす前に、保護回路のＮチャネルＭＯＳＦＥＴまたは
ＰチャネルＭＯＳＦＥＴのドレイン接合がブレークダウ
ンを起こし、内部回路のラッチアップを防止する。
【００１６】この保護回路は慣用のプロセスの組合せに
より再現性よく実現可能である。
より再現性よく実現可能である。
【００１７】
【実施例】図２を参照すると、本発明の第１の実施例は
５ｍｍ×５ｍｍの正方形状の半導体チップ１００の周辺
部に複数個のボンディングパッド１０１が形成されてい
る。ボンディングパッド１０１が形成されている領域の
内側のバッファ領域１０２には、保護回路１０２Ａや図
示しない入力保護回路等が設けられている。バッファ領
域１０２の内側には接地配線１０３が設けられ、接地端
子であるボンディングパッド１０１（ＶSS）および保護
回路１０２Ａにそれぞれ接続されている。接地配線１０
３の内側には電源配線１０４が設けられ、電源端子であ
るボンディングパッド１０１（ＶDD）および保護回路が
それぞれ接続されている。電源配線１０４の内側は内部
回路領域１０５（２点鎖線で囲って図示）であり、内部
回路が設けられる。内部回路は、ディジタル回路、アナ
ログ回路あるいはその双方を含んでいてもよいが、少な
くとも一部にＣＭＯＳ構成のディジタル回路（以下の説
明ではＣＭＯＳインバータで代表する）を含んでいる。
内部回路領域１０５には、接地配線１０３および電源配
線１０４にそれぞれつながる接地配線（図示しない）お
よび電源配線（図示しない）が例えば格子状に設けられ
ている。
５ｍｍ×５ｍｍの正方形状の半導体チップ１００の周辺
部に複数個のボンディングパッド１０１が形成されてい
る。ボンディングパッド１０１が形成されている領域の
内側のバッファ領域１０２には、保護回路１０２Ａや図
示しない入力保護回路等が設けられている。バッファ領
域１０２の内側には接地配線１０３が設けられ、接地端
子であるボンディングパッド１０１（ＶSS）および保護
回路１０２Ａにそれぞれ接続されている。接地配線１０
３の内側には電源配線１０４が設けられ、電源端子であ
るボンディングパッド１０１（ＶDD）および保護回路が
それぞれ接続されている。電源配線１０４の内側は内部
回路領域１０５（２点鎖線で囲って図示）であり、内部
回路が設けられる。内部回路は、ディジタル回路、アナ
ログ回路あるいはその双方を含んでいてもよいが、少な
くとも一部にＣＭＯＳ構成のディジタル回路（以下の説
明ではＣＭＯＳインバータで代表する）を含んでいる。
内部回路領域１０５には、接地配線１０３および電源配
線１０４にそれぞれつながる接地配線（図示しない）お
よび電源配線（図示しない）が例えば格子状に設けられ
ている。
【００１８】次に、図１を参照すると、本発明の第１の
実施例は電源配線１０４と接地配線１０３との間にＮチ
ャネルＭＯＳＦＥＴＭｎおよびＰチャネルＭＯＳＦＥＴ
Ｍｐが並列に挿入されている。ＮチャネルＭＯＳＦＥＴ
Ｍｎのゲート電極は膜抵抗素子Ｒｎを介して接地配線１
０３に接続され、ＰチャネルＭＯＳＦＥＴＭｐのゲート
電極は膜抵抗素子Ｒｐを介して電源配線１０４に接続さ
れている。内部回路１０６は電源配線１０４および接地
配線１０３に接続されている。
実施例は電源配線１０４と接地配線１０３との間にＮチ
ャネルＭＯＳＦＥＴＭｎおよびＰチャネルＭＯＳＦＥＴ
Ｍｐが並列に挿入されている。ＮチャネルＭＯＳＦＥＴ
Ｍｎのゲート電極は膜抵抗素子Ｒｎを介して接地配線１
０３に接続され、ＰチャネルＭＯＳＦＥＴＭｐのゲート
電極は膜抵抗素子Ｒｐを介して電源配線１０４に接続さ
れている。内部回路１０６は電源配線１０４および接地
配線１０３に接続されている。
【００１９】図３および図４を参照すると、Ｎチャネル
ＭＯＳＦＥＴＭｎおよびＰチャネルＭＯＳＦＥＴＭｐは
いずれも梯子型のＭＯＳトランジスタであり、チャネル
幅の合計はいずれも約４５０μｍである。ただし、図３
では構造の基本を示すに留めてあり、チャネル幅はかな
り小さく図示されている。
ＭＯＳＦＥＴＭｎおよびＰチャネルＭＯＳＦＥＴＭｐは
いずれも梯子型のＭＯＳトランジスタであり、チャネル
幅の合計はいずれも約４５０μｍである。ただし、図３
では構造の基本を示すに留めてあり、チャネル幅はかな
り小さく図示されている。
【００２０】不純物濃度１×１０15ｃｍ-3のＰ型シリコ
ン基板１０７の表面部にはＰウェル１０８（不純物濃度
１×１０17ｃｍ-3）が設けられ、Ｐウェル１０８に接し
て保護回路のＰチャネルＭＯＳＦＥＴ用のＮウェル１０
９−１（不純物濃度１×１０17ｃｍ-3），ガードリング
用のＮウェル１０９−２および内部回路用のＮウェル１
０９−３が設けられている。トランジスタ形成領域はフ
ィールド酸化膜１１１で区画され、その表面には厚さ１
５ｎｍのゲート酸化膜１１２が設けられている。Ｎウェ
ル１０９−１，１０９−２，１０９−３部ではフィール
ド酸化膜１１１の底面に接してＰ+ 型チャネルストッパ
１１０が設けられている。ゲート酸化膜１１２を、幅
１．３μｍ、厚さ３００ｎｍのポリサイド膜（ポリシリ
コン膜をタングステンシリサイド膜で被覆したもの）で
選択的に被覆してＮチャネルＭＯＳＦＥＴのゲート電極
１１３ｎおよびＰチャネルＭＯＳＦＥＴのゲート電極１
１３ｐが形成されている。これらのゲート電極１１３
ｐ，１１３ｎにはそれぞれ側壁スペーサ１１４が設けら
れている。１１５−１，１１５−２，…，１１５−５は
不純物濃度１×１０18ｃｍ-3の低濃度Ｎ型拡散層であ
り、それぞれ対応するゲート電極１１３ｎと自己整合的
に設けられている。同様に、１１７−１，１１７−２，
…，１１７−５は不純物濃度１×１０20ｃｍ-3の高濃度
Ｎ型拡散層である。同様に１１６−１，１１６−２，
…，１１６−５は不純物濃度１×１０18ｃｍ-3の低濃度
Ｐ型拡散層、１１８−１，１１８−２，…１１８−５は
不純物濃度１×１０20ｃｍ-3の高濃度Ｐ型拡散層であ
る。すなわち、保護回路１０２Ａおよび内部回路１０６
には、ＬＤＤ構造のＮチャネルＭＯＳＦＥＴとＰチャネ
ルＭＯＳＦＥＴとが含まれている。
ン基板１０７の表面部にはＰウェル１０８（不純物濃度
１×１０17ｃｍ-3）が設けられ、Ｐウェル１０８に接し
て保護回路のＰチャネルＭＯＳＦＥＴ用のＮウェル１０
９−１（不純物濃度１×１０17ｃｍ-3），ガードリング
用のＮウェル１０９−２および内部回路用のＮウェル１
０９−３が設けられている。トランジスタ形成領域はフ
ィールド酸化膜１１１で区画され、その表面には厚さ１
５ｎｍのゲート酸化膜１１２が設けられている。Ｎウェ
ル１０９−１，１０９−２，１０９−３部ではフィール
ド酸化膜１１１の底面に接してＰ+ 型チャネルストッパ
１１０が設けられている。ゲート酸化膜１１２を、幅
１．３μｍ、厚さ３００ｎｍのポリサイド膜（ポリシリ
コン膜をタングステンシリサイド膜で被覆したもの）で
選択的に被覆してＮチャネルＭＯＳＦＥＴのゲート電極
１１３ｎおよびＰチャネルＭＯＳＦＥＴのゲート電極１
１３ｐが形成されている。これらのゲート電極１１３
ｐ，１１３ｎにはそれぞれ側壁スペーサ１１４が設けら
れている。１１５−１，１１５−２，…，１１５−５は
不純物濃度１×１０18ｃｍ-3の低濃度Ｎ型拡散層であ
り、それぞれ対応するゲート電極１１３ｎと自己整合的
に設けられている。同様に、１１７−１，１１７−２，
…，１１７−５は不純物濃度１×１０20ｃｍ-3の高濃度
Ｎ型拡散層である。同様に１１６−１，１１６−２，
…，１１６−５は不純物濃度１×１０18ｃｍ-3の低濃度
Ｐ型拡散層、１１８−１，１１８−２，…１１８−５は
不純物濃度１×１０20ｃｍ-3の高濃度Ｐ型拡散層であ
る。すなわち、保護回路１０２Ａおよび内部回路１０６
には、ＬＤＤ構造のＮチャネルＭＯＳＦＥＴとＰチャネ
ルＭＯＳＦＥＴとが含まれている。
【００２１】ＮチャネルＭＯＳＦＥＴＭｎのドレイン領
域の高濃度Ｎ型拡散層１１７−１は、第１層間絶縁膜１
２１に設けられたコンタクト孔Ｃ１（角印に１本の対角
線を付して図示）を介して第１層金属配線１２２−１に
接続され、第１層金属配線は第２層間絶縁膜１２３に設
けられたスルーホールＣ２（角印に２本の対角線を付し
て図示）を介して第２層金属配線１２４−１に接続され
ている。ソース領域の高濃度Ｎ型拡散層１１７−２およ
び１１７−３は同様にコンタクト孔Ｃ１を介してそれぞ
れ第１層金属配線１２２−２および１２２−３に接続さ
れる。第１層金属配線１２２−２はさらにコンタクト孔
Ｃ１を介してＰ+ 型拡散層１１９−１（サブストレート
コンタクト領域）に接続されるとともにスルーホールＣ
２を介して第２層金属配線１２４−２に接続される。同
様に第１層金属配線１２２−３はＰ+ 型拡散層１１９−
２および第２層金属配線１２４−３に接続される。ま
た、第１層金属配線１２２−２および１２２−３はいず
れも接地配線１０３（第１層金属配線）につながってい
る。ＮチャネルＭＯＳＦＥＴＭｎのゲート電極１１３ｎ
は膜抵抗素子Ｒｎを経てスルーホールＣ３を介して接地
配線１０３に接続されている。膜抵抗素子Ｒｎは幅３．
７５μｍ、長さ１５０μｍのポリサイド膜からなり抵抗
値は数百オームである。
域の高濃度Ｎ型拡散層１１７−１は、第１層間絶縁膜１
２１に設けられたコンタクト孔Ｃ１（角印に１本の対角
線を付して図示）を介して第１層金属配線１２２−１に
接続され、第１層金属配線は第２層間絶縁膜１２３に設
けられたスルーホールＣ２（角印に２本の対角線を付し
て図示）を介して第２層金属配線１２４−１に接続され
ている。ソース領域の高濃度Ｎ型拡散層１１７−２およ
び１１７−３は同様にコンタクト孔Ｃ１を介してそれぞ
れ第１層金属配線１２２−２および１２２−３に接続さ
れる。第１層金属配線１２２−２はさらにコンタクト孔
Ｃ１を介してＰ+ 型拡散層１１９−１（サブストレート
コンタクト領域）に接続されるとともにスルーホールＣ
２を介して第２層金属配線１２４−２に接続される。同
様に第１層金属配線１２２−３はＰ+ 型拡散層１１９−
２および第２層金属配線１２４−３に接続される。ま
た、第１層金属配線１２２−２および１２２−３はいず
れも接地配線１０３（第１層金属配線）につながってい
る。ＮチャネルＭＯＳＦＥＴＭｎのゲート電極１１３ｎ
は膜抵抗素子Ｒｎを経てスルーホールＣ３を介して接地
配線１０３に接続されている。膜抵抗素子Ｒｎは幅３．
７５μｍ、長さ１５０μｍのポリサイド膜からなり抵抗
値は数百オームである。
【００２２】ＰチャネルＭＯＳＦＥＴＭｐのソース領域
の高濃度Ｐ型拡散層１１８−１はコンタクト孔Ｃ１を介
して第１層金属配線１２２−４に接続され、第１層金属
配線１２２−４はスルーホールＣ２を介して第２層金属
配線１２４−４に接続されている。ドレイン領域の高濃
度Ｐ型拡散層１１８−２および１１８−３はコンタクト
孔Ｃ１を介して第１層金属配線１２２−５および１２２
−６にそれぞれ接続される。第１層金属配線１２２−５
および１２２−６はそれぞれコンタクト孔Ｃ１を介して
Ｎ+ 型拡散層１２０−１および１２０−２に接続されと
ともにスルーホールＣ２を介してそれぞれ第２層金属配
線１２４−５および１２４−６に接続される。第１層金
属配線１２２−４は接地配線１０３につながっている。
第２層金属配線１２４−５および１２４−６は合流して
幅広の配線となり電源配線１０４にスルーホールＣ２を
介して接続される。ＰチャネルＭＯＳＦＥＴのゲート電
極１１３ｐは膜抵抗素子Ｒｐを経てスルーホールＣ３を
介して電源配線１０４と接続される。膜抵抗素子Ｒｐは
幅３．７５μｍ、長さ１５０μｍのポリサイド膜からな
り抵抗値は数百オームである。
の高濃度Ｐ型拡散層１１８−１はコンタクト孔Ｃ１を介
して第１層金属配線１２２−４に接続され、第１層金属
配線１２２−４はスルーホールＣ２を介して第２層金属
配線１２４−４に接続されている。ドレイン領域の高濃
度Ｐ型拡散層１１８−２および１１８−３はコンタクト
孔Ｃ１を介して第１層金属配線１２２−５および１２２
−６にそれぞれ接続される。第１層金属配線１２２−５
および１２２−６はそれぞれコンタクト孔Ｃ１を介して
Ｎ+ 型拡散層１２０−１および１２０−２に接続されと
ともにスルーホールＣ２を介してそれぞれ第２層金属配
線１２４−５および１２４−６に接続される。第１層金
属配線１２２−４は接地配線１０３につながっている。
第２層金属配線１２４−５および１２４−６は合流して
幅広の配線となり電源配線１０４にスルーホールＣ２を
介して接続される。ＰチャネルＭＯＳＦＥＴのゲート電
極１１３ｐは膜抵抗素子Ｒｐを経てスルーホールＣ３を
介して電源配線１０４と接続される。膜抵抗素子Ｒｐは
幅３．７５μｍ、長さ１５０μｍのポリサイド膜からな
り抵抗値は数百オームである。
【００２３】ＣＭＯＳインバータのＮチャネルＭＯＳＦ
ＥＴのドレイン領域のＮ型拡散層１１７−４はコンタク
ト孔を介して第１層金属配線１２２−７に接続され、さ
らにＣＭＯＳインバータのＰチャネルＭＯＳＦＥＴのド
レイン領域の高濃度Ｐ型拡散層１１８−５に接続され
る。ＣＭＯＳインバータのＰチャネルＭＯＳＦＥＴおよ
びＮチャネルＭＯＳＦＥＴのそれぞれのソース領域の高
濃度Ｐ型拡散層１１８−４および高濃度Ｎ型拡散層１１
７−５は、それぞれ第１層金属配線１２２−８および１
２２−９によりそれぞれＰ+ 型拡散層１２０３およびＮ
+ 拡散層１１９−３に接続される。第１層金属配線１２
２−８は、第２層金属配線１２４−８により、電極配線
１０４またはその分枝に接続される。第１層金属配線１
２２−７は、ＣＭＯＳインバータの出力信号線である第
２層金属配線１２４−７に接続される。第１層金属配線
１２２−９は第２層金属配線１２４−９により、接地配
線１０３またはその分枝に接続される。ゲート電極１１
３ｎおよび１１３ｐは、図示しない第１層金属配線およ
び第２層金属配線により、入力端子用のボンディングパ
ッドに接続される。
ＥＴのドレイン領域のＮ型拡散層１１７−４はコンタク
ト孔を介して第１層金属配線１２２−７に接続され、さ
らにＣＭＯＳインバータのＰチャネルＭＯＳＦＥＴのド
レイン領域の高濃度Ｐ型拡散層１１８−５に接続され
る。ＣＭＯＳインバータのＰチャネルＭＯＳＦＥＴおよ
びＮチャネルＭＯＳＦＥＴのそれぞれのソース領域の高
濃度Ｐ型拡散層１１８−４および高濃度Ｎ型拡散層１１
７−５は、それぞれ第１層金属配線１２２−８および１
２２−９によりそれぞれＰ+ 型拡散層１２０３およびＮ
+ 拡散層１１９−３に接続される。第１層金属配線１２
２−８は、第２層金属配線１２４−８により、電極配線
１０４またはその分枝に接続される。第１層金属配線１
２２−７は、ＣＭＯＳインバータの出力信号線である第
２層金属配線１２４−７に接続される。第１層金属配線
１２２−９は第２層金属配線１２４−９により、接地配
線１０３またはその分枝に接続される。ゲート電極１１
３ｎおよび１１３ｐは、図示しない第１層金属配線およ
び第２層金属配線により、入力端子用のボンディングパ
ッドに接続される。
【００２４】次に第１の実施例の保護作用について説明
する。
する。
【００２５】静電気等により、接地端子に対して正の過
大電圧が電源端子に印加されると、ＮチャネルＭＯＳＦ
ＥＴＭｎおよびＰチャネルＭＯＳＦＥＴＭｐのそれぞれ
のドレイン領域−ウェル間のＰＮ接合がアバランシェ・
ブレークダウンを起こす。ＮチャネルＭＯＳＦＥＴＭｎ
においては、大量の正孔がＰウェル１０８に注入され、
ドレイン領域、Ｐウェルおよびソース領域からなるＮＰ
Ｎトランジスタ（以後Ｑｎと記す）が導通し、電荷を放
電する。同様にＮウェル１０９−１に大量の電子が注入
され、ＰチャネルＭＯＳＦＥＴＭｐのドレイン領域，Ｎ
ウェルおよびソース領域からなるＰＮＰトランジスタ
（以後Ｑｐと記す）が導通し電荷を放電する。この放電
はバイポーラ・トランジスタによるので、ＭＯＳＦＥＴ
のチャネル電流によるものに比べて電荷放電能力に優れ
ている。
大電圧が電源端子に印加されると、ＮチャネルＭＯＳＦ
ＥＴＭｎおよびＰチャネルＭＯＳＦＥＴＭｐのそれぞれ
のドレイン領域−ウェル間のＰＮ接合がアバランシェ・
ブレークダウンを起こす。ＮチャネルＭＯＳＦＥＴＭｎ
においては、大量の正孔がＰウェル１０８に注入され、
ドレイン領域、Ｐウェルおよびソース領域からなるＮＰ
Ｎトランジスタ（以後Ｑｎと記す）が導通し、電荷を放
電する。同様にＮウェル１０９−１に大量の電子が注入
され、ＰチャネルＭＯＳＦＥＴＭｐのドレイン領域，Ｎ
ウェルおよびソース領域からなるＰＮＰトランジスタ
（以後Ｑｐと記す）が導通し電荷を放電する。この放電
はバイポーラ・トランジスタによるので、ＭＯＳＦＥＴ
のチャネル電流によるものに比べて電荷放電能力に優れ
ている。
【００２６】電源端子に対して正の過大電圧が接地端子
に印加されると、ＮチャネルＭＯＳＦＥＴＭｎおよびＰ
チャネルＭＯＳＦＥＴＭｐのそれぞれのドレイン領域−
ウェル間のＰＮ接合が順方向となり、接地配線１０３か
ら電源配線１０４へ電流が流れる。
に印加されると、ＮチャネルＭＯＳＦＥＴＭｎおよびＰ
チャネルＭＯＳＦＥＴＭｐのそれぞれのドレイン領域−
ウェル間のＰＮ接合が順方向となり、接地配線１０３か
ら電源配線１０４へ電流が流れる。
【００２７】膜抵抗素子ＲｎおよびＲｐは、過大電圧が
ＮチャネルＭＯＳＦＥＴＭｎおよびＰチャネルＭＯＳＦ
ＥＴのゲート電極に加わってゲート酸化膜に電流が流れ
た場合の電流制限抵抗である。
ＮチャネルＭＯＳＦＥＴＭｎおよびＰチャネルＭＯＳＦ
ＥＴのゲート電極に加わってゲート酸化膜に電流が流れ
た場合の電流制限抵抗である。
【００２８】本実施例では、３０００ボルトの静電気放
電耐圧（ＥＳＤ耐圧）を確認することができた。すなわ
ち、高圧電源の出力電圧３０００ボルトを１００ｐＦの
キャパシタに印加して充電したのち、１．５ｋΩの抵抗
を介して電源端子と接地端子との間にそれぞれの極性で
印加しても異常は発見されなかった。テストに供した試
料数は１００個であった。
電耐圧（ＥＳＤ耐圧）を確認することができた。すなわ
ち、高圧電源の出力電圧３０００ボルトを１００ｐＦの
キャパシタに印加して充電したのち、１．５ｋΩの抵抗
を介して電源端子と接地端子との間にそれぞれの極性で
印加しても異常は発見されなかった。テストに供した試
料数は１００個であった。
【００２９】次に、正常動作時に外部雑音によりサージ
電圧が発生する場合の保護回路の仂きについて述べる。
電圧が発生する場合の保護回路の仂きについて述べる。
【００３０】内部回路のＣＭＯＳインバータの入力電圧
Ｖｉｎが接地電位の場合に、電源端子にサージ電圧が発
生したとする。もし、本実施例の保護回路がなければ、
ＣＭＯＳインバータの出力電圧Ｖｏｕｔが上昇し、ＣＭ
ＯＳインバータのＮチャネルＭＯＳＦＥＴのドレイン領
域のＰＮ接合がブレークダウンをおこし、ドレイン領域
からＰウェル１０８へ電流が流れる。この電流値が大き
いとＰウェル１０８の電位が上昇しソース領域（１１７
−５）へ多量の電子が発生する。この電子が拡散してＮ
ウェル１０９−３に入ると、Ｎウェル１０９−３の電位
が下がる。するとＰチャネルＭＯＳＦＥＴのソース領域
（１１８−４）から正孔が注入され、Ｐ型シリコン基板
１０７へ拡散していき、Ｐ型シリコン基板１０７の電位
が上がる。このようにして正帰還がかかりラッチアップ
といわれる現象が起こる。
Ｖｉｎが接地電位の場合に、電源端子にサージ電圧が発
生したとする。もし、本実施例の保護回路がなければ、
ＣＭＯＳインバータの出力電圧Ｖｏｕｔが上昇し、ＣＭ
ＯＳインバータのＮチャネルＭＯＳＦＥＴのドレイン領
域のＰＮ接合がブレークダウンをおこし、ドレイン領域
からＰウェル１０８へ電流が流れる。この電流値が大き
いとＰウェル１０８の電位が上昇しソース領域（１１７
−５）へ多量の電子が発生する。この電子が拡散してＮ
ウェル１０９−３に入ると、Ｎウェル１０９−３の電位
が下がる。するとＰチャネルＭＯＳＦＥＴのソース領域
（１１８−４）から正孔が注入され、Ｐ型シリコン基板
１０７へ拡散していき、Ｐ型シリコン基板１０７の電位
が上がる。このようにして正帰還がかかりラッチアップ
といわれる現象が起こる。
【００３１】ところでＣＭＯＳインバータのＰチャネル
ＭＯＳＦＥＴのチャネル抵抗を通してＶｏｕｔの電位が
上昇するので、その電位上昇は電源端子でのサージ電圧
よりやや遅れて始まることを考慮すると、内部回路のＮ
チャネルＭＯＳＦＥＴのドレイン接合の耐圧より保護回
路のドレイン接合の耐圧が高くなければラッチアップを
防ぐことができる。本実施例の場合、保護回路のＮチャ
ネルＭＯＳＦＥＴＭｎと内部回路のＮチャネルＭＯＳＦ
ＥＴとは同一のドレイン接合を有しているので、この要
求を満たしている。また、ＮチャネルＭＯＳＦＥＴのド
レイン接合の耐圧とＰチャネルＭＯＳＦＥＴのドレイン
接合の耐圧とは設計上同一であるが、実際には必ずしも
一致しない。従って、ＰチャネルＭＯＳＦＥＴのドレイ
ン接合の方が低い場合、より確実にラッチアップを防ぐ
ことができる。
ＭＯＳＦＥＴのチャネル抵抗を通してＶｏｕｔの電位が
上昇するので、その電位上昇は電源端子でのサージ電圧
よりやや遅れて始まることを考慮すると、内部回路のＮ
チャネルＭＯＳＦＥＴのドレイン接合の耐圧より保護回
路のドレイン接合の耐圧が高くなければラッチアップを
防ぐことができる。本実施例の場合、保護回路のＮチャ
ネルＭＯＳＦＥＴＭｎと内部回路のＮチャネルＭＯＳＦ
ＥＴとは同一のドレイン接合を有しているので、この要
求を満たしている。また、ＮチャネルＭＯＳＦＥＴのド
レイン接合の耐圧とＰチャネルＭＯＳＦＥＴのドレイン
接合の耐圧とは設計上同一であるが、実際には必ずしも
一致しない。従って、ＰチャネルＭＯＳＦＥＴのドレイ
ン接合の方が低い場合、より確実にラッチアップを防ぐ
ことができる。
【００３２】次に、Ｖｉｎが電源電圧の場合には、ＣＭ
ＯＳインバータのＰチャネルＭＯＳＦＥＴのドレイン接
合がブレークダウンを起こすことによってラッチアップ
がひき起こされることになる。従って、保護回路のドレ
イン接合の耐圧がＣＭＯＳインバータのＰチャネルＭＯ
ＳＦＥＴのドレイン接合の耐圧を越えなければラッチア
ップを防止できる。この条件は保護回路のＰチャネルＭ
ＯＳＦＥＴＭｐにより一応満足されるし、ＮチャネルＭ
ＯＳＦＥＴＭｎにより一層確実に防止できる場合もあ
る。もし、保護回路がＮチャネルＭＯＳＦＥＴＭｎのみ
で構成されているとすると、この条件は、実際には、必
ずしも満足されない。
ＯＳインバータのＰチャネルＭＯＳＦＥＴのドレイン接
合がブレークダウンを起こすことによってラッチアップ
がひき起こされることになる。従って、保護回路のドレ
イン接合の耐圧がＣＭＯＳインバータのＰチャネルＭＯ
ＳＦＥＴのドレイン接合の耐圧を越えなければラッチア
ップを防止できる。この条件は保護回路のＰチャネルＭ
ＯＳＦＥＴＭｐにより一応満足されるし、ＮチャネルＭ
ＯＳＦＥＴＭｎにより一層確実に防止できる場合もあ
る。もし、保護回路がＮチャネルＭＯＳＦＥＴＭｎのみ
で構成されているとすると、この条件は、実際には、必
ずしも満足されない。
【００３３】本発明の第２の実施例について説明する。
【００３４】図５に示すように、本発明の第２の実施例
では、保護回路のＮチャネルＭＯＳＦＥＴＭｎのソース
・ドレイン領域が高濃度Ｎ型拡散層２１７−１，２１７
−２，２１７−３で構成され、ＰチャネルＭＯＳＦＥＴ
Ｍｐのソース・ドレイン領域が高濃度Ｐ型拡散層２１８
−１，２１８−２，２１８−３で構成されている。内部
回路は第１の実施例と同じである。従って保護回路のド
レイン接合の耐圧（１１ボルト）の方が内部回路（ＬＤ
Ｄ構造）のドレイン接合の耐圧（１２ボルト）より低く
なっているので、ＥＳＤ耐圧およびラッチアップ防止の
双方で第１の実施例より優れている。
では、保護回路のＮチャネルＭＯＳＦＥＴＭｎのソース
・ドレイン領域が高濃度Ｎ型拡散層２１７−１，２１７
−２，２１７−３で構成され、ＰチャネルＭＯＳＦＥＴ
Ｍｐのソース・ドレイン領域が高濃度Ｐ型拡散層２１８
−１，２１８−２，２１８−３で構成されている。内部
回路は第１の実施例と同じである。従って保護回路のド
レイン接合の耐圧（１１ボルト）の方が内部回路（ＬＤ
Ｄ構造）のドレイン接合の耐圧（１２ボルト）より低く
なっているので、ＥＳＤ耐圧およびラッチアップ防止の
双方で第１の実施例より優れている。
【００３５】次に、第２の実施例の製造方法について説
明する。
明する。
【００３６】通常の手法を用いて、Ｐ型シリコン基板１
０７の表面にＮウェル１０９−１，…およびＰウェル１
０８を形成し、フィールド酸化膜１１１によってトラン
ジスタ形成領域等を区画し、トランジスタ形成領域にゲ
ート酸化膜１１２を形成し、ゲート電極１１３ｎ，１１
３ｐおよび膜抵抗素子Ｒｎ，Ｒｐを形成する。
０７の表面にＮウェル１０９−１，…およびＰウェル１
０８を形成し、フィールド酸化膜１１１によってトラン
ジスタ形成領域等を区画し、トランジスタ形成領域にゲ
ート酸化膜１１２を形成し、ゲート電極１１３ｎ，１１
３ｐおよび膜抵抗素子Ｒｎ，Ｒｐを形成する。
【００３７】次に、図６に示すように、保護回路のＮチ
ャネルＭＯＳＦＥＴＭｎ形成領域に開口を有するフォト
レジスト膜１２５などのイオン注入用マスクを形成し、
ヒ素イオンを注入し（加速電圧５０から１００ｋｅＶ，
注入量１から５×１０15ｃｍ-2）、ランプアニールを行
ない高濃度Ｎ型拡散層２１７−１，２１７−２，２１７
−３（不純物濃度１×１０20ｃｍ-2）を形成する。次に
同様にして、フッ化ボロンイオンを注入し（加速電圧５
０から１００ｋｅＶ、注入量１から５×１０15ｃｍ-2）
ランプアニールを行ない、図７に示すように高濃度Ｐ型
拡散層２１８−１，２１８−２，２１８−３（不純物濃
度１×１０20ｃｍ-3）を形成する。次に、内部回路のＮ
チャネルＭＯＳＦＥＴ形成領域に開口を有するフォトレ
ジスト膜１２６などのイオン注入用マスクを形成し、リ
ンイオンを注入し（加速電圧５０から１５０ｋｅＶ，注
入量１から５×１０13ｃｍ-2）、ランプアニールを行な
い低濃度Ｎ型拡散層１１５−４，１１５−５（不純物濃
度１×１０18ｃｍ-3）を形成する。
ャネルＭＯＳＦＥＴＭｎ形成領域に開口を有するフォト
レジスト膜１２５などのイオン注入用マスクを形成し、
ヒ素イオンを注入し（加速電圧５０から１００ｋｅＶ，
注入量１から５×１０15ｃｍ-2）、ランプアニールを行
ない高濃度Ｎ型拡散層２１７−１，２１７−２，２１７
−３（不純物濃度１×１０20ｃｍ-2）を形成する。次に
同様にして、フッ化ボロンイオンを注入し（加速電圧５
０から１００ｋｅＶ、注入量１から５×１０15ｃｍ-2）
ランプアニールを行ない、図７に示すように高濃度Ｐ型
拡散層２１８−１，２１８−２，２１８−３（不純物濃
度１×１０20ｃｍ-3）を形成する。次に、内部回路のＮ
チャネルＭＯＳＦＥＴ形成領域に開口を有するフォトレ
ジスト膜１２６などのイオン注入用マスクを形成し、リ
ンイオンを注入し（加速電圧５０から１５０ｋｅＶ，注
入量１から５×１０13ｃｍ-2）、ランプアニールを行な
い低濃度Ｎ型拡散層１１５−４，１１５−５（不純物濃
度１×１０18ｃｍ-3）を形成する。
【００３８】次に、同様にして、ボロンイオンを注入し
（加速電圧１０から５０ｋｅＶ，注入量１から５×１０
13ｃｍ-2）、図８に示すように、低濃度Ｐ型拡散層１１
８−４，１１８−５（不純物濃度１×１０18ｃｍ-3）を
形成する。
（加速電圧１０から５０ｋｅＶ，注入量１から５×１０
13ｃｍ-2）、図８に示すように、低濃度Ｐ型拡散層１１
８−４，１１８−５（不純物濃度１×１０18ｃｍ-3）を
形成する。
【００３９】次に、厚さ１００から３００ｎｍの酸化シ
リコン膜を堆積し、異方性エッチングを行ないゲート電
極の側壁スペーサ１１４を形成する。
リコン膜を堆積し、異方性エッチングを行ないゲート電
極の側壁スペーサ１１４を形成する。
【００４０】次に、ヒ素のイオン注入を行ない、高濃度
Ｎ型拡散層（図４の１１７−４，１１７−５）、Ｎ+ 型
拡散層（図４の１２０−３，図５の１２０−１，１２０
−２）を形成し、ボロンのイオン注入を行ない、高濃度
Ｐ型拡散層（図４の１１８−４，１１８−５）およびＰ
+ 型拡散層（図４の１１９−３，図４の１１９−１，１
１９−２）を形成し、第１層間絶縁膜を堆積し、コンタ
クト孔Ｃ１を形成し、第１層金属膜を堆積し、パターニ
ングを行ない、第２層間絶縁膜を堆積し、スルーホール
Ｃ２を形成し、第２層金属膜を堆積し、パターニングを
行なう。
Ｎ型拡散層（図４の１１７−４，１１７−５）、Ｎ+ 型
拡散層（図４の１２０−３，図５の１２０−１，１２０
−２）を形成し、ボロンのイオン注入を行ない、高濃度
Ｐ型拡散層（図４の１１８−４，１１８−５）およびＰ
+ 型拡散層（図４の１１９−３，図４の１１９−１，１
１９−２）を形成し、第１層間絶縁膜を堆積し、コンタ
クト孔Ｃ１を形成し、第１層金属膜を堆積し、パターニ
ングを行ない、第２層間絶縁膜を堆積し、スルーホール
Ｃ２を形成し、第２層金属膜を堆積し、パターニングを
行なう。
【００４１】この製造方法では、高濃度Ｎ型拡散層２１
７−１，…および高濃度Ｐ型拡散層２１８−１，…の形
成を行なうので、イオン注入工程が第１の実施例より増
加するが、格別に難しい工程を用いるわけではない。従
って容易に実現することができる。
７−１，…および高濃度Ｐ型拡散層２１８−１，…の形
成を行なうので、イオン注入工程が第１の実施例より増
加するが、格別に難しい工程を用いるわけではない。従
って容易に実現することができる。
【００４２】以上の実施例では、保護回路のＭＯＳＦＥ
Ｔのゲート酸化膜と内部回路のゲート酸化膜とは設計上
同一であるが、前者を例えば２０ｎｍ程度に厚くしても
よい。そうすると、保護回路の耐久性が良くなる。製造
的には、トランジスタ形成領域の表面にまず１０ｎｍ程
度の酸化シリコン膜を形成し、内部回路部のこの酸化シ
リコン膜を除去したのち再び酸化を行なえばよい。
Ｔのゲート酸化膜と内部回路のゲート酸化膜とは設計上
同一であるが、前者を例えば２０ｎｍ程度に厚くしても
よい。そうすると、保護回路の耐久性が良くなる。製造
的には、トランジスタ形成領域の表面にまず１０ｎｍ程
度の酸化シリコン膜を形成し、内部回路部のこの酸化シ
リコン膜を除去したのち再び酸化を行なえばよい。
【００４３】以上、保護回路が電源端子のボンディング
パッド１０１（ＶDD）の近くに配置されている実施例に
ついて説明したが、接地端子のボンディングパッド１０
１（ＶSS）の近くに配置してもよい。また、２つのボン
ディングパッドの近くにそれぞれ保護回路を配置しても
よい。
パッド１０１（ＶDD）の近くに配置されている実施例に
ついて説明したが、接地端子のボンディングパッド１０
１（ＶSS）の近くに配置してもよい。また、２つのボン
ディングパッドの近くにそれぞれ保護回路を配置しても
よい。
【００４４】
【発明の効果】以上説明したように本発明は、第１電源
配線と第２電源配線との間にＮチャネルＭＯＳＦＥＴと
ＰチャネルＭＯＳＦＥＴとを並列に挿入し、前者のゲー
ト電極を第２電源配線に、後者のゲート電極は第２電源
配線にそれぞれ接続することにより、第１電源配線に加
わる正の過大電圧もしくはサージ電圧を双方のＭＯＳＦ
ＥＴのドレイン接合のブレークダウンにより速やかに放
電され内部回路のゲート絶縁膜の破壊もしくはラッチア
ップを防止することができる。
配線と第２電源配線との間にＮチャネルＭＯＳＦＥＴと
ＰチャネルＭＯＳＦＥＴとを並列に挿入し、前者のゲー
ト電極を第２電源配線に、後者のゲート電極は第２電源
配線にそれぞれ接続することにより、第１電源配線に加
わる正の過大電圧もしくはサージ電圧を双方のＭＯＳＦ
ＥＴのドレイン接合のブレークダウンにより速やかに放
電され内部回路のゲート絶縁膜の破壊もしくはラッチア
ップを防止することができる。
【図１】本発明の第１の実施例の回路図である。
【図２】第１の実施例の半導体チップの概略的平面図で
ある。
ある。
【図３】第１の実施例の保護回路部を示す半導体チップ
の平面図である。
の平面図である。
【図４】図３のＡ−Ａ線断面図（図４（ａ））、Ｂ−Ｂ
線断面図（図４（ｂ））およびＣＭＯＳインバータの断
面図（図４（ｃ））である。
線断面図（図４（ｂ））およびＣＭＯＳインバータの断
面図（図４（ｃ））である。
【図５】本発明の第２の実施例におけるＮチャネルＭＯ
ＳＦＥＴＭｎを示す断面図（図５（ａ））およびＰチャ
ネルＭＯＳＦＥＴＭｐを示す断面図（図５（ｂ））。
ＳＦＥＴＭｎを示す断面図（図５（ａ））およびＰチャ
ネルＭＯＳＦＥＴＭｐを示す断面図（図５（ｂ））。
【図６】第２の実施例の製造方法の説明のためのＮチャ
ネルＭＯＳＦＥＴ部の断面図（図６（ｂ））および内部
回路のＣＭＯＳインバータ部の断面図（図６（ｃ））で
ある。
ネルＭＯＳＦＥＴ部の断面図（図６（ｂ））および内部
回路のＣＭＯＳインバータ部の断面図（図６（ｃ））で
ある。
【図７】図６に対応する工程の次工程の説明のためのＮ
チャネルＭＯＳＦＥＴ部の断面図（図７（ａ））、Ｐチ
ャネルＭＯＳＦＥＴ部の断面図（図７（ｂ））、ＣＭＯ
ＳＦＥＴ部の断面図（図７（ａ））、ＰチャネルＭＯＳ
ＦＥＴ部の断面図（図７（ｂ））、ＣＭＯＳインバータ
部の断面図（図７（ｃ））である。
チャネルＭＯＳＦＥＴ部の断面図（図７（ａ））、Ｐチ
ャネルＭＯＳＦＥＴ部の断面図（図７（ｂ））、ＣＭＯ
ＳＦＥＴ部の断面図（図７（ａ））、ＰチャネルＭＯＳ
ＦＥＴ部の断面図（図７（ｂ））、ＣＭＯＳインバータ
部の断面図（図７（ｃ））である。
【図８】図７に対応する工程の次工程の説明のためのＮ
チャネルＭＯＳＦＥＴ部の断面図（図８（ａ））、Ｐチ
ャネルＭＯＳＦＥＴ部の断面図（図８（ｂ））、ＣＭＯ
Ｓインバータ部の断面図（図８（ｃ））である。
チャネルＭＯＳＦＥＴ部の断面図（図８（ａ））、Ｐチ
ャネルＭＯＳＦＥＴ部の断面図（図８（ｂ））、ＣＭＯ
Ｓインバータ部の断面図（図８（ｃ））である。
１００ 半導体チップ １０１ ボンディングパッド １０２ バッファ領域 １０２Ａ 保護回路 １０３ 接地配線 １０４ 電源配線 １０５ 内部回路領域 １０６ 内部回路 １０７ Ｐ型シリコン基板 １０８ Ｐウェル １０９−１，１０９−２，１０９−３ Ｎウェル １１０ チャネルストッパ １１１ フィールド酸化膜 １１２ ゲート酸化膜 １１３ｎ ＮチャネルＭＯＳＦＥＴのゲート電極 １１３ｂ ＰチャネルＭＯＳＦＥＴのゲート電極 １１４ 側壁スペーサ １１５−１〜１１５−５ 低濃度Ｎ型拡散層 １１６−１〜１１６−５ 低濃度Ｐ型拡散層 １１７−１〜１１７−５，２１７−１〜２１７−３
高濃度Ｎ型拡散層 １１８−１〜１１８−５，２１８−１〜２１８−３
高濃度Ｐ型拡散層 １１９−１〜１１９−３ Ｐ+ 型拡散層 １２０−１〜１２０−３ Ｎ+ 型拡散層 １２１ 第１層間絶縁膜 １２２−１〜１２２−９ 第１層金属配線 １２３ 第２層間絶縁膜 １２４−１〜１２４−８ 第２層金属配線
高濃度Ｎ型拡散層 １１８−１〜１１８−５，２１８−１〜２１８−３
高濃度Ｐ型拡散層 １１９−１〜１１９−３ Ｐ+ 型拡散層 １２０−１〜１２０−３ Ｎ+ 型拡散層 １２１ 第１層間絶縁膜 １２２−１〜１２２−９ 第１層金属配線 １２３ 第２層間絶縁膜 １２４−１〜１２４−８ 第２層金属配線
Claims (4)
- 【請求項１】 半導体チップの所定の層間絶縁膜を選択
的に被覆して設けられ、第１電源電圧および第２電源電
圧がそれぞれ供給される第１電源ボンディングパッドお
よび第２電源ボンディングパッドと、 前記第１電源ボンディングパッドにつながる第１電源配
線および前記第２電源ボンディングパッドにつながる第
１電源配線との間に挿入され、ＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴとを含む内部回路と、 前記第１電源配線と前記第２電源配線との間にゲート電
極を前記第２電源配線に接続して挿入されたＮチャネル
ＭＯＳＦＥＴおよびゲート電極を前記第１電源配線に接
続して挿入されたＰチャネルＭＯＳＦＥＴを含む保護回
路とを有することを特徴とする半導体集積回路。 - 【請求項２】 前記保護回路のＮチャネルＭＯＳＦＥＴ
のゲート電極と前記第２電源配線およびＰチャネルＭＯ
ＳＦＥＴのゲート電極と前記第１電源配線がそれぞれ膜
抵抗素子を介して接続されている請求項１記載の半導体
集積回路。 - 【請求項３】 前記保護回路のＮチャネルＭＯＳＦＥＴ
およびＰチャネルＭＯＳＦＥＴの少なくともいずれか一
方のドレイン領域のブレークダウン電圧が前記内部回路
のＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥ
Ｔのそれぞれのドレイン領域のブレークダウン電圧より
低く設定されている請求項１記載の半導体集積回路。 - 【請求項４】 前記内部回路のＮチャネルＭＯＳＦＥＴ
およびＰチャネルＭＯＳＦＥＴがＬＤＤ構造を有してい
る請求項３記載の半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-124241 | 1991-05-29 | ||
| JP12424191 | 1991-05-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283630A true JPH05283630A (ja) | 1993-10-29 |
| JP2953192B2 JP2953192B2 (ja) | 1999-09-27 |
Family
ID=14880464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124793A Expired - Lifetime JP2953192B2 (ja) | 1991-05-29 | 1992-05-18 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US5449940A (ja) |
| EP (1) | EP0516146A1 (ja) |
| JP (1) | JP2953192B2 (ja) |
| KR (1) | KR960003858B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094332A (en) * | 1997-09-05 | 2000-07-25 | Nec Corporation | Protection circuit for discharging large amount of static charge current through field effect transistors different in break-down voltage |
| JP2008235583A (ja) * | 2007-03-20 | 2008-10-02 | Rohm Co Ltd | 半導体集積回路装置 |
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|---|---|---|---|---|
| JPH0837284A (ja) * | 1994-07-21 | 1996-02-06 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH08274184A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Microelectron Corp | 半導体集積回路の保護回路装置 |
| KR0145476B1 (ko) * | 1995-04-06 | 1998-08-17 | 김광호 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH09321225A (ja) * | 1996-05-30 | 1997-12-12 | Nec Corp | 半導体集積回路装置 |
| US6137143A (en) * | 1998-06-30 | 2000-10-24 | Intel Corporation | Diode and transistor design for high speed I/O |
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| US6380570B1 (en) | 2000-04-21 | 2002-04-30 | International Business Machines Corporation | Gate overvoltage control networks |
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| DE10344849B3 (de) * | 2003-09-26 | 2005-07-21 | Infineon Technologies Ag | Integrierte Schaltung mit Schutz vor elektrostatischer Entladung |
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| US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
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-
1992
- 1992-05-18 JP JP4124793A patent/JP2953192B2/ja not_active Expired - Lifetime
- 1992-05-29 KR KR1019920009257A patent/KR960003858B1/ko not_active IP Right Cessation
- 1992-05-29 EP EP92109093A patent/EP0516146A1/en not_active Withdrawn
- 1992-05-29 US US07/890,105 patent/US5449940A/en not_active Expired - Lifetime
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| KR920022505A (ko) | 1992-12-19 |
| US5449940A (en) | 1995-09-12 |
| JP2953192B2 (ja) | 1999-09-27 |
| EP0516146A1 (en) | 1992-12-02 |
| KR960003858B1 (ko) | 1996-03-23 |
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