KR920010672B1 - Mos트랜지스터 및 이 mos트랜지스터를 사용한 차동증폭회로 - Google Patents

Mos트랜지스터 및 이 mos트랜지스터를 사용한 차동증폭회로 Download PDF

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Abstract

내용 없음.

Description

MOS트랜지스터 및 이 MOS트랜지스터를 사용한 차동증폭회로
제1도는 본 발명의 제1실시예에 따른 MOS트랜지스터의 구조를 나타낸 도면.
제2도는 본 발명의 제2실시예에 따른 MOS트랜지스터의 구조를 나타낸 도면.
제3도는 제1도 또는 제2도에 나타낸 MOS트랜지스터를 사용한 차동증폭회로에 대한 구성의 일례를 나타낸 회로도.
제4도 및 제5도는 각각 종래 MOS트랜지스터의 구조를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 31 : 필드절연층
35 : 게이트전극층 36a,36b : 개구부
37a,37b : 확산층
[산업상의 이용분야]
본 발명은 MOS트랜지스터 및 이 MOS트랜지스터를 사용한 차동증폭회로에 관한 것으로, 특히 비교기와 전압폴로워증폭기 등의 차동증폭회로에 사용되는 MOS트랜지스터의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
제4a도와 제4b도는 종래 MOS트랜지스터의 패턴형상 및 단면구조를 나타낸 것으로, 도면중 참조부호 10은 MOS트랜지스터의 설계상의 소자영역이고, 12는 실제로 형성된 소자영역(SDG)이다. 이와 같이 실제의 소자영역(12)은 LOCOS법에 의해 형성된 필드절연층(13)의 새부리 형상(bird's beak)에 의해 설계치보다도 감소되는데, 이 MOS트랜지스터의 챈널길이(L)는 게이트전극층(11)의 폭에 의해 규정되므로 소자영역의 감소에 따른 영향은 받지 않게 되지만, 그 챈널폭(W)은 소오스 또는 드레인영역으로 되는 확산층(14)의 폭에 의해 결정되기 때문에 소자영역의 감소에 따라 W'로 단축되게 된다.
따라서 제4도에 나타낸 형상의 MOS트랜지스터는 각 소자마다 챈널폭이 다르게 되어 동일 칩상에서 트랜지스터의 특성에 오차가 발생되는 결점이 있다.
또 차동증폭회로에 있어서는 오프셋전압의 발생을 방지하기 위해 각 차동입력단트랜지스터의 전류특성을 동이하게 설정하는 것이 중요한데, 상기한 바와 같은 형상의 MOS트랜지스터를 사용한 경우에는 챈널폭이 각각 다르게 되어 전류대칭성(電流 pair性)이 붕괴되어 오프셋전압을 방지하는 것이 곤란해진다.
여기서 챈널폭이 소자영역의 감소에 따른 영향을 받지 않게 되는 MOS트랜지스터로서, 제5도에 나타낸 바와 같은 환형형상(丸型形狀)의 MOS트랜지스터가 개발되어 있다.
제5a도는 그 MOS트랜지스터의 패턴형상을 나타낸 것이고, 제5b도는 그 단면구조를 나타낸 것으로, 도면중 참조부호 20은 MOS트랜지스터의 설계상의 소자영역이고, 22는 실제로 형성된 소자영역이다. 이와 같이 실제의 소자영역(22)은 필드절연층(23)의 새부리 형상에 의해 설계치보다는 감소되지만, 이 MOS트랜지스터의 챈널길이(L)가 게이트전극층(21)을 이루는 둥근 고리의 폭에 의해 규정되면서 챈널폭(W)이 게이트전극층(21)의 중심원주길이에 의해 규정되기 때문에 그 트랜지스터특성은 소자영역의 감소에 전혀 영향을 받지 않게 된다. 그리고 이 MOS트랜지스터에서는 게이트전극층(21)내의 확산층(24)이 드레인으로 기능하고, 그 바깥쪽의 확산층(25)이 소오스로서 기능하게 된다.
그런데, 상기한 것처럼 구성된 환형형상의 MOS트랜지스터에서는 게이트전극층(21)이 소자영역(22)내에 독립적으로 형성되기 때문에 게이트전극층(21)과 배선의 접촉을 그 게이트전극층(21)상에 직접 형성할 필요가 있다. 이 때문에 그 게이트전극층(21)을 이루는 둥근 고리폭은 그 접촉면적에 의해 제한되어 미세하게 형성할 수 없게 되고, 이런점을 해결할려면 소자칫수를 증대시켜야 한다. 그러나 그렇게 하면 장치의 집적화가 방해받게 되고, 또 게이트전극이 환형이므로 트랜지스터의 실효챈널폭이 크게 되어 챈널폭이 작은 트랜지스터를 형성하는 것이 곤란하게 된다.
즉, 종래 MOS트랜지스터에서는 새부리 형상에 의한 소자영역의 감소에 따라 트랜지스터의 특성에 오자가 발생되기 때문에 차동증폭회로의 차동입력단트랜지스터의 전류대칭성이 붕괴되기 쉽고, 오프셋전압이 발생되는 문제가 있었다. 또, 소자영역의 감소에 의한 영향을 방지하기 위해 MOS트랜지스터를 환형형상으로 형성하면 소자칫수의 증대를 초래하게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 소자의 미세화에 적합하면서 새부리 형상에 따른 소자영역의 감소에 영향을 받지 않고서 원하는 특성을 얻을 수 있도록 된 MOS트랜지스터와, 그 MOS트랜지스터를 사용해서 오프셋전압의 발생을 방지할 수 있도록 된 차동증폭회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1도전형 반도체기판과, 이 반도체기판에 형성된 필드절연층, 이 필드절연층에 의해 구분된 소자형성영역상에서 절연층을 매개로 형성되면서 제1 및 제2개구부를 갖춘 게이트전극층 및, 상기 제1 및 제2개구부 아래의 상기 반도체기판 표면에 각각 형성된 제2도전형 소오스영역 및 드레인영역을 구비해서 구성된다.
또, 본 발명은 상기와 같이 구성된 MOS트랜지스터를 차동증폭회로의 차동입력단트랜지스터로서 사용하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 제1개구부와 제2개구부의 간격 및 각 개구부의 크기에 의해 챈널길이 및 챈널폭이 각각 규정되기 때문에 새부리 형상에 의한 소자영역의 감소에 영향받지 않는 양호한 특성의 MOS트랜지스터를 제공할 수 있고, 이 MOS트랜지스터를 차동입력단트랜지스터로서 사용하면, 전류대칭성을 양호하게 설정할 수 있기 때문에 차동증폭회로의 오프셋전압을 방지할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 각 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 MOS트랜지스터를 나타낸 것으로, 제1a도는 상기 MOS트랜지스터의 패턴형상을 나타낸 것이고, 제1b도는 I-I선에 따른 단면구조를 나타낸 것이며, 제1c도는 II-II선에 따른 단면구조를 나타낸 것이다.
제1도에 있어서, P형실리콘기판(30)에는 LOCOS법에 의해 필드절연층(31)이 형성되고, 이 필드절연층(31)에 의해 구분된 소자영역(33)은 도시한 바와 같이 설계상의 소자영역(32)보다도 칫수(F)만큼 감소된다. 또 P형실리콘기판(30)상에는 게이트절연층으로 되는 실리콘산화막(34)이 형성되고, 또 그 상층에는 게이트전극으로 되는 다결정실리콘층(35)이 퇴적형성되어 있는 바, 이 다결정실리콘층(35)은 도시한 바와 같이 설계상의 소자영역(32)의 외측까지 걸쳐서 형성되어 있고, 또 2개의 구형상(矩形狀)의 개구부(36a,36b)를 갖추고 있으며, 이들 개구부(36a,36b)는 동일한 칫수로 되어 있다.
그리고 상기 개구부(36a,36b) 아래의 기판(30)표면에는 소오스 또는 드레인 되는 N형 확산층(37a,37b)이 각각 형성되어 있다.
이와 같은 구조의 MOS트랜지스터에서는 개구부(36a,36b)의 간격에 의해 챈널길이(L)가 규정되고, 또 이들 개구부(36a,36b)의 칫수에 의해 챈널폭(W)이 규정됨에 따라 새부리 형상에 의한 소자영역의 감소에 영향을 받지 않고서 원하는 트랜지스터특성을 얻을 수 있게 된다. 또, 게이트전극층(35)이 설계상의 소자영역(32)의 외측에 까지 걸쳐서 형성되기 때문에 소자칫수의 증대없이 충분한 접촉면적을 용이하게 얻을 수 있게 된다.
제2도는 본 발명의 제2실시예에 따른 MOS트랜지스터를 나타낸 것으로, 제2a도는 MOS트랜지스터의 패턴형상을 나타낸 것이고, 제2b도는 I-I선에 따른 단면구조를 나타낸 것이다.
제2도에 있어서, P형실리콘기판(40)에는 LOCOS법에 의해 필드절연층(41)이 형성되고, 이 필드절연층(41)에 의해 구분된 소자영역(43)은 도시한 바와 같이 설계상의 소자영역(42)보다도 F만큼 감소되게 된다. 또, 상기 P형실리콘기판(40)상에는 게이트절연층으로 되는 실리콘산화막(44)이 형성되고, 또 그 상층에는 게이트전극으로 되는 다결정실리콘층(45)이 퇴적형성되어 있는데, 이 다결정실리콘층(45)은 도시한 바와 같이 설계상의 소자영역(42)보다도 내측에 형성되어 있고, 또 4개의 구형 개구부(46a,46b,46c,46d)를 갖추고 있으며, 이들 개구부(46a,46b,46c,46d)는 한변이 W인 동일한 칫수로 되어 있다.
그리고 상기 개구부(46a,46b,46c,46d) 아래의 기판(40)표면에는 소오스 또는 드레인으로 되는 N형 확산층이 각각 형성되어 있는 바, 제2도에는 개구부(46c,46d)에 대응되는 확산층(47c,47d)만이 나타나 있고, 개구부(46a,46b)에 대응되는 확산층(47a,47b)은 가려서 나타나지 않고 있다.
이러한 MOS트랜지스터에 있어서 개구부(46a,46b) 아래의 확산층을 소오스로 하면서 개구부(46c,46d) 아래의 확산층을 드레인으로 한 경우에는 개구부(46a,46b)와 개구부(46c,46d)의 간격(L1)이 챈널길이로 되고, 챈널폭은 2W로 된다. 또 개구부(46a,46d) 아래의 확산층을 소오스로 하면서 개구부(46b,46c) 아래의 확산층을 드레인으로 한 경우에는 챈널길이는 L1이지만 그 챈널폭은 4W로 된다.
이와 같이 제2실시예에 있어서도 게이트전극으로 되는 다결정실리콘층(45)에 설치되는 개구부에 의해 챈널길이 및 챈널폭을 규정할 수 있기 때문에 새부리 형상에 의한 소자영역의 감소에 영향을 받지 않고서 원하는 트랜지스터특성을 얻을 수 있다. 또 이와 같이 소자영역(43)보다도 내측에 다결정실리콘층(45)이 형성되어 있는 경우에는 다결정실리콘층(45)의 바깥주위 아래의 기판(40)표면에는 N형 확산층(48)이 형성되지만, 이 확산층(48)에는 전압이 인가되지 않기 때문에 트랜지스터특성에 영향을 미치지 않게 된다.
또, 제2실시예에서는 개구부(46a,46b,46c,46d)가 동일한 칫수인 경우를 설명했지만, 이들은 특별히 동일한 칫수로 하지 않아도 된다.
제3도는 제1도 및 제2도에 나타낸 구조의 MOS트랜지스터를 차동입력트랜지스터로서 사용한 차동증폭회로의 구성의 일례를 나타낸 것으로, 이 차동증폭회로에 있어서, 전원(VDD)단자와 노드(N1)간에는 정전류원(50)이 접속되어 있고, 노드(N1)와 노드(N2)간에는 각각의 게이트에 입력신호(Vin1)가 공급되는 P챈널 MOS트랜지스터(Q1,Q2)가 병렬접속되어 있으며, 또 노드(N1)와 노드(N3)간에는 각각의 게이트에 입력신호(Vin2)가 공급되는 P챈널 MOS트랜지스터(Q3,Q4)가 병렬접속되어 있다. 그리고 노드(N2,N3)는 N챈널 MOS트랜지스터(Q5,Q6)에 의해 구성된 전류미러회로(60)를 매개로 접지되어 있고, 노드(N2)의 전위가 출력신호(Vout)로서 취출된다.
이러한 차동증폭회로에 있어서, 차동입력트랜지스터로서 사용되는 트랜지스터(Q1~Q4)는 상기한 제1도 또는 제2도의 구조를 갖추고 있기 때문에 각 트랜지스터의 디멘죤, 즉 챈널길이 및 챈널폭에 오차가 없어지게 된다. 또 인접해서 형성된 트랜지스터(Q1,Q3)에 대해 각각 별도의 입력신호를 인가하고, 또 인접해서 형성된 트랜지스터(Q2,Q4)에 대해서도 별도의 입력신호를 인가하고 있기 때문에 입력신호(Vin1)측의 차동트랜지스터와 입력신호(Vin2)측의 차동트랜지스터간에서 임계치전압의 오차도 감소시킬 수 있게 된다. 따라서 차동입력트랜지스터의 전류대칭성을 양호하게 할 수 있고, 오프셋전압의 발생을 방지할 수 있게 된다.
또, 상기한 MOS트랜지스터구조는 P챈널트랜지스터 및 N챈널트랜지스터의 어느것에도 적용할 수 있다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 소자의 미세화에 적합하면서 새부리 형상에 의한 소자영역의 감소에 영향을 받지 않고서 원하는 특성을 얻을 수 있는 MOS트랜지스터를 제공할 수 있다. 또, 이러한 MOS트랜지스터를 이용함으로써 오프셋전압의 특성을 방지할 수 있는 차동증폭회로를 구현할 수 있다.

Claims (3)

  1. 제1도전형 반도체기판(30 ; 40)과, 이 반도체기판(30 ; 40)에 형성된 필드절연층(31 ; 41), 이 필드절연층(31 ; 41)에 의해 구분된 소자형성영역상에 절연층(34 ; 44)을 매개로 형성되면서 제1 및 제2개구부(36a,36b ; 46a,46b)를 갖춘 게이트전극층(35 ; 45) 및, 상기 제1 및 제2개구부(36a,36a ; 46b,46b) 아래의 상기 반도체기판(30 ; 40) 표면에 각각 형성된 제2도전형 소오스영역(37a ; 47a) 및 드레인영역(37b,47b)을 구비해서 구성된 것을 특징으로 하는 MOS트랜지스터.
  2. 제1항에 있어서, 상기 게이트전극층(45)이 제3 및 제4개구부(46c,46d)를 갖추면서 이 제3 및 제4개구부(46c,46d) 아래의 상기 반도체기판(40) 표면에 제2도전형 소오스영역(47c) 및 드레인영역(47d)이 각각 형성된 것을 특징으로 하는 MOS트랜지스터.
  3. 제1도전형 반도체기판(30 ; 40)과, 이 반도체기판(30 ; 40)에 형성된 필드절연층(31 ; 41), 이 필드 절연층(31 ; 41)에 의해 구분된 소자형성영역에 절연층(34 ; 44)을 매개로 형성되면서 제1 및 제2개구부(36a,36b ; 46a,46b)를 갖춘 게이트전극층(35 ; 45) 및, 상기 제1 및 제2개구부(36a,36a ; 46b,46b) 아래의 상기 반도체기판(30 ; 40) 표면에 각각 형성된 제2도전형 소오스영역(37a ; 47a) 및 드레인영역(37b,47b)을 구비해서 구성된 MOS트랜지스터를 차동입력단의 트랜지스터로 사용하도록 된 것을 특징으로 하는 차동증폭회로.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189327B2 (ja) * 1991-10-08 2001-07-16 ソニー株式会社 電荷検出装置
JPH07115190A (ja) * 1992-11-30 1995-05-02 Texas Instr Inc <Ti> ゲート画定トランジスタ
EP1043778A1 (en) * 1999-04-06 2000-10-11 STMicroelectronics S.r.l. Method of fabrication of a high voltage MOS transistor
US6350663B1 (en) * 2000-03-03 2002-02-26 Agilent Technologies, Inc. Method for reducing leakage currents of active area diodes and source/drain diffusions

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5242593B2 (ko) * 1973-03-30 1977-10-25
JPS5669865A (en) * 1979-11-12 1981-06-11 Mitsubishi Electric Corp Field-effect type transistor
JPS5712553A (en) * 1980-06-27 1982-01-22 Hitachi Ltd Semiconductor device

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Publication number Publication date
DE68910648D1 (de) 1993-12-16
JPH079989B2 (ja) 1995-02-01
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EP0373631B1 (en) 1993-11-10
KR900011044A (ko) 1990-07-11
JPH02161776A (ja) 1990-06-21
EP0373631A3 (en) 1990-08-08

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