JPS58212165A - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置にかかり、とくに好ましいコンタ
クト構造を有する半導体装置に関する。
クト構造を有する半導体装置に関する。
上層の電極層と上層の電極層とを接続する従来技術は次
のとおりである。すなわち半導体基板上に第１の絶縁膜
をたとえば熱酸化膜で形成し、この上に下層の電極層を
形成し、これをたとえばＣＶＤ酸化膜の第２の絶縁膜で
被膜し、この第２の絶縁膜に下層の電極層の幅より小の
コンタクト孔を設け、しかる後に第２の絶縁膜上を延在
しこのコンタクト孔を通して下層の電極層に接続する上
層の電極層を形成していた。
のとおりである。すなわち半導体基板上に第１の絶縁膜
をたとえば熱酸化膜で形成し、この上に下層の電極層を
形成し、これをたとえばＣＶＤ酸化膜の第２の絶縁膜で
被膜し、この第２の絶縁膜に下層の電極層の幅より小の
コンタクト孔を設け、しかる後に第２の絶縁膜上を延在
しこのコンタクト孔を通して下層の電極層に接続する上
層の電極層を形成していた。
このように下層の電極層より小のコンタクト孔を設ける
理由の１つは上層の電極配線層の断切れを防止すること
である。すなわち下層の電極の幅より大きなコンタクト
孔を形成しこの下層の電極の上面および側面をすべ°Ｃ
露出すると、この層は厚さの大なる断面形状を有してい
るから、この大きな厚さの段部に帰因して上層の電極層
が断切れを起こす恐れがあるからである。この点、小さ
いコンタクト孔を設ければ、第２の絶縁膜のコンタクト
孔上周辺はなだらかにすることができかつこの第２の絶
縁膜をうすくすることができるから、上層の買偉配線層
は第２の絶縁膜上よりこのなだらかなコンタクト孔上周
辺をとおって下層の電極層の上表面にのみに接続するか
ら上記断切れの懸−念はなくなる。
理由の１つは上層の電極配線層の断切れを防止すること
である。すなわち下層の電極の幅より大きなコンタクト
孔を形成しこの下層の電極の上面および側面をすべ°Ｃ
露出すると、この層は厚さの大なる断面形状を有してい
るから、この大きな厚さの段部に帰因して上層の電極層
が断切れを起こす恐れがあるからである。この点、小さ
いコンタクト孔を設ければ、第２の絶縁膜のコンタクト
孔上周辺はなだらかにすることができかつこの第２の絶
縁膜をうすくすることができるから、上層の買偉配線層
は第２の絶縁膜上よりこのなだらかなコンタクト孔上周
辺をとおって下層の電極層の上表面にのみに接続するか
ら上記断切れの懸−念はなくなる。
しかしながらこのように小さいコンタクト孔では十分の
接触面積は得られない。一方、このために下層の電極層
のコンタクト領域を大きくシ、コンタクト孔をこのコン
タクト領域よりも小さいが十分の接触面積が得られるよ
うにすることも考えられる。しかしながらこの構造では
下層の電極層の一部すなわちコンタクト領域を大とする
から高密度化の防げとなり、かつこの電極に対する付加
容量が増大してしまい高速化の防げとなる。
接触面積は得られない。一方、このために下層の電極層
のコンタクト領域を大きくシ、コンタクト孔をこのコン
タクト領域よりも小さいが十分の接触面積が得られるよ
うにすることも考えられる。しかしながらこの構造では
下層の電極層の一部すなわちコンタクト領域を大とする
から高密度化の防げとなり、かつこの電極に対する付加
容量が増大してしまい高速化の防げとなる。
したがって本発明の目的は、高密度化、高速動作を可能
とし、所定の接触面積が得られ、かつ上層の電極配線の
断切れを防止出来る有効なコンタクト構造を有する半導
体装置を提供することでああ。 ：： 本発明の特徴は、半導体基板上に設けられた絶縁膜と、
該絶縁膜上に設けられた下層の電極層と、一方向に延在
し該下層の電極層に接続する上層の電極配線層とを有す
る半導体装置において、前記上層の電極配線層下の前記
下層の電極層の部分は全て１に呈し、該話呈せる下層の
電極層の部分の側部には熱酸化膜が被着しており、該上
層の電極配線層は該熱酸化膜上を延在して該下層の電極
層の無呈面に接着している半導体装置にある。
とし、所定の接触面積が得られ、かつ上層の電極配線の
断切れを防止出来る有効なコンタクト構造を有する半導
体装置を提供することでああ。 ：： 本発明の特徴は、半導体基板上に設けられた絶縁膜と、
該絶縁膜上に設けられた下層の電極層と、一方向に延在
し該下層の電極層に接続する上層の電極配線層とを有す
る半導体装置において、前記上層の電極配線層下の前記
下層の電極層の部分は全て１に呈し、該話呈せる下層の
電極層の部分の側部には熱酸化膜が被着しており、該上
層の電極配線層は該熱酸化膜上を延在して該下層の電極
層の無呈面に接着している半導体装置にある。
このような構成によれば、下層の電極層の部分は一方向
にわたって全て無量しているから十分の接触面積が得ら
れ、又これにより大きなコンタクト領域が不要となるか
ら高密度化高速化が実現出来る。又、側部の酸化膜の存
在により、下層の電極層の段部は小となり、これにより
、上層の電極配線の段切れは防止できる。しかもこの側
部の酸化膜が膜質のよい熱酸化膜であるから、上層の電
極配線層と半導体基板あるいは他の下層の配線層との十
分の絶縁性が保へれる。
にわたって全て無量しているから十分の接触面積が得ら
れ、又これにより大きなコンタクト領域が不要となるか
ら高密度化高速化が実現出来る。又、側部の酸化膜の存
在により、下層の電極層の段部は小となり、これにより
、上層の電極配線の段切れは防止できる。しかもこの側
部の酸化膜が膜質のよい熱酸化膜であるから、上層の電
極配線層と半導体基板あるいは他の下層の配線層との十
分の絶縁性が保へれる。
１、ｌｌ’、ｌ’。
次にこの発明をより良く理解するために、この発明の実
施例につき図を用いて説明する。
施例につき図を用いて説明する。
第１図は従来の集積回路の平面図である。この集積回路
はシリコンゲート型ＭＯ８集積回路の製造工程で得られ
る１トランジスタ型のメモリを示す。メモリセルは一導
電型半導体基板１０１の内部に形成された縦方向に走る
逆導電型領域の桁線１０２と基板１０１の表面保護膜を
介して横方向に走るアルミニウムの単語線１０３の交点
に多結晶シリコンの下層のゲート電極１０４を有するト
ランジスタ１１０と多結晶シリコンの電源の配線電極１
０５で得られる容量素子１２０とから成る。
はシリコンゲート型ＭＯ８集積回路の製造工程で得られ
る１トランジスタ型のメモリを示す。メモリセルは一導
電型半導体基板１０１の内部に形成された縦方向に走る
逆導電型領域の桁線１０２と基板１０１の表面保護膜を
介して横方向に走るアルミニウムの単語線１０３の交点
に多結晶シリコンの下層のゲート電極１０４を有するト
ランジスタ１１０と多結晶シリコンの電源の配線電極１
０５で得られる容量素子１２０とから成る。
トランジスタ１１０のチャネル領域は、逆導電型領域１
０２と逆導電型領域１０６との間のゲート電極１０４の
下に位置している。ゲート電極を介して容量素子１２０
の側の逆導電型領域１０６がトランジスタ１１０と容量
素子１２０の接続領域となる。上層の単語線１０３とゲ
ート電極１０４との導電結合はゲート電極のチャネル領
域から離れた部分のこのゲート電極の大きく形成された
コンタクト領域１０９上において開孔１０７を通して得
られ、このため従来のメモリセルはメモリセに当りの占
有面積が大となる。
０２と逆導電型領域１０６との間のゲート電極１０４の
下に位置している。ゲート電極を介して容量素子１２０
の側の逆導電型領域１０６がトランジスタ１１０と容量
素子１２０の接続領域となる。上層の単語線１０３とゲ
ート電極１０４との導電結合はゲート電極のチャネル領
域から離れた部分のこのゲート電極の大きく形成された
コンタクト領域１０９上において開孔１０７を通して得
られ、このため従来のメモリセルはメモリセに当りの占
有面積が大となる。
第２図はこの発明の一実施例の平面図である。
この実施例は桁線の逆導電型領域１０２と多結晶シリコ
ンの下層のゲート電極２０１との交叉部にトランジスタ
２１０を形成し、このトラｙ シ、ｘ、 ｐ２１０のチ
ャンネル領域上に直接開孔２０２が設けられる。尚、′
ゲート電極２０１の幅と開孔２０２の幅は次の第３図（
Ｆ）に示すように等しい寸法となっている。トランジス
タ２１０と容量素子２２０とは共通の逆導電型領域１０
６がある。ゲート電極２０１の上面にはアルミニウムの
上層の単語線１０３が通過し、この単語線１０３は従っ
て主として活性領域上を通過することになり、無効面積
部を減少する。単語１１ｉ１１０３とゲート電極２０１
との導電結合を得る開孔２０２はゲート電極２０１の上
面に自己整合された開孔である。尚、このゲート電極２
０１と開孔（コンタクト孔）２０２の大きさは次の第３
図から明らかのように同じとなる。ゲート電極材料とし
“Ｃ多結晶シリコン、モリ゛ブデン、タングステンのよ
うに高融点の導電材料を用いることができる。
ンの下層のゲート電極２０１との交叉部にトランジスタ
２１０を形成し、このトラｙ シ、ｘ、 ｐ２１０のチ
ャンネル領域上に直接開孔２０２が設けられる。尚、′
ゲート電極２０１の幅と開孔２０２の幅は次の第３図（
Ｆ）に示すように等しい寸法となっている。トランジス
タ２１０と容量素子２２０とは共通の逆導電型領域１０
６がある。ゲート電極２０１の上面にはアルミニウムの
上層の単語線１０３が通過し、この単語線１０３は従っ
て主として活性領域上を通過することになり、無効面積
部を減少する。単語１１ｉ１１０３とゲート電極２０１
との導電結合を得る開孔２０２はゲート電極２０１の上
面に自己整合された開孔である。尚、このゲート電極２
０１と開孔（コンタクト孔）２０２の大きさは次の第３
図から明らかのように同じとなる。ゲート電極材料とし
“Ｃ多結晶シリコン、モリ゛ブデン、タングステンのよ
うに高融点の導電材料を用いることができる。
第３図（Ａ）〜（ｋ゛）はこの発明の一実施例の製造方
法の各工程における試料における試料のそれぞれ断面図
である。この製造方法は、既知のシリコン窒化膜を選択
熱酸化の耐酸化性マスク材として用いて第３図（Ａ）に
示すように周辺酸化膜３０１およびゲート酸化膜３０２
，３０３をＰ型りリコン匣結晶基板３０４の表面に形成
する。これらの表面酸化膜は全て基板から熱酸化形成さ
れた５ｉ０２膜であり、周辺酸化膜３０１の膜厚は１〜
１．５μｍ、ゲート酸化膜３０２，３０３の膜厚は約５
０ＯＡである。基板３０４の濃度は５Ｘ１０ｃｍ で
周辺酸化膜３０１の直下に１０〜ｌ０１７ｃｍ の表
面濃度のＰ型領域３０５を有する。この試料は次に表面
に燐添加された厚さ０．５μ程度の多結晶シリコンおよ
び３００〜１００ＯＡのシリコン窒化膜を成長し、フォ
トレンジト工程を通して蝕刻して第３図（Ｂ）の如くゲ
ート電極３０６．３−０７および電源の配線電極３０８
ｔ’、Ｑ成する。これらの電極は約ＩＱｃｍ の燐
を含有する多結晶シリコンから成り、それぞれ上面に必
要に応じて設けた島々数１０ＯＡの８ｉ０ｚ膜を介して
シリコン窒化膜３０９．３１０．３１１を被覆している
。
法の各工程における試料における試料のそれぞれ断面図
である。この製造方法は、既知のシリコン窒化膜を選択
熱酸化の耐酸化性マスク材として用いて第３図（Ａ）に
示すように周辺酸化膜３０１およびゲート酸化膜３０２
，３０３をＰ型りリコン匣結晶基板３０４の表面に形成
する。これらの表面酸化膜は全て基板から熱酸化形成さ
れた５ｉ０２膜であり、周辺酸化膜３０１の膜厚は１〜
１．５μｍ、ゲート酸化膜３０２，３０３の膜厚は約５
０ＯＡである。基板３０４の濃度は５Ｘ１０ｃｍ で
周辺酸化膜３０１の直下に１０〜ｌ０１７ｃｍ の表
面濃度のＰ型領域３０５を有する。この試料は次に表面
に燐添加された厚さ０．５μ程度の多結晶シリコンおよ
び３００〜１００ＯＡのシリコン窒化膜を成長し、フォ
トレンジト工程を通して蝕刻して第３図（Ｂ）の如くゲ
ート電極３０６．３−０７および電源の配線電極３０８
ｔ’、Ｑ成する。これらの電極は約ＩＱｃｍ の燐
を含有する多結晶シリコンから成り、それぞれ上面に必
要に応じて設けた島々数１０ＯＡの８ｉ０ｚ膜を介して
シリコン窒化膜３０９．３１０．３１１を被覆している
。
次に第３図（Ｃ）に示す如く、試料は各電極および周辺
酸化膜をマスクとして用いて燐を導入して表面濃度１０
２０〜１０２１０ｍ１のＮ型領域３１２ｇ３１３．３１
４，３１５を形成する。このＮ型領域３１２〜３１５は
第２図の桁線およびトランジスタのドレインもしくはソ
ースの一方として動作するＮ型領域３１２．３１５と、
トランジスタのドレインもしくはソースの他方および容
量素子２２０の一方の端子として動作するＮ型領域３１
３゜３１４から成る。Ｎ型領域形成のうち、配線電極３
０８の上面のシリコン窒化膜が除去される。試料は次に
熱酸化処理されて、Ｎ型領域３１２〜３１５を押込むと
同時に配線電極３０８および各Ｎ型領域３１２〜３１５
の上面に３０００〜６０００Ａの８ｉ０寥膜３１６．３
１７．３１８．３１９ 。
酸化膜をマスクとして用いて燐を導入して表面濃度１０
２０〜１０２１０ｍ１のＮ型領域３１２ｇ３１３．３１
４，３１５を形成する。このＮ型領域３１２〜３１５は
第２図の桁線およびトランジスタのドレインもしくはソ
ースの一方として動作するＮ型領域３１２．３１５と、
トランジスタのドレインもしくはソースの他方および容
量素子２２０の一方の端子として動作するＮ型領域３１
３゜３１４から成る。Ｎ型領域形成のうち、配線電極３
０８の上面のシリコン窒化膜が除去される。試料は次に
熱酸化処理されて、Ｎ型領域３１２〜３１５を押込むと
同時に配線電極３０８および各Ｎ型領域３１２〜３１５
の上面に３０００〜６０００Ａの８ｉ０寥膜３１６．３
１７．３１８．３１９ 。
、１：）
３２０を形成する。この酸化工程でもゲート電極３０６
．３０７の上面のシリコン窒化膜３０９゜３１０は実質
的に酸化されず第３図（ＩＪ）に示すように配線電極３
０−１．苧の上面にのみ選択酸化による熱酸化膜３１６
が成長する。しかるのち試料はシリコン窒化膜を除去し
第３図（Ｅ）に示すように下層のゲート電極３０６．３
０７の上面を無量する。
．３０７の上面のシリコン窒化膜３０９゜３１０は実質
的に酸化されず第３図（ＩＪ）に示すように配線電極３
０−１．苧の上面にのみ選択酸化による熱酸化膜３１６
が成長する。しかるのち試料はシリコン窒化膜を除去し
第３図（Ｅ）に示すように下層のゲート電極３０６．３
０７の上面を無量する。
シリコン窒化膜の除去は熱燐酸もしくはプラズマによる
蝕刻作用がＳ ｉＯｚに比して優勢に行なわれることを
利用して試料に均一に処理して選択除去される。
蝕刻作用がＳ ｉＯｚに比して優勢に行なわれることを
利用して試料に均一に処理して選択除去される。
最後に試料はアルミニウム蒸着およびアルミニウム蒸着
層への７オトレジストエ程を経て所要の上層の単語線３
２１を形成し、基板３０４からの導出電極３２２を設け
て完成させる。単語線３２１は縦方向に伸びるＮ型領域
３１２，３１５に対して直角方向の横方向に伸び、各ト
ランジスタのチャンネル領域上でゲート電極３０６．３
０７の露呈面に導電結合する。
層への７オトレジストエ程を経て所要の上層の単語線３
２１を形成し、基板３０４からの導出電極３２２を設け
て完成させる。単語線３２１は縦方向に伸びるＮ型領域
３１２，３１５に対して直角方向の横方向に伸び、各ト
ランジスタのチャンネル領域上でゲート電極３０６．３
０７の露呈面に導電結合する。
上述の実施例の製造方法によれば、ゲート電極の露呈面
がシリコン窒化膜の選択蝕刻による自己製合法で得られ
るため、従来のようなフォトレジストを用いた開孔形成
に比して微少面積のゲート電極に対しても確実且つ青金
に得られる。又、得られた集積回路の占有面積が小さい
ため、高速動作型の集積回路を実現することができる。
がシリコン窒化膜の選択蝕刻による自己製合法で得られ
るため、従来のようなフォトレジストを用いた開孔形成
に比して微少面積のゲート電極に対しても確実且つ青金
に得られる。又、得られた集積回路の占有面積が小さい
ため、高速動作型の集積回路を実現することができる。
第１図は従来の集積回路の平面図、第２図はこの発明の
一実施例の平面図、第３図（Ａ）〜（Ｆ）はこの発明の
一実施例の製造方法の各工程における試料のそれぞれ断
面図である。 図中、１０１．３０４°゛°・・・−導電型シリコン基
板、１０２．１０６．３１．３１３，３１４．３１５・
・・・・・逆導電型領域、１０４．２０１．３０６，３
０７・・・・・・ゲート電極、１０５，３０８・パ・・
・第１層目の配線電極、 １０７，２０２・・・・・
・ゲート電極開孔およびゲート電極の露呈面、１０３．
３２１・・・・パ第２層目のアルミニウムの配線、１１
０，２１０°°。 ・・°トランジスタ、１２０，２２０・・°・・°容量
素子を示す。 唇Ｉダ め ２図 喜５３ ｈｄ （Ａ） 第３図（Ｂ） 押し 、３ 扉 （Ｃ）
一実施例の平面図、第３図（Ａ）〜（Ｆ）はこの発明の
一実施例の製造方法の各工程における試料のそれぞれ断
面図である。 図中、１０１．３０４°゛°・・・−導電型シリコン基
板、１０２．１０６．３１．３１３，３１４．３１５・
・・・・・逆導電型領域、１０４．２０１．３０６，３
０７・・・・・・ゲート電極、１０５，３０８・パ・・
・第１層目の配線電極、 １０７，２０２・・・・・
・ゲート電極開孔およびゲート電極の露呈面、１０３．
３２１・・・・パ第２層目のアルミニウムの配線、１１
０，２１０°°。 ・・°トランジスタ、１２０，２２０・・°・・°容量
素子を示す。 唇Ｉダ め ２図 喜５３ ｈｄ （Ａ） 第３図（Ｂ） 押し 、３ 扉 （Ｃ）
Claims (1)
- 半導体基板上に設けられた絶縁膜と、該絶縁膜上に設け
られた下層の電極層と、一方向に延在し該下層の電極層
に接続する上層の電極配線層とを層の電極層の部分の側
部には熱酸化膜が被着しており、該上層の電極配線層は
該熱酸化膜上を延在して該下層の電極層の無量面に接着
していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090491A JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090491A JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071749A Division JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212165A true JPS58212165A (ja) | 1983-12-09 |
| JPS6232629B2 JPS6232629B2 (ja) | 1987-07-15 |
Family
ID=13999995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090491A Granted JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212165A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4945688A (ja) * | 1972-06-30 | 1974-05-01 | ||
| JPS49100985A (ja) * | 1972-11-13 | 1974-09-24 |
-
1983
- 1983-05-23 JP JP58090491A patent/JPS58212165A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4945688A (ja) * | 1972-06-30 | 1974-05-01 | ||
| JPS49100985A (ja) * | 1972-11-13 | 1974-09-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232629B2 (ja) | 1987-07-15 |
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