JP2014168024A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】MISFET(LT)、MISFET(HT)およびメモリセルMCを形成し、これらの上部に酸化シリコン膜よりなるストッパー膜9を形成する。次いで、ストッパー膜9上に窒化シリコン膜よりなる応力印加膜10を形成し、MISFET(HT)およびメモリセルMCの上部の応力印加膜10を除去する。この後、熱処理を施すことにより、MISFET(LT)に応力を印加する。このように、SMTをすべての素子に適用するのではなく、SMTを選択的に適用する。これにより、応力印加膜10を構成する窒化シリコン膜中のH(水素)によるMISFET(HT)の特性劣化の程度を低減することができる。また、応力印加膜10を構成する窒化シリコン膜中のH(水素)によるメモリセルMCの特性劣化の程度を低減することができる。
【選択図】図57
Description
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
図1は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、MISFET(LT)およびMISFET(HT)を有する。
次いで、図2〜図14を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図2〜図14は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
まず、MISFET(LT)およびMISFET(HT)の形成工程の一例について説明する。
次いで、図7に示すように、MISFET(LT)およびMISFET(HT)上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を13nm程度の膜厚で、CVD法を用いて形成する。例えば、TEOS(テトラエトキシシラン)とオゾン(O3)を原料ガスとしたCVD法により、酸化シリコン膜を形成する。このストッパー膜9は、後述する応力印加膜10のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜9により、MISFET(LT)およびMISFET(HT)を構成する各パターン(例えば、シリコン膜よりなる部位など)の不所望なエッチングを防止することができる。次いで、図8に示すように、ストッパー膜9上に応力印加膜10として、窒化シリコン膜を20nm程度の膜厚で、CVD法を用いて形成する。例えば、HCD(六塩化二ケイ素)とNH3(アンモニア)を原料ガスとしたCVD法により、窒化シリコン膜を形成する。
上記工程においては、I/OMIS形成領域2Aの応力印加膜10をすべて除去し、当該領域においてストッパー膜9を露出させたが(図9、図10参照)、I/OMIS形成領域2Aの応力印加膜10を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図2〜図6を参照しながら説明したように、コアMIS形成領域1AにMISFET(LT)を、I/OMIS形成領域2AにMISFET(HT)を形成する(図6)。
次いで、図17に示すように、MISFET(LT)およびMISFET(HT)上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を5nm程度の膜厚で、CVD法を用いて形成する。次いで、ストッパー膜9上に応力印加膜10として、窒化シリコン膜を35nm程度の膜厚で、CVD法を用いて形成する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造について説明する。
図20は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、MISFET(LT)およびメモリセル(不揮発性メモリセル、不揮発性記憶素子、不揮発性半導体記憶装置、EEPROM、フラッシュメモリともいう)MCを有する。
次いで、図21〜図37を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図21〜図37は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
まず、MISFET(LT)およびメモリセルMCの形成工程の一例について説明する。
次いで、図30に示すように、MISFET(LT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を13nm程度の膜厚で、CVD法を用いて形成する。例えば、TEOS(テトラエトキシシラン)とオゾン(O3)を原料ガスとしたCVD法により、酸化シリコン膜を形成する。このストッパー膜9は、後述する応力印加膜10のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜9により、MISFET(LT)およびメモリセルMCを構成する各パターン(例えば、シリコン膜よりなる部位など)の不所望なエッチングを防止することができる。
上記工程においては、メモリセル領域3Aの応力印加膜10をすべて除去し、当該領域においてストッパー膜9を露出させたが(図32、図33参照)、メモリセル領域3Aの応力印加膜10を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図21〜図29を参照しながら説明したように、コアMIS形成領域1AにMISFET(LT)を、メモリセル領域3AにメモリセルMCを形成する(図29)。
次いで、図40に示すように、MISFET(LT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を5nm程度の膜厚で、CVD法を用いて形成する。次いで、ストッパー膜9上に応力印加膜10として、窒化シリコン膜を35nm程度の膜厚で、CVD法を用いて形成する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造について説明する。
図44は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、MISFET(LT)、MISFET(HT)およびメモリセルMCを有する。
次いで、図45〜図61を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図45〜図61は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
まず、MISFET(LT)、MISFET(HT)およびメモリセルMCの形成工程の一例について説明する。
次いで、図54に示すように、MISFET(LT)、MISFET(HT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を13nm程度の膜厚で、CVD法を用いて形成する。例えば、TEOS(テトラエトキシシラン)とオゾン(O3)を原料ガスとしたCVD法により、酸化シリコン膜を形成する。このストッパー膜9は、後述する応力印加膜10のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜9により、MISFET(LT)、MISFET(HT)およびメモリセルMCを構成する各パターン(例えば、シリコン膜よりなる部位など)の不所望なエッチングを防止することができる。
上記工程においては、I/OMIS形成領域2Aおよびメモリセル領域3Aの応力印加膜10をすべて除去し、当該領域においてストッパー膜9を露出させたが(図56、図57参照)、I/OMIS形成領域2Aおよびメモリセル領域3Aの応力印加膜10を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図45〜図53を参照しながら説明したように、コアMIS形成領域1AにMISFET(LT)を、I/OMIS形成領域2AにMISFET(HT)を、メモリセル領域3AにメモリセルMCを形成する(図53)。
次いで、図63に示すように、MISFET(LT)、MISFET(HT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を5nm程度の膜厚で、CVD法を用いて形成する。次いで、ストッパー膜9上に応力印加膜10として、窒化シリコン膜を35nm程度の膜厚で、CVD法を用いて形成する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造について説明する。図66〜図72は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の製造工程を示す図のうち、最終工程図である図72を参照しながら、本実施の形態の半導体装置の構造について説明する。
図72に示すように、本実施の形態の半導体装置は、実施の形態3と同様に、MISFET(LT)、MISFET(HT)およびメモリセルMCを有する。
次いで、図66〜図72を参照しながら、本実施の形態の半導体装置の製造方法を説明する。
実施の形態3において、図45〜図53を参照しながら説明したように、コアMIS形成領域1AにMISFET(LT)を、I/OMIS形成領域2AにMISFET(HT)を、メモリセル領域3AにメモリセルMCを形成する(図53)。
次いで、図66に示すように、MISFET(LT)、MISFET(HT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を13nm程度の膜厚で、CVD法を用いて形成する。例えば、TEOS(テトラエトキシシラン)とオゾン(O3)を原料ガスとしたCVD法により、酸化シリコン膜を形成する。このストッパー膜9は、後述する応力印加膜10のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜9により、MISFET(LT)、MISFET(HT)およびメモリセルMCを構成する各パターン(例えば、シリコン膜よりなる部位など)の不所望なエッチングを防止することができる。
上記工程においては、メモリセル領域3Aの応力印加膜10をすべて除去し、当該領域においてストッパー膜9を露出させたが(図67、図68参照)、メモリセル領域3Aの応力印加膜10を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
実施の形態3において、図45〜図53を参照しながら説明したように、コアMIS形成領域1AにMISFET(LT)を、I/OMIS形成領域2AにMISFET(HT)を、メモリセル領域3AにメモリセルMCを形成する(図53)。
次いで、図73に示すように、MISFET(LT)、MISFET(HT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を5nm程度の膜厚で、CVD法を用いて形成する。次いで、ストッパー膜9上に応力印加膜10として、窒化シリコン膜を35nm程度の膜厚で、CVD法を用いて形成する。
上記実施の形態4においては、フォトレジスト膜PR7をマスクとして用いて、応力印加膜10を等方的にドライエッチングしたが(図68参照)、酸化シリコン膜などからなるハードマスクをマスクとして応力印加膜10をエッチングしてもよい。
実施の形態3において、図45〜図53を参照しながら説明したように、コアMIS形成領域1AにMISFET(LT)を、I/OMIS形成領域2AにMISFET(HT)を、メモリセル領域3AにメモリセルMCを形成する(図53)。
次いで、図75に示すように、MISFET(LT)、MISFET(HT)およびメモリセルMC上を含む半導体基板1上に、ストッパー膜9として、酸化シリコン膜を5nm程度の膜厚で、CVD法を用いて形成する。例えば、TEOS(テトラエトキシシラン)とオゾン(O3)を原料ガスとしたCVD法により、酸化シリコン膜を形成する。このストッパー膜9は、後述する応力印加膜10のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜9により、MISFET(LT)、MISFET(HT)およびメモリセルMCを構成する各パターン(例えば、シリコン膜よりなる部位など)の不所望なエッチングを防止することができる。
上記実施の形態4および上記実施の形態5においては、メモリセル領域3Aの応力印加膜10の除去の際、メモリセル領域3Aのストッパー膜9とコアMIS形成領域1AおよびI/OMIS形成領域2Aのストッパー膜9との膜厚差が生じ得る(図68、図78参照)。この膜厚差を、膜厚調整膜を用いて是正してもよい。
図84〜図86は、本実施の形態の第1例の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の構造は、実施の形態4の場合と同様である。また、図69までの製造工程は、実施の形態4と同様である。但し、ストッパー膜9として、5nm程度の膜厚の酸化シリコン膜を形成している。
図87〜図89は、本実施の形態の第2例の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の構造は、実施の形態5の場合と同様である。また、図78までの製造工程は、実施の形態5と同様である。
上記実施の形態4および上記実施の形態5においては、メモリセル領域3Aの応力印加膜10の除去の際、メモリセル領域3Aのストッパー膜9とコアMIS形成領域1AおよびI/OMIS形成領域2Aのストッパー膜9との膜厚差が生じ得る(図68、図78参照)。この膜厚差を考慮して、予めストッパー膜9の膜厚を調整してもよい。
図90〜図95は、本実施の形態の第1例の半導体装置の製造工程を示す要部断面図である。
図96〜図102は、本実施の形態の第2例の半導体装置の製造工程を示す要部断面図である。
(a)第1領域に形成された第1MISFET、第2領域に形成された第2MISFETおよび第3領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
(b)前記第1MISFET、前記第2MISFETおよび前記不揮発性メモリセルの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第2領域および前記第3領域の前記第2絶縁膜を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記第1MISFETのゲート長は、前記第2MISFETのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第1ゲート電極と、前記第1ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第1ゲート絶縁膜とを有する、半導体装置の製造方法。
(a)第1領域に形成された第1MISFET、第2領域に形成された第2MISFETおよび第3領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
(b)前記第1MISFET、前記第2MISFETおよび前記不揮発性メモリセルの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第3領域の前記第2絶縁膜を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記第1MISFETのゲート長は、前記第2MISFETのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第1ゲート電極と、前記第1ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第1ゲート絶縁膜とを有する、半導体装置の製造方法。
(a)第1領域に形成された第1MISFETおよび第2領域に形成された第2MISFETを有する半導体基板を準備する工程、
(b)前記第1MISFETおよび前記第2MISFETの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第2領域の前記第2絶縁膜の膜厚が、前記第1領域の前記第2絶縁膜の膜厚より小さくなるように、前記第2領域の前記第2絶縁膜の表面から一部を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記第1MISFETのゲート長は、前記第2MISFETのゲート長より小さい、半導体装置の製造方法。
付記3記載の半導体装置の製造方法において、
(f)前記(e)工程の後、前記第2絶縁膜を除去する工程、
(g)前記(f)工程の後、前記第1絶縁膜を除去する工程、
(h)前記(g)工程の後、シリコン基板よりなる前記半導体基板中に形成された前記第1MISFETまたは前記第2MISFETのソース、ドレイン領域上にシリサイド膜を形成する工程、を有する、半導体装置の製造方法。
付記3記載の半導体装置の製造方法において、
前記第1絶縁膜は、酸化シリコン膜であり、前記第2絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
(a)第1領域に形成された第1MISFETおよび第2領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
(b)前記第1MISFETおよび前記不揮発性メモリセルの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第2領域の前記第2絶縁膜の膜厚が、前記第1領域の前記第2絶縁膜の膜厚より小さくなるように、前記第2領域の前記第2絶縁膜の表面から一部を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第1ゲート電極と、前記第1ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第1ゲート絶縁膜とを有する、半導体装置の製造方法。
(a)第1領域に形成された第1MISFET、第2領域に形成された第2MISFETおよび第3領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
(b)前記第1MISFET、前記第2MISFETおよび前記不揮発性メモリセルの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第2領域および前記第3領域の前記第2絶縁膜の膜厚が、前記第1領域の前記第2絶縁膜の膜厚より小さくなるように、前記第2領域および前記第3領域の前記第2絶縁膜の表面から一部を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記第1MISFETのゲート長は、前記第2MISFETのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第1ゲート電極と、前記第1ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第1ゲート絶縁膜とを有する、半導体装置の製造方法。
(a)第1領域に形成された第1MISFET、第2領域に形成された第2MISFETおよび第3領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
(b)前記第1MISFET、前記第2MISFETおよび前記不揮発性メモリセルの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第3領域の前記第2絶縁膜の膜厚が、前記第1領域および前記第2領域の前記第2絶縁膜の膜厚より小さくなるように、前記第3領域の前記第2絶縁膜の表面から一部を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記第1MISFETのゲート長は、前記第2MISFETのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第1ゲート電極と、前記第1ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第1ゲート絶縁膜とを有する、半導体装置の製造方法。
1A コアMIS形成領域
2 素子分離領域
2A I/OMIS形成領域
3 絶縁膜
3A メモリセル領域
4 シリコン膜
5 絶縁膜(ONO膜)
5A 酸化シリコン膜
5B 酸化シリコン膜
5N 窒化シリコン膜
6 シリコン膜
7 n−型半導体領域
7a n−型半導体領域
7b n−型半導体領域
8 n+型半導体領域
8a n+型半導体領域
8b n+型半導体領域
9 ストッパー膜
10 応力印加膜
10S 応力印加膜
11 ハードマスク
CG 制御ゲート電極
CP1 酸化シリコン膜
CP2 窒化シリコン膜
GE ゲート電極
HL ハロー領域
HT MISFET
LT MISFET
MC メモリセル
MD ドレイン領域
MG メモリゲート電極
MS ソース領域
PR1〜PR17 フォトレジスト膜
PW1 p型ウエル
PW2 p型ウエル
PW3 p型ウエル
SIL 金属シリサイド層
SN 窒化シリコン膜
SO 酸化シリコン膜
SP1 シリコンスペーサ
SW 側壁絶縁膜
Claims (20)
- (a)第1領域に形成された第1MISFETおよび第2領域に形成された第2MISFETを有する半導体基板を準備する工程、
(b)前記第1MISFETおよび前記第2MISFETの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第2領域の前記第2絶縁膜を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記第1MISFETのゲート長は、前記第2MISFETのゲート長より小さい、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(f)前記(e)工程の後、前記第2絶縁膜を除去する工程、を有する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(d)工程の後において、前記第2領域の前記第1絶縁膜の膜厚は、前記第1領域の前記第1絶縁膜の膜厚より小さい、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
(g)前記(f)工程の後、前記第1絶縁膜を除去する工程、を有する、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
(h)前記(g)工程の後、シリコン基板よりなる前記半導体基板中に形成された前記第1MISFETまたは前記第2MISFETのソース、ドレイン領域上にシリサイド膜を形成する工程、を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1絶縁膜は、酸化シリコン膜であり、前記第2絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(d)工程は、前記第1領域の前記第2絶縁膜上に形成されたフォトレジスト膜をマスクに前記第2領域の前記第2絶縁膜をエッチングする工程である、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(d)工程は、前記第1領域の前記第2絶縁膜上に形成された酸化シリコンよりなるマスク膜をマスクに前記第2領域の前記第2絶縁膜をエッチングする工程である、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
(g1)前記(f)工程の前に、前記第1絶縁膜および前記第2絶縁膜上に、前記第1絶縁膜と同じ材料よりなる第3絶縁膜を形成する工程、
(g2)前記第1領域の前記第3絶縁膜および前記第2絶縁膜を除去する工程、
(g3)前記(g2)工程の後、前記第2領域の前記第1絶縁膜および前記第3絶縁膜と、前記第1領域の前記第1絶縁膜とを除去する工程、を有する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(b)工程と前記(c)工程との間に、前記第1領域の前記第1絶縁膜の膜厚が、前記第2領域の前記第1絶縁膜の膜厚より小さくなるように、前記第1領域の前記第1絶縁膜の表面から一部を除去する工程、を有する、半導体装置の製造方法。 - (a)第1領域に形成された第1MISFETおよび第2領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
(b)前記第1MISFETおよび前記不揮発性メモリセルの上部に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程、
(d)前記第2領域の前記第2絶縁膜を除去する工程、
(e)前記(d)工程の後、熱処理を施すことにより、前記第1MISFETに応力を印加する工程、を有し、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第1ゲート電極と、前記第1ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第1ゲート絶縁膜とを有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
(f)前記(e)工程の後、前記第2絶縁膜を除去する工程、を有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(d)工程の後において、前記第2領域の前記第1絶縁膜の膜厚は、前記第1領域の前記第1絶縁膜の膜厚より小さい、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
(g)前記(f)工程の後、前記第1絶縁膜を除去する工程、を有する、半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
(h)前記(g)工程の後、シリコン基板よりなる前記半導体基板中に形成された前記第1MISFETまたは前記不揮発性メモリセルのソース、ドレイン領域上にシリサイド膜を形成する工程、を有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記第1絶縁膜は、酸化シリコン膜であり、前記第2絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
(g1)前記(f)工程の前に、前記第1絶縁膜および前記第2絶縁膜上に、前記第1絶縁膜と同じ材料よりなる第3絶縁膜を形成する工程、
(g2)前記第1領域の前記第3絶縁膜および前記第2絶縁膜を除去する工程、
(g3)前記(g2)工程の後、前記第2領域の前記第1絶縁膜および前記第3絶縁膜と、前記第1領域の前記第1絶縁膜とを除去する工程、を有する、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(b)工程と前記(c)工程との間に、前記第1領域の前記第1絶縁膜の膜厚が、前記第2領域の前記第1絶縁膜の膜厚より小さくなるように、前記第1領域の前記第1絶縁膜の表面から一部を除去する工程、を有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、前記半導体基板の上部に形成され前記第1ゲート電極と隣合う第2ゲート電極と、前記第2ゲート電極および前記半導体基板の間に形成された第2ゲート絶縁膜とを有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、電荷蓄積部として、前記半導体基板の上部に第4絶縁膜を介して形成された第2ゲート電極を有し、
前記内部に電荷蓄積部を有する第1ゲート絶縁膜は、前記第4絶縁膜と、前記第2ゲート電極と、前記第2ゲート電極の上部の第5絶縁膜と、を有する、半導体装置の製造方法。
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