TW201743433A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明使具有非揮發性記憶體的半導體裝置的特性提高。其形成MISFET（LT）、MISFET（HT）以及記憶體單元MC，並在該等元件的上部形成由氧化矽膜所構成的停止膜9。接著，在停止膜9上形成由氮化矽膜所構成的應力施加膜10，並將MISFET（HT）以及記憶體單元MC的上部的應力施加膜10除去。之後，實施熱處理，以對MISFET（LT）施加應力。像這樣，不將SMT應用於全部的元件，而係選擇性地應用SMT。藉此，便可降低構成應力施加膜10的氮化矽膜中的H（氫）所造成的MISFET（HT）的特性劣化的程度。另外，亦可降低構成應力施加膜10的氮化矽膜中的H（氫）所造成的記憶體單元MC的特性劣化的程度。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，其可適當地應用於例如具有MISFET或非揮發性記憶體單元的半導體裝置的製造方法。
關於使MISFET的特性提高的技術，例如SMT（Stress Memorization Technique，應變記憶技術）。該SMT，係從閘極電極的上部對通道施加應力，藉此使通道的結晶變形，進而使通道中的載子移動率提高的技術。
例如，日本特開2010－205951號公報（專利文獻1）揭示了以將第1應力襯膜（81）被覆在周邊電路部（15）的NMOS電晶體（50N）上並將第2應力襯膜（82）被覆在上述PMOS電晶體（52P）上的方式形成的固體攝影裝置（參照［0036］～［0039］、圖2）。像這樣，由於在畫素部（13）上並未形成應力襯膜，故可防止因為應力襯膜而產生雜訊。
另外，日本特開2009－32962號公報（專利文獻2）揭示了就退火時的SMT膜與B（硼）的活化率的關係而言，因為氮化矽膜內的氫，造成B的活化率降低的技術內容（參照［0006］、［0007］）。然後，揭示了在n型MOS電晶體區域（A）設置應力膜（24），且在p型MOS電晶體區域（B、C）不設置應力膜（24），藉此便不會使p型MOS電晶體的電流驅動能力劣化，並可使n型MOS電晶體的電流驅動能力提高的技術（參照［0024］～［0026］、［0034］、［0035］、圖1等）。
另外，日本特開2009－252841號公報（專利文獻3）揭示了氫擴散到電晶體的閘極絶緣膜會使裝置的可靠度降低，並揭示了防止氫原子從層間絶緣膜擴散到記憶體單元，進而使記憶體單元的動作的可靠度提高的技術。
另外，在本欄中，括號內係該文獻所記載的符號等。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2010－205951號公報 ［專利文獻2］日本特開2009－32962號公報 ［專利文獻3］日本特開2009－252841號公報
［發明所欲解決的問題］ 本案發明人，從事具有MISFET的半導體裝置的研究開發，針對使用了SMT的半導體裝置的特性改善情況進行檢討。
在此，半導體裝置內所設置之MISFET具有因應用途的各種構造，而且， 有時MISFET與非揮發性記憶體等其他形態的元件會混合搭載。對於該等各種形態的半導體裝置，為了提高半導體裝置的整體特性，本案發明人經過檢討發現，不應單純地應用SMT，其應用部位尚有改善的餘地。
其他的問題點與新穎性特徴，應可從本說明書的記述以及所附圖式清楚理解。 ［解決問題的手段］
簡單説明本案揭示之代表性實施態樣所示的概略構造，如以下所述。
本案揭示之代表性實施態樣所示之半導體裝置的製造方法，係具有複數個元件的半導體裝置的製造方法，其包含對複數個元件之中的既定元件應用SMT的步驟。 ［發明的功效］
根據本案揭示之代表性實施態樣所示之半導體裝置的製造方法，可製造出良好特性的半導體裝置。
在以下的實施態樣中，為了方便說明，在有其必要時，係分成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關之內容，而係具有其中一方為另一方的一部分或全部的變化例、應用例、詳細説明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數值、數量、範圍等）內容時，除了特別明示的情況以及從原理上明顯可知係限定於特定數目的情況等之外，並非僅限於該特定數目，而係在該特定數目以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含步驟要件等），除了特別明示的情況以及認為從原理上明顯可知係為必要的情況等之外，並非一定是必要構件。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為從原理上明顯可知並非如此的情況等之外，係包含實質上與該形狀等近似或類似者。此點，就上述數目等（包含個數、數值、數量、範圍等）而言也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在説明實施態樣用的全圖中，具有相同功能的構件會附上相同或相關的符號，並省略反覆的説明。另外，當存在複數個類似的構件（部位）時，有時會對統稱的符號追加記號以表示個別或是特定的部位。另外，在以下的實施態樣中，除了特別有必要時之外，同一或同樣部分的説明原則上不再重複。
另外，在實施態樣所使用的圖式中，雖為剖面圖，惟為了使圖式更清楚易懂，有時會省略影線。
另外，在剖面圖中，各部位的大小並未與實際裝置互相對應，為了使圖式更容易理解，有時會將特定的部位相對放大表示。
（實施態樣1） 以下，參照圖式説明本實施態樣的半導體裝置的構造。
［構造説明］ 圖1係表示本實施態樣的半導體裝置的構造的主要部位剖面圖。本實施態樣的半導體裝置具有MISFET（LT）以及MISFET（HT）。
MISFET（LT），形成於核心MIS形成區域1A，係閘極長度比MISFET（HT）更短的MISFET。MISFET（LT）的閘極長度，在製程為40nm規則世代的情況下，例如為40nm左右。像這樣，閘極長度比較短的MISFET，例如，可用在驅動記憶體單元MC等其他元件用的電路（亦稱核心電路、周邊電路）等。另外，MISFET（LT）具有驅動電壓比MISFET（HT）更低的傾向。另外，MISFET（LT）的絶緣膜3有時會比MISFET（HT）的絶緣膜3更薄。
另一方面，MISFET（HT）形成於I／O MIS形成區域2A，係閘極長度比MISFET（LT）更長的MISFET。MISFET（HT）的閘極長度，例如為1000nm左右。像這樣，閘極長度比較長的MISFET，例如，可用於輸入輸出電路（亦稱I／O電路）等。另外，MISFET（HT）具有驅動電壓比MISFET（LT）更高的傾向。另外，MISFET（HT）的絶緣膜3有時會比MISFET（LT）的絶緣膜3更厚。
MISFET（LT）具有：在半導體基板1（p型井PW1）上隔著絶緣膜3配置的閘極電極GE；以及配置在該閘極電極GE的兩側的半導體基板1（p型井PW1）中的源極、汲極區域。在閘極電極GE的側壁部形成了由絶緣膜所構成的側壁絶緣膜（側壁、側壁間隔部）SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。另外，源極、汲極區域，具有LDD構造，係由n＋ 型半導體區域8與n－ 型半導體區域7所形成。n－ 型半導體區域7，相對於閘極電極GE的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8，相對於側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7而言，接合深度更深且雜質濃度更高。
MISFET（HT）具有：在半導體基板1（p型井PW2）上隔著絶緣膜3配置的閘極電極GE；以及配置在該閘極電極GE的兩側的半導體基板1（p型井PW2）中的源極、汲極區域。在閘極電極GE的側壁部形成了由絶緣膜所構成的側壁絶緣膜SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。另外，源極、汲極區域，具有LDD構造，係由n＋ 型半導體區域8與n－ 型半導體區域7所形成。n－ 型半導體區域7，相對於閘極電極GE的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8，相對於側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7而言，接合深度更深且雜質濃度更高。
在此，於本實施態樣（圖1）中，在MISFET（LT）以及MISFET（HT）之中，於MISFET（LT），係利用SMT對通道區域施加應力，惟於MISFET（HT），並未利用SMT對通道區域施加應力。
該SMT，係從MISFET的閘極電極的上部以及側面部，對通道區域施加應力，藉此使通道區域的結晶變形，進而使通道區域中的載子移動率提高的技術。
具體而言，係在閘極電極的上部以及側面部形成應力施加膜，並實施熱處理。利用該熱處理，對於應力施加膜施加應力（壓縮應力或拉伸應力）。該應力，到達閘極電極GE的下部的通道區域，並使通道區域的結晶間隔產生變化，藉此便可使載子移動率提高。對通道區域所施加的應力，在將應力施加膜除去之後仍繼續維持。
因此，於本實施態樣（圖1）中，在MISFET（LT）以及MISFET（HT）之中，係利用SMT使MISFET（LT）的通道區域的結晶間隔產生變化。另一方面，於MISFET（HT），由於並未應用SMT，故並無SMT所造成之通道區域的結晶間隔的變化。像這樣，在本實施態樣的半導體裝置中，並未將SMT應用於所有的元件，而是選擇性地應用SMT，藉此便可使半導體裝置的特性整體提高。在以下的「製法説明」的部分，更進一步詳細説明。
［製法説明］ 接著，參照圖2～圖14，説明本實施態樣的半導體裝置的製造方法。圖2～圖14，係表示本實施態樣的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）以及MISFET（HT）的形成步驟＞ 首先，針對MISFET（LT）以及MISFET（HT）的形成步驟的一例進行説明。
如圖2所示的，準備具有例如1～10Ωcm左右的電阻率的p型單結晶矽所構成的矽基板作為半導體基板1。另外，亦可使用矽基板以外的半導體基板1。
接著，在半導體基板1的主面形成元件分離區域2。例如，在半導體基板1中形成元件分離溝，在該元件分離溝的內部埋入氧化矽膜等的絶緣膜，藉此形成元件分離區域2。
接著，在半導體基板1的核心MIS形成區域1A，形成p型井PW1，並在I／O MIS形成區域2A，形成p型井PW2。p型井PW1、PW2，係藉由將p型雜質（例如硼（B）等）進行離子注入而形成。
接著，利用稀釋氟酸洗淨等方式使半導體基板1（p型井PW1、PW2）的表面清潔化之後，如圖3所示的，在半導體基板1的主面（p型井PW1、PW2的表面），例如，利用熱氧化法形成氧化矽膜，作為絶緣膜（閘極絶緣膜）3。絶緣膜3，除了氧化矽膜之外，亦可使用氮氧化矽膜等其他的絶緣膜。另外，除此之外，亦可形成氧化鉿膜、氧化鋁膜（氧化鋁）或氧化鉭膜等具有比氮化矽膜更高之介電常數的金屬氧化膜，以及氧化膜等與金屬氧化膜的堆疊膜。另外，除了熱氧化法之外，亦可使用CVD（Chemical Vapor Deposition：化學氣相沉積）法形成。另外，亦可使核心MIS形成區域1A上的絶緣膜（閘極絶緣膜）3以及I／O MIS形成區域2A上的絶緣膜（閘極絶緣膜）3分別形成不同膜厚，或者形成不同膜層種類。
接著，在半導體基板1的全面上，形成矽膜4作為導電性膜（導電體膜）。例如，可使用CVD法等形成多結晶矽膜作為該矽膜4。亦可沉積非晶質矽膜，並實施熱處理使其結晶化（結晶化處理），以作為矽膜4。該矽膜4，在核心MIS形成區域1A成為MISFET（LT）的閘極電極GE，在I／O MIS形成區域2A成為MISFET（HT）的閘極電極GE。
接著，將雜質導入矽膜4。例如，將磷等的n型雜質注入矽膜4。
接著，在矽膜4的MISFET（LT）的閘極電極GE的形成預定區域以及MISFET（HT）的閘極電極GE的形成預定區域，用微影法形成光阻膜（圖中未顯示），並將該光阻膜當作遮罩使用，對矽膜4進行蝕刻。之後，利用灰化等方式除去光阻膜（圖中未顯示），如圖3所示的，在核心MIS形成區域1A，形成MISFET（LT）的閘極電極GE，並在I／O MIS形成區域2A，形成MISFET（HT）的閘極電極GE。MISFET（LT）的閘極電極GE的閘極長度，例如為40nm左右，MISFET（HT）的閘極電極GE的閘極長度，例如為1000nm左右。
另外，殘留在各閘極電極GE之下的絶緣膜3，成為各MISFET（LT、HT）的閘極絶緣膜。另外，閘極電極GE所覆蓋之部分以外的絶緣膜3，可在上述閘極電極GE的形成時除去，或者，亦可利用之後的圖案成形等步驟除去。
接著，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE的兩側的半導體基板1（p型井PW1、PW2）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n－ 型半導體區域7（圖4）。此時，n－ 型半導體區域7，以自我對準於閘極電極GE的側壁的方式形成。亦可將核心MIS形成區域1A的n－ 型半導體區域7與I／O MIS形成區域2A的n－ 型半導體區域7分別形成不同的雜質濃度以及不同的接合深度。
接著，如圖5所示的，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE的側壁部，形成側壁絶緣膜SW。例如，在半導體基板1的主面全面上沉積氧化矽膜SO，然後，在其上部沉積氮化矽膜SN，藉此形成由氧化矽膜SO以及氮化矽膜SN的堆疊膜所構成的絶緣膜。將該絶緣膜回蝕，藉此在閘極電極GE的側壁部形成側壁絶緣膜SW。側壁絶緣膜SW，除了氧化矽膜與氮化矽膜的堆疊膜之外，亦可使用單層的氧化矽膜或單層的氮化矽膜等的絶緣膜。
接著，如圖6所示的，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE的兩側的半導體基板1（p型井PW1、PW2）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n＋ 型半導體區域8。此時，n＋ 型半導體區域8，以自我對準於閘極電極GE的側壁部的側壁絶緣膜SW的方式形成。n＋ 型半導體區域8，形成比起n－ 型半導體區域7而言，雜質濃度更高且接合深度更深的半導體區域。亦可將核心MIS形成區域1A的n＋ 型半導體區域8與I／O MIS形成區域2A的n＋ 型半導體區域8分別形成不同的雜質濃度以及不同的接合深度。
利用上述步驟，在核心MIS形成區域1A以及I／O MIS形成區域2A，形成由n－ 型半導體區域7與n＋ 型半導體區域8所構成的LDD構造的源極、汲極區域。
接著，進行使導入源極、汲極區域（7、8）的雜質活化的熱處理（活化處理）。
利用以上的步驟，在核心MIS形成區域1A，形成MISFET（LT），並在I／O MIS形成區域2A，形成MISFET（HT）（圖6）。
另外，MISFET（LT）以及MISFET（HT）的形成步驟，並非僅限於上述步驟。
＜SMT以及矽化步驟＞ 接著，如圖7所示的，在包含MISFET（LT）以及MISFET（HT）的半導體基板1上，用CVD法形成膜厚為13nm左右的氧化矽膜作為停止膜9。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。該停止膜9，在後述的應力施加膜10的蝕刻時，發揮蝕刻阻止層的功能。利用該停止膜9，便可防止構成MISFET（LT）以及MISFET（HT）的各圖案（例如，由矽膜所形成的部位等）受到吾人所不欲之蝕刻。接著，如圖8所示的，在停止膜9上用CVD法形成膜厚為20nm左右的氮化矽膜作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，將I／O MIS形成區域2A的應力施加膜10除去。首先，如圖9所示的，在核心MIS形成區域1A的應力施加膜10上，用微影法形成光阻膜PR1。接著，如圖10所示的，將光阻膜PR1當作遮罩使用，並對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行乾蝕刻。例如，使用CF4 作為蝕刻氣體，進行等向性的乾蝕刻。藉此，只有核心MIS形成區域1A被應力施加膜10所覆蓋。換言之，只有MISFET（LT）被應力施加膜10所覆蓋。另外，I／O MIS形成區域2A的停止膜9露出。
在此，上述蝕刻，係在蝕刻選擇比很大，亦即，係在應力施加膜10的蝕刻速度／停止膜9的蝕刻速度很大的條件下進行，惟停止膜9仍會受到些微蝕刻。因此，I／O MIS形成區域2A的停止膜9的膜厚，會比在核心MIS形成區域1A的應力施加膜10下所留下之停止膜9的膜厚更薄（圖10）。另外，當I／O MIS形成區域2A的停止膜9的膜厚為T92，核心MIS形成區域1A的停止膜9的膜厚為T91時，存在T92＜T91的關係。
接著，如圖11所示的，在利用灰化處理等將光阻膜PR1除去之後，進行熱處理（亦即退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA，spike rapid thermal annealing，尖峰快速熱退火）作為第1處理。接著，實施約1200℃的雷射退火作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S” 表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）施加應力。另一方面，由於I／O MIS形成區域2A的應力施加膜10被除去，故在MISFET（HT）不會受到應力施加。
另外，亦可利用該熱處理，使導入源極、汲極區域（7、8）的雜質活化，進而省略先前的熱處理（活化處理）。另外，亦可利用該熱處理，使由非晶質矽膜所構成的矽膜4結晶化（結晶化處理）。
接著，如圖12所示的，將核心MIS形成區域1A的應力施加膜10S除去。在此，對構成應力施加膜10S的氮化矽膜，以蝕刻選擇比很大，亦即，以應力施加膜10S的蝕刻速度／停止膜9的蝕刻速度很大的條件，進行濕蝕刻。例如，使用磷酸（H3 PO4 ）溶液作為蝕刻液，在155℃下進行600秒鐘的濕蝕刻。藉此，核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9便露出。
接著，如圖13所示的，將上述停止膜9除去。在此，對構成停止膜9的氧化矽膜，以蝕刻選擇比很大，亦即，以停止膜9的蝕刻速度／半導體基板1的蝕刻速度很大的條件，進行濕蝕刻。例如，使用HF溶液作為蝕刻液，在25℃下進行100秒鐘的濕蝕刻。
接著，如圖14所示的，使用金屬矽化技術，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE以及n＋ 型半導體區域8的上部，分別形成金屬矽化物層SIL。
利用該金屬矽化物層SIL，可使擴散電阻或接觸電阻等低電阻化。該金屬矽化物層SIL，可用以下方式形成。
例如，在半導體基板1的主面全面上，形成金屬膜（圖中未顯示），並對半導體基板1實施熱處理，使閘極電極GE以及n＋ 型半導體區域8的上層部分與上述金屬膜產生反應。藉此，在閘極電極GE以及n＋ 型半導體區域8的上部分別形成金屬矽化物層SIL。上述金屬膜，例如，可由鈷（Co）膜或鎳（Ni）膜等所構成，並使用濺鍍法等形成。接著，將未反應的金屬膜除去。
之後，圖示雖省略，惟在半導體基板1的主面全面上，形成層間絶緣膜（圖中未顯示）。接著，在層間絶緣膜中，例如，形成使n＋ 型半導體區域8的表面露出的接觸孔（圖中未顯示），在接觸孔內，埋入導電性膜，藉此形成栓塞（圖中未顯示）。接著，在埋入了栓塞的層間絶緣膜上形成配線（圖中未顯示）。
像這樣，根據本實施態樣，在MISFET（LT）以及MISFET（HT）之中，由於僅在MISFET（LT）應用SMT，故可使半導體裝置的特性整體提高。
本案發明人，針對於MISFET（LT）以及MISFET（HT）雙方的元件均應用SMT的情況進行檢討，得到圖15所示的結果。圖15係表示SMT應用後的MISFET（LT）以及MISFET（HT）的特性圖。
亦即，針對以下情況進行檢討：在核心MIS形成區域1A以及I／O MIS形成區域2A上存在應力施加膜10，亦即氮化矽膜，在此狀態下（參照例如圖8）進行熱處理，對各元件施加應力。
如圖15所示的，就MISFET（LT）而言，藉由SMT的效果，可確認通道電流（在圖15中僅表示“電流”）的增加。然而，MISFET（HT）的通道電流並無變化。吾人推測，這是因為就閘極長度較長的MISFET（HT）而言，SMT的效果較差，無法使通道電流增加。
另一方面，就HC而言，在MISFET（LT）以及MISFET（HT）雙方的元件中均降低。在此，所謂“HC”，係表示熱載子所導致的劣化，例如，將通道電流減少10％的時間定義為HC壽命。吾人認為，這是因為被當作應力施加膜10使用的氮化矽膜所包含的氫（H）所造成的影響。
圖16係設置了應力施加膜亦即氮化矽膜的MISFET的剖面圖。就圖16所示之MISFET而言，具有與圖1所示之MISFET（HT）相同功能的構件，會附上相同的符號，並省略反覆的説明。另外，PW係表示p型井。
如圖16所示的，在被當作應力施加膜10使用的氮化矽膜中含有很多H（氫）。該氮化矽膜中的H（氫），因為施加應力的熱處理，而向MISFET的內部擴散。例如，當H（氫）到達半導體基板1（p型井）與絶緣膜3的界面時，便與矽（Si）結合，產生Si－H鍵結。然後，在MISFET驅動時，於施加高電位的汲極區域側產生熱載子，此時Si－H鍵結被切斷，形成介面狀態。當該等介面狀態形成多處時，載子會被捕獲，使MISFET的驅動能力降低。
相對於此，在本實施態樣中，針對SMT的效果較差的MISFET（HT），不應用SMT，而將MISFET（HT）上的應力施加膜（氮化矽膜）10除去，故可避免上述氮化矽膜中的H（氫）導致MISFET的驅動能力降低。
像這樣，藉由選擇性地應用SMT，便可使半導體裝置的特性整體提高。
（應用例的説明） 在上述步驟中，係將I／O MIS形成區域2A的應力施加膜10全部除去，而在該區域使停止膜9露出（參照圖9、圖10），惟亦可將I／O MIS形成區域2A的應力施加膜10，以減少其膜厚量的方式，從其表面將既定的膜厚量除去。
圖17以及圖18係表示本實施態樣的應用例的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）以及MISFET（HT）的形成步驟＞ 如參照圖2～圖6所説明的，在核心MIS形成區域1A，形成MISFET（LT），並在I／O MIS形成區域2A，形成MISFET（HT）（圖6）。
＜SMT以及矽化步驟＞ 接著，如圖17所示的，在包含MISFET（LT）以及MISFET（HT）的半導體基板1上，用CVD法形成膜厚為5nm左右的氧化矽膜作為停止膜9。接著，在停止膜9上用CVD法形成膜厚為35nm左右的氮化矽膜作為應力施加膜10。
接著，在核心MIS形成區域1A的應力施加膜10上，用微影法形成光阻膜PR2。接著，將該光阻膜PR2當作遮罩使用，從應力施加膜10的表面蝕刻既定的膜厚量。在此，從構成應力施加膜10的氮化矽膜的表面，將25nm左右的膜厚量以異向性或等向性的方式進行乾蝕刻。換言之，進行乾蝕刻直到氮化矽膜的膜厚為10nm左右為止。例如，使用CF4 作為蝕刻氣體，進行乾蝕刻。藉此，I／O MIS形成區域2A的應力施加膜10的膜厚，變得比核心MIS形成區域1A的應力施加膜10的膜厚更薄（圖17）。另外，當I／O MIS形成區域2A的應力施加膜10的膜厚為T102，核心MIS形成區域1A的應力施加膜10的膜厚為T101時，存在T102＜T101的關係。
接著，如圖18所示的，利用灰化處理等將光阻膜PR2除去。之後，進行熱處理。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA）作為第1處理。接著，實施約1200℃的雷射退火作為第2處理。藉此，在應力施加膜10產生應力。然後，利用該應力施加膜10，對核心MIS形成區域1A的MISFET（LT）施加應力。在此，對應力施加膜10施加應力用的熱處理條件，宜為1000℃以上且1秒以內的熱處理。另一方面，I／O MIS形成區域2A的應力施加膜10，其膜厚較薄，故對MISFET（HT）不會施加太大的應力。I／O MIS形成區域2A的應力施加膜10的膜厚，宜在20nm以下。
之後，如參照圖11～圖14所説明的，將熱處理後的應力施加膜10除去，然後，將停止膜9除去。接著，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，雖在MISFET（LT）以及MISFET（HT）上，形成應力施加膜10，並實施熱處理，然而由於使I／O MIS形成區域2A的應力施加膜10的膜厚較薄，故可降低被當作應力施加膜使用的氮化矽膜中的H（氫）的影響。因此，可降低前述的氮化矽膜中的H（氫）導致MISFET（HT）的特性劣化的程度。
另外，在本實施態樣中，由於在I／O MIS形成區域2A留下了較薄的應力施加膜10，故I／O MIS形成區域2A的停止膜9與核心MIS形成區域1A的停止膜9不會產生膜厚差。
亦即，在圖12中，I／O MIS形成區域2A的停止膜9的膜厚，比核心MIS形成區域1A的停止膜9的膜厚更薄。此時，因為停止膜9的留下膜厚或膜厚差，蝕刻的控制變得比較困難。
亦即，當以厚膜部為基準進行蝕刻時，在薄膜部會變成過度蝕刻狀態，例如，構成側壁絶緣膜SW的氧化矽膜SO的端部，在圖19中被圓圈所包圍的部位會受到蝕刻。若金屬矽化物層SIL形成在該等部位的話，則可能會發生漏電流增加或耐壓劣化等問題。圖19係用來說明本實施態樣的應用例的半導體裝置的製造步驟的功效的主要部位剖面圖。
另外，當以薄膜部為基準進行蝕刻時，可能會在厚膜部產生停止膜9的殘渣。在該等殘渣上，金屬矽化物層SIL無法充分形成，可能會導致不良情況。
相對於此，根據本實施態樣，藉由消除停止膜9的膜厚差，便可避免在上述吾人所不希望的部位形成金屬矽化物層SIL，或是避免因為停止膜9的殘渣而金屬矽化物層SIL無法形成。因此，例如，即使將氧化矽膜形成為5nm左右的薄膜，亦可消除停止膜9的膜厚差，進而形成良好的金屬矽化物層SIL。
（實施態樣2） 以下，參照圖式説明本實施態樣的半導體裝置（半導體記憶裝置）的構造。
［構造説明］ 圖20係表示本實施態樣的半導體裝置的構造的主要部位剖面圖。本實施態樣的半導體裝置，具有MISFET（LT）以及記憶體單元（亦稱非揮發性記憶體單元、非揮發性記憶元件、非揮發性半導體記憶裝置、EEPROM、快閃記憶體）MC。
MISFET（LT），係形成於核心MIS形成區域1A，閘極長度比較短的MISFET。例如，MISFET（LT）的閘極長度，比記憶體單元MC的控制閘極電極CG的閘極長度與記憶體閘極電極MG的閘極長度的和更短，例如為40nm左右。此等閘極長度比較短的MISFET，例如，可使用於驅動記憶體單元MC用的電路（亦稱核心電路、周邊電路）等。另外，MISFET（LT）具有驅動電壓比較低的傾向。
MISFET（LT）具有：在半導體基板1（p型井PW1）上隔著絶緣膜3配置的閘極電極GE；以及配置在該閘極電極GE的兩側的半導體基板1（p型井PW1）中的源極、汲極區域。在閘極電極GE的側壁部形成了由絶緣膜所構成的側壁絶緣膜（側壁、側壁間隔部）SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。另外，源極、汲極區域，具有LDD構造，係由n＋ 型半導體區域8與n－ 型半導體區域7所形成。n－ 型半導體區域7，相對於閘極電極GE的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8，相對於側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7而言，接合深度更深且雜質濃度更高。
記憶體單元MC具有：配置在半導體基板1（p型井PW3）的上方的控制閘極電極（閘極電極）CG；以及配置在半導體基板1（p型井PW3）的上方，與控制閘極電極CG相隣的記憶體閘極電極（閘極電極）MG。在該控制閘極電極CG的上部，配置了很薄的氧化矽膜CP1以及氮化矽膜（帽蓋絶緣膜）CP2。記憶體單元MC更具有：配置在控制閘極電極CG與半導體基板1（p型井PW3）之間的絶緣膜3；以及配置在記憶體閘極電極MG與半導體基板1（p型井PW3）之間，且配置在記憶體閘極電極MG與控制閘極電極CG之間的絶緣膜5。
另外，記憶體單元MC更具有形成於半導體基板1的p型井PW3中的源極區域MS以及汲極區域MD。另外，在記憶體閘極電極MG以及控制閘極電極CG的合成圖案的側壁部，形成了由絶緣膜所構成的側壁絶緣膜（側壁、側壁間隔部）SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。源極區域MS，係由n＋ 型半導體區域8a與n－ 型半導體區域7a所形成。n－ 型半導體區域7a，相對於記憶體閘極電極MG的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8a，相對於記憶體閘極電極MG側的側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7a而言，接合深度更深且雜質濃度更高。汲極區域MD，係由n＋ 型半導體區域8b與n－ 型半導體區域7b所形成。n－ 型半導體區域7b，相對於控制閘極電極CG的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8b，相對於控制閘極電極CG側的側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7b而言，接合深度更深且雜質濃度更高。
在此，於本實施態樣（圖20）中，在MISFET（LT）以及記憶體單元MC之中，於MISFET（LT），係利用SMT對通道區域施加應力，惟在記憶體單元MC，並未利用SMT對通道區域施加應力。
該SMT，如前所述的，係藉由從MISFET的閘極電極的上部以及側面部，對通道區域施加應力，使通道區域的結晶變形，進而使通道區域中的載子移動率提高的技術。
因此，於本實施態樣（圖20）中，在MISFET（LT）以及記憶體單元MC之中，因為SMT的關係，MISFET（LT）的通道區域的結晶間隔產生變化。另一方面，由於並未對記憶體單元MC應用SMT，故並無SMT所造成之通道區域的結晶間隔的變化。像這樣，在本實施態樣的半導體裝置中，並未將SMT應用於所有的元件，而是選擇性地應用SMT，藉此便可使半導體裝置的特性整體提高。在以下的「製法説明」的部分，更進一步詳細説明。
［製法説明］ 接著，參照圖21～圖37，説明本實施態樣的半導體裝置的製造方法。圖21～圖37係表示本實施態樣的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）以及記憶體單元MC的形成步驟＞ 首先，針對MISFET（LT）以及記憶體單元MC的形成步驟的一例進行説明。
如圖21所示的，準備具有例如1～10Ωcm左右的電阻率的p型單結晶矽所構成的矽基板作為半導體基板1。另外，亦可使用矽基板以外的半導體基板1。
接著，在半導體基板1的主面上形成元件分離區域2。例如，在半導體基板1中形成元件分離溝，並在該元件分離溝的內部埋入氧化矽膜等的絶緣膜，藉此形成元件分離區域2。
接著，在半導體基板1的核心MIS形成區域1A，形成p型井PW1，並在記憶體單元區域3A，形成p型井PW3。p型井PW1、PW3，係藉由將p型雜質（例如硼（B）等）進行離子注入而形成。
接著，利用稀釋氟酸洗淨等方式使半導體基板1（p型井PW1、PW3）的表面清潔化之後，如圖22所示的，在半導體基板1的主面（p型井PW1、PW3的表面）上，例如，利用熱氧化法將氧化矽膜形成2～3nm左右的膜厚以作為絶緣膜（閘極絶緣膜）3。絶緣膜3，除了氧化矽膜之外，亦可使用氮氧化矽膜等其他的絶緣膜。另外，除此之外，亦可形成氧化鉿膜、氧化鋁膜（氧化鋁）或氧化鉭膜等具有比氮化矽膜更高之介電常數的金屬氧化膜，以及氧化膜等與金屬氧化膜的堆疊膜。另外，除了熱氧化法之外，亦可用CVD法形成。另外，亦可使核心MIS形成區域1A上的絶緣膜（閘極絶緣膜）3以及記憶體單元區域3A上的絶緣膜（閘極絶緣膜）3分別形成不同膜厚，或形成不同膜層種類。
接著，在半導體基板1的全面上，形成矽膜4作為導電性膜（導電體膜）。例如，可用CVD法等將多結晶矽膜形成100～200nm左右的膜厚以作為該矽膜4。亦可沉積非晶質矽膜，並實施熱處理使其結晶化（結晶化處理），以作為矽膜4。該矽膜4，在核心MIS形成區域1A成為MISFET（LT）的閘極電極GE，在記憶體單元區域3A成為記憶體單元MC的控制閘極電極CG。
接著，在記憶體單元區域3A的矽膜4中，注入n型雜質（例如砷（As）或磷（P）等）。
接著，將矽膜4的表面，藉由熱氧化例如3～10nm左右，形成很薄的氧化矽膜CP1。另外，亦可用CVD法形成該氧化矽膜CP1。接著，在氧化矽膜CP1的上部，用CVD法等，形成50～150nm左右的氮化矽膜（帽蓋絶緣膜）CP2。
接著，在控制閘極電極CG的形成預定區域，用微影法形成光阻膜（圖中未顯示），將該光阻膜當作遮罩使用，對氮化矽膜CP2、氧化矽膜CP1以及矽膜4進行蝕刻。之後，利用灰化等方式除去光阻膜，形成控制閘極電極CG（例如閘極長度為80nm左右）。將此等從微影到光阻膜除去的一連串步驟稱為圖案成形。另外，在此，係在控制閘極電極CG的上部，形成氮化矽膜CP2以及氧化矽膜CP1，惟亦可將該等膜層省略。
在此，於記憶體單元區域3A，在控制閘極電極CG之下所留下之絶緣膜3成為控制電晶體的閘極絶緣膜。另外，控制閘極電極CG所覆蓋之部分以外的絶緣膜3，可利用以後的圖案成形步驟等除去。另外，在核心MIS形成區域1A，使氮化矽膜CP2、氧化矽膜CP1以及矽膜4留下來。
接著，在核心MIS形成區域1A，將矽膜4的上部的氮化矽膜CP2除去。
接著，如圖23所示的，在包含氮化矽膜CP2以及氧化矽膜CP1的上部的半導體基板1上，形成絶緣膜5（5A、5N、5B）。首先，在對半導體基板1的主面進行過清潔化處理之後，如圖23所示的，在包含氮化矽膜CP2以及氧化矽膜CP1的上部的半導體基板1上，形成氧化矽膜5A。該氧化矽膜5A，例如，利用熱氧化法（宜為ISSG（In Situ Steam Generation，臨場蒸氣產生技術）氧化）形成例如4nm左右的膜厚。另外，亦可用CVD法形成氧化矽膜5A。在圖中，係表示以CVD法形成時的氧化矽膜5A的形狀。接著，在氧化矽膜5A上，以CVD法沉積膜厚為例如10nm左右的氮化矽膜5N。該氮化矽膜5N，為記憶體單元的電荷累積部，且為構成絶緣膜（ONO膜）5的中間層。接著，在氮化矽膜5N上，利用CVD法沉積膜厚為例如5nm左右的氧化矽膜5B。
利用以上的步驟，便可形成由氧化矽膜5A、氮化矽膜5N以及氧化矽膜5B所構成的絶緣膜（ONO膜）5。另外，亦可在圖23所示的核心MIS形成區域1A的氧化矽膜CP1上留下絶緣膜（ONO膜）5。
另外，在本實施態樣中，係形成氮化矽膜5N作為絶緣膜5的內部的電荷累積部（具有電荷累積層、陷阱準位的絶緣膜），惟亦可使用例如氮氧化矽膜、氧化鋁膜、氧化鉿膜或氧化鉭膜等其他的絶緣膜。該等膜層係具有比氮化矽膜更高之介電常數的高介電常數膜。另外，亦可用具有矽奈米點的絶緣膜形成電荷累積層。
另外，在記憶體單元區域3A所形成的絶緣膜5，具有作為記憶體閘極電極MG的閘極絶緣膜的功能，且具有電荷保持（電荷累積）功能。因此，係以如下方式構成：具有至少3層的堆疊構造，比起外側膜層（氧化矽膜5A、5B）的位能障壁高度而言，內側膜層（氮化矽膜5N）的位能障壁高度較低。另外，各層的膜厚對於該記憶體單元的每個動作方式而言，具有最適當的數值。
接著，在絶緣膜5上，形成矽膜6作為導電性膜（導電體膜）。在絶緣膜5的上部，例如，用CVD法等形成膜厚為50～200nm左右的多結晶矽膜，以作為矽膜6。亦可沉積非晶質矽膜，並實施熱處理使其結晶化（結晶化處理），以作為矽膜6。另外，亦可因應需要而將雜質導入該矽膜6。另外，該矽膜6，如後所述的，在記憶體單元區域3A成為記憶體閘極電極MG（例如閘極長度為50nm左右）。
接著，如圖24所示的，對矽膜6進行回蝕。在該回蝕步驟中，從矽膜6的表面，利用異向性的乾蝕刻將既定的膜厚量除去。利用該步驟，便可在控制閘極電極CG的兩側的側壁部，隔著絶緣膜5，使矽膜6以側壁狀（側壁膜狀）留下。此時，在核心MIS形成區域1A以及記憶體單元區域3A，於矽膜4上部，矽膜6受到蝕刻，絶緣膜5露出。另外，在核心MIS形成區域1A與記憶體單元區域3A的界線部，於氧化矽膜CP1與矽膜4的堆疊膜的側壁，隔著絶緣膜5，矽膜6以側壁狀（側壁膜狀）留下，而作為矽間隔部SP2。
在上述控制閘極電極CG的兩側的側壁部之中，以一側的側壁部所留下的矽膜6，形成記憶體閘極電極MG。另外，以另一側的側壁部所留下的矽膜6，形成矽間隔部SP1。上述記憶體閘極電極MG之下的絶緣膜5，則成為記憶體電晶體的閘極絶緣膜。對應於矽膜6的沉積膜厚決定了記憶體閘極長度（記憶體閘極電極MG的閘極長度）。
接著，如圖25所示的，將在控制閘極電極CG的側壁部未形成記憶體閘極電極MG該側的矽間隔部SP1，以及核心MIS形成區域1A與記憶體單元區域3A的界線部的矽間隔部SP2（矽膜6）除去。
接著，將絶緣膜5蝕刻除去。藉此，在記憶體單元區域3A，控制閘極電極CG的上部的氮化矽膜CP2露出，p型井PW3露出。另外，在核心MIS形成區域1A，氧化矽膜CP1也被除去，矽膜4露出。
接著，在核心MIS形成區域1A，將雜質導入矽膜4。例如，將磷等的n型雜質注入矽膜4。
接著，在矽膜4的MISFET（LT）的閘極電極GE的形成預定區域，用微影法形成光阻膜（圖中未顯示），將該光阻膜當作遮罩使用，對矽膜4進行蝕刻。之後，利用灰化等方式除去光阻膜（圖中未顯示），如圖26所示的，在核心MIS形成區域1A，形成MISFET（LT）的閘極電極GE。MISFET（LT）的閘極電極GE的閘極長度，例如為40μm左右。
另外，在閘極電極GE之下所留下的絶緣膜3，成為MISFET（LT）的閘極絶緣膜。另外，閘極電極GE所覆蓋之部分以外的絶緣膜3，可在上述閘極電極GE形成時除去，或是利用之後的圖案成形步驟等除去。
接著，如圖27所示的，在控制閘極電極CG的一側（記憶體閘極電極MG的相反側），將具有開口的光阻膜（圖中未顯示）當作遮罩，斜向注入（斜向植入）p型雜質。藉此，在控制閘極電極CG的下部的半導體基板1形成p型的暈輪區域（p型雜質區域）HL。該p型的暈輪區域HL，並不一定要形成，惟若形成該區域，則可防止從汲極區域MD到記憶體電晶體的通道區域的空乏層的擴散，進而防止記憶體電晶體的短通道效應。藉此，便可防止記憶體電晶體的閾值電壓的降低。之後，將上述光阻膜（圖中未顯示）除去。
接著，在記憶體單元區域3A，於半導體基板1（p型井PW1）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n－ 型半導體區域7a以及n－ 型半導體區域7b。此時，n－ 型半導體區域7a，以自我對準於記憶體閘極電極MG的側壁（隔著絶緣膜5與控制閘極電極CG相隣之側的相反側的側壁）的方式形成。另外，n－ 型半導體區域7b，以自我對準於控制閘極電極CG的側壁（隔著絶緣膜5與記憶體閘極電極MG相隣之側的相反側的側壁）的方式形成。另外，在核心MIS形成區域1A，於閘極電極GE的兩側的半導體基板1（p型井PW1）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n－ 型半導體區域7。此時，n－ 型半導體區域7，以自我對準於閘極電極GE的側壁的方式形成。
n－ 型半導體區域7a、n－ 型半導體區域7b以及n－ 型半導體區域7，可用同一離子注入步驟形成，惟在此係用不同的離子注入步驟形成。像這樣，藉由用不同的離子注入步驟形成，便可將n－ 型半導體區域7a、n－ 型半導體區域7b以及n－ 型半導體區域7分別以所期望的雜質濃度以及所期望的接合深度形成。
接著，如圖28所示的，在記憶體單元區域3A，於控制閘極電極CG以及記憶體閘極電極MG的合成圖案的側壁部，形成側壁絶緣膜SW。另外，在核心MIS形成區域1A，於閘極電極GE的側壁部，形成側壁絶緣膜SW。例如，在半導體基板1的主面全面上沉積氧化矽膜SO，然後，在其上部沉積氮化矽膜SN，藉此形成由氧化矽膜SO以及氮化矽膜SN的堆疊膜所構成的絶緣膜。將該絶緣膜回蝕，藉此在上述合成圖案（CG、MG）的側壁部以及閘極電極GE的側壁部形成側壁絶緣膜SW。側壁絶緣膜SW，除了氧化矽膜與氮化矽膜的堆疊膜之外，亦可使用單層的氧化矽膜或單層的氮化矽膜等的絶緣膜。
接著，如圖29所示的，將控制閘極電極CG、記憶體閘極電極MG以及側壁絶緣膜SW當作遮罩，將砷（As）或磷（P）等的n型雜質，注入半導體基板1（p型井PW3），藉此形成高雜質濃度的n＋ 型半導體區域8a以及n＋ 型半導體區域8b。此時，n＋ 型半導體區域8a，在記憶體單元區域3A，以自我對準於記憶體閘極電極MG側的側壁絶緣膜SW的方式形成。另外，n＋ 型半導體區域8b，在記憶體單元區域3A，以自我對準於控制閘極電極CG側的側壁絶緣膜SW的方式形成。n＋ 型半導體區域8a，形成為比起n－ 型半導體區域7a而言，雜質濃度更高、接合深度更深的半導體區域。n＋ 型半導體區域8b，形成為比起n－ 型半導體區域7b而言，雜質濃度更高、接合深度更深的半導體區域。另外，在核心MIS形成區域1A，於閘極電極GE的兩側的半導體基板1（p型井PW1）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n＋ 型半導體區域8。此時，n＋ 型半導體區域8，以自我對準於閘極電極GE的側壁部的側壁絶緣膜SW的方式形成。n＋ 型半導體區域8，形成為比起n－ 型半導體區域7而言，雜質濃度更高、接合深度更深的半導體區域。n＋ 型半導體區域8a、n＋ 型半導體區域8b以及n＋ 型半導體區域8，亦可形成不同的雜質濃度以及不同的接合深度。
利用上述步驟，在記憶體單元區域3A，形成由n－ 型半導體區域7b與n＋ 型半導體區域8b所構成，作為記憶體電晶體的汲極區域而發揮功能的n型的汲極區域MD，並形成由n－ 型半導體區域7a與n＋ 型半導體區域8a所構成，作為記憶體電晶體的源極區域而發揮功能的n型的源極區域MS。另外，在核心MIS形成區域1A，則形成由n－ 型半導體區域7與n＋ 型半導體區域8所構成的LDD構造的源極、汲極區域。
接著，進行使導入源極區域MS（n－ 型半導體區域7a以及n＋ 型半導體區域8a）、汲極區域MD（n－ 型半導體區域7b以及n＋ 型半導體區域8b）以及源極、汲極區域（7、8）的雜質活化的熱處理（活化處理）。
利用以上的步驟，在核心MIS形成區域1A，形成MISFET（LT），在記憶體單元區域3A，形成記憶體單元MC（圖29）。
另外，MISFET（LT）以及記憶體單元MC的形成步驟，並不限於上述步驟。
＜SMT以及矽化步驟＞ 接著，如圖30所示的，在包含MISFET（LT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為13nm左右的氧化矽膜，作為停止膜9。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。該停止膜9，在後述的應力施加膜10的蝕刻時，發揮作為蝕刻阻止層的功能。利用該停止膜9，便可防止構成MISFET（LT）以及記憶體單元MC的各圖案（例如由矽膜所構成的部位等）受到吾人所不期望的蝕刻。
接著，如圖31所示的，在停止膜9上，用CVD法形成膜厚為20nm左右的氮化矽膜，作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，將記憶體單元區域3A的應力施加膜10除去。首先，如圖32所示的，在核心MIS形成區域1A的應力施加膜10上，用微影法形成光阻膜PR3。接著，如圖33所示的，將光阻膜PR3當作遮罩使用，對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行乾蝕刻。例如，使用CH4 作為蝕刻氣體，進行等向性的乾蝕刻。藉此，僅核心MIS形成區域1A被應力施加膜10所覆蓋。換言之，僅MISFET（LT）被應力施加膜10所覆蓋。另外，記憶體單元區域3A的停止膜9露出。
在此，上述蝕刻，雖係在蝕刻選擇比很大，亦即，在應力施加膜10的蝕刻速度／停止膜9的蝕刻速度很大的條件下進行，惟停止膜9仍會受到些微蝕刻。因此，記憶體單元區域3A的停止膜9的膜厚，比在核心MIS形成區域1A，於應力施加膜10下所留下之停止膜9的膜厚更薄（圖33）。另外，當記憶體單元區域3A的停止膜9的膜厚為T93，核心MIS形成區域1A的停止膜9的膜厚為T91時，存在T93＜T91的關係。
接著，如圖34所示的，在利用灰化處理等將光阻膜PR3除去之後，進行熱處理（亦稱退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA），作為第1處理。接著，實施約1200℃的雷射退火，作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S”表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）施加應力。另一方面，由於記憶體單元區域3A的應力施加膜10被除去，故在記憶體單元MC不會受到應力施加。
另外，亦可利用該熱處理，使導入源極區域MS（n－ 型半導體區域7a以及n＋ 型半導體區域8a）、汲極區域MD（n－ 型半導體區域7b以及n＋ 型半導體區域8b）以及源極、汲極區域（7、8）的雜質活化，並省略先前的熱處理（活化處理）。另外，亦可利用該熱處理，使由非晶質矽膜所構成的矽膜4、6結晶化（結晶化處理）。
接著，如圖35所示的，將核心MIS形成區域1A的應力施加膜10S除去。在此，對構成應力施加膜10S的氮化矽膜，以蝕刻選擇比很大，亦即，以應力施加膜10S的蝕刻速度／停止膜9的蝕刻速度很大的條件，進行濕蝕刻。例如，使用磷酸（H3 PO4 ）溶液作為蝕刻液，在155℃下進行600秒鐘的濕蝕刻。藉此，核心MIS形成區域1A以及記憶體單元區域3A的停止膜9便露出。
接著，如圖36所示的，將上述停止膜9除去。在此，對構成停止膜9的氧化矽膜，以蝕刻選擇比很大，亦即，以停止膜9的蝕刻速度／半導體基板1的蝕刻速度很大的條件，進行濕蝕刻。例如，使用HF溶液作為蝕刻液，在25℃下進行100秒鐘的濕蝕刻。
接著，如圖37所示的，使用金屬矽化技術，在記憶體單元區域3A，於記憶體閘極電極MG、n＋ 型半導體區域8a以及n＋ 型半導體區域8b的上部，分別形成金屬矽化物層（金屬矽化物膜）SIL。另外，在核心MIS形成區域1A，於閘極電極GE以及n＋ 型半導體區域8的上部，分別形成金屬矽化物層SIL。
利用該金屬矽化物層SIL，便可使擴散電阻或接觸電阻等低電阻化。該金屬矽化物層SIL，可用以下方式形成。
例如，在半導體基板1的主面全面上，形成金屬膜（圖中未顯示），對半導體基板1實施熱處理，藉此使記憶體閘極電極MG、閘極電極GE、n＋ 型半導體區域8、8a、8b的上層部分與上述金屬膜發生反應。藉此，在記憶體閘極電極MG、閘極電極GE、n＋ 型半導體區域8、8a、8b的上部，分別形成金屬矽化物層SIL。上述金屬膜，可由例如鈷（Co）膜或鎳（Ni）膜等所構成，並用濺鍍法等形成。接著，將未反應的金屬膜除去。
之後，圖示雖省略，惟在半導體基板1的主面全面上，形成層間絶緣膜（圖中未顯示）。接著，在層間絶緣膜中，例如，形成使n＋ 型半導體區域8、8a、8b的表面露出的接觸孔（圖中未顯示），在接觸孔內，埋入導電性膜，藉此形成栓塞（圖中未顯示）。接著，在埋入了栓塞的層間絶緣膜上形成配線（圖中未顯示）。
像這樣，根據本實施態樣，由於在MISFET（LT）以及記憶體單元MC之中，僅對MISFET（LT）應用SMT，故可使半導體裝置的特性整體提高。
本案發明人，針對在MISFET（LT）以及記憶體單元MC雙方的元件均應用SMT的情況進行檢討，得到圖38所示的結果。圖38係表示SMT應用後的MISFET（LT）以及記憶體單元MC的特性圖。
亦即，針對以下情況進行檢討：在核心MIS形成區域1A以及記憶體單元區域3A上，於應力施加膜10亦即氮化矽膜存在的狀態下（參照例如圖31），進行熱處理，對各元件施加應力。
如圖38所示的，就MISFET（LT）而言，利用SMT的效果，可確認出通道電流（在圖38中僅表示“電流”）的增加。然而，記憶體單元MC的通道電流並無變化。吾人推測這是因為就閘極長度較長的記憶體單元MC而言，SMT的效果較差，無法使通道電流增加。
另一方面，就HC而言，在MISFET（LT）以及記憶體單元MC的全部元件中均降低。吾人認為這是因為被當作應力施加膜10使用的氮化矽膜所包含的氫（H）所造成的影響。
圖39係設置了應力施加膜亦即氮化矽膜的記憶體單元的剖面圖。就圖39所示的記憶體單元而言，具有與圖20所示的記憶體單元MC相同功能的構件，會附上相同的符號，並省略反覆的説明。另外，PW係表示p型井。
如圖39所示的，被當作應力施加膜10使用的氮化矽膜中的H（氫），因為施加應力用的熱處理，而向記憶體單元的內部擴散。例如，當H（氫）到達構成絶緣膜（ONO膜）5的中間層亦即氮化矽膜5N時，在記憶體單元的電荷累積部，淺陷阱準位會增加。當欲寫入記憶體單元的電荷被保持於該等淺陷阱準位時，電荷容易脫離，記憶體單元的保持特性便劣化。
相對於此，在本實施態樣中，由於針對SMT的效果較差的記憶體單元MC，不應用SMT，而將記憶體單元MC上的應力施加膜（氮化矽膜）10除去，故可避免上述氮化矽膜中的H（氫）導致記憶體單元MC的特性劣化。
當然，就MISFET（LT）而言，利用SMT，可達到提高通道電流之目的。
像這樣，藉由選擇性地應用SMT，便可使半導體裝置的特性整體提高。
（應用例的説明） 在上述步驟中，係將記憶體單元區域3A的應力施加膜10全部除去，而在該區域中使停止膜9露出（參照圖32、圖33），惟亦可將記憶體單元區域3A的應力施加膜10，以減少其膜厚的方式，從其表面將既定的膜厚量除去。
圖40以及圖41係表示本實施態樣的應用例的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）以及記憶體單元MC的形成步驟＞ 如參照圖21～圖29所説明的，在核心MIS形成區域1A，形成MISFET（LT），並在記憶體單元區域3A，形成記憶體單元MC（圖29）。
＜SMT以及矽化步驟＞ 接著，如圖40所示的，在包含MISFET（LT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為5nm左右的氧化矽膜，作為停止膜9。接著，在停止膜9上，用CVD法形成膜厚為35nm左右的氮化矽膜，作為應力施加膜10。
接著，在核心MIS形成區域1A的應力施加膜10上，用微影法形成光阻膜PR4。接著，將該光阻膜PR4當作遮罩使用，從應力施加膜10的表面蝕刻既定的膜厚量。在此，從構成應力施加膜10的氮化矽膜的表面以異向性或等向性的方式乾蝕刻25nm左右的膜厚量。換言之，進行乾蝕刻直到氮化矽膜的膜厚為10nm左右為止。例如，使用CF4 作為蝕刻氣體，進行乾蝕刻。藉此，記憶體單元區域3A的應力施加膜10的膜厚，比核心MIS形成區域1A的應力施加膜10的膜厚更薄（圖40）。另外，當記憶體單元區域3A的應力施加膜10的膜厚為T103，核心MIS形成區域1A的應力施加膜10的膜厚為T101時，存在T103＜T101的關係。
接著，如圖41所示的，利用灰化處理等將光阻膜PR4除去。之後，進行熱處理。例如，實施1010℃且1秒以內的瞬間退火（亦稱spike RTA）作為第1處理。接著，實施1230℃的雷射退火作為第2處理。藉此，在應力施加膜10產生應力。然後，利用該應力施加膜10，對核心MIS形成區域1A的MISFET（LT）施加應力。在此，對應力施加膜10施加應力用的熱處理條件，宜為1000℃以上、1秒以內的熱處理。另一方面，由於記憶體單元區域3A的應力施加膜10其膜厚較薄，故不會對記憶體單元MC施加很大的應力。記憶體單元區域3A的應力施加膜10的膜厚，宜在20nm以下。
之後，如參照圖34～圖37所説明的，將熱處理後的應力施加膜10除去，然後，將停止膜9除去。接著，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，雖在MISFET（LT）以及記憶體單元MC上，形成應力施加膜10，並實施熱處理，惟由於使記憶體單元區域3A的應力施加膜10的膜厚較薄，故可降低被當作應力施加膜使用的氮化矽膜中的H（氫）的影響。因此，可降低前述的氮化矽膜中的H（氫）所造成的記憶體單元MC的特性劣化的程度。
另外，在本實施態樣中，由於在記憶體單元區域3A仍留著很薄的應力施加膜10，故記憶體單元區域3A的停止膜9與核心MIS形成區域1A的停止膜9不會產生膜厚差。
亦即，在圖35中，記憶體單元區域3A的停止膜9的膜厚，比核心MIS形成區域1A的停止膜9的膜厚更薄。此時，因為停止膜9的留下膜厚或膜厚差，蝕刻的控制變得比較困難。
亦即，當以厚膜部為基準進行蝕刻時，在薄膜部會變成過度蝕刻狀態，例如，構成側壁絶緣膜SW的氧化矽膜SO的端部，在圖42中被圓圈所包圍的部位會受到蝕刻。若金屬矽化物層SIL形成在該等部位的話，則可能會發生漏電流增加或耐壓劣化等問題。圖42係用來說明本實施態樣的應用例的半導體裝置的製造步驟的功效的主要部位剖面圖。
另外，當以薄膜部為基準進行蝕刻時，可能會在厚膜部產生停止膜9的殘渣。在該等殘渣上，金屬矽化物層SIL無法充分形成，可能會導致不良情況。
相對於此，根據本實施態樣，藉由消除停止膜9的膜厚差，便可避免在上述吾人所不希望的部位形成金屬矽化物層SIL，或是避免因為停止膜9的殘渣而金屬矽化物層SIL無法形成。因此，例如，即使將氧化矽膜形成為5nm左右的薄膜，亦可消除停止膜9的膜厚差，進而形成良好的金屬矽化物層SIL。
在本實施態樣中，關於記憶體單元MC，係以具有絶緣膜（ONO膜）5的類型的記憶體單元MC為例進行說明，換言之，係以將絶緣膜5的中間層亦即氮化矽膜5N當作電荷累積部的分離閘極型的記憶體單元MC為例進行説明，惟記憶體單元的構造，亦可為不具有控制閘極電極CG的記憶體閘極電極MG但具有絶緣膜（ONO膜）的電荷累積膜的記憶體單元的構造。另外，亦可使用電荷累積部不是絶緣膜，而係具有由聚矽等的導電膜所構成的電荷累積部的記憶體單元。
例如，記憶體單元，亦可使用在絶緣膜中具有浮動閘極電極FG的類型的記憶體單元（以下，稱為“FG型記憶體單元”，亦可稱為NOR型快閃記憶體或NAND型快閃記憶體等）。
圖43係設置了應力施加膜亦即氮化矽膜的FG型記憶體單元的剖面圖。該FG型記憶體單元具有：在半導體基板1（p型井PW）的上方，隔著穿隧氧化膜（絶緣膜）TO配置的浮動閘極電極（閘極電極）FG；以及在浮動閘極電極（閘極電極）FG上，隔著絶緣膜IL配置的控制閘極電極（閘極電極）CG。該記憶體單元MC，更具有形成於半導體基板1的p型井PW中的源極區域S以及汲極區域D。另外，在浮動閘極電極FG以及控制閘極電極CG等的堆疊部的側壁部，形成了由絶緣膜所構成的側壁絶緣膜SW。像這樣，該記憶體單元具有被絶緣膜（亦稱閘極絶緣膜，即TO、IL、SW）所包圍的浮動閘極電極FG作為電荷累積部。
在該等類型的記憶體單元中，亦如圖43所示的，被當作應力施加膜使用的氮化矽膜中的H（氫），會因為施加應力用的熱處理，而擴散到記憶體單元的內部。例如，當H（氫）到達浮動閘極電極FG的下部的穿隧氧化膜TO時，會與矽（Si）結合，而產生Si－H鍵結。然後，當因為記憶體單元的覆寫動作等而產生熱載子時，Si－H鍵結會被切斷，而形成介面狀態。當該等介面狀態形成多處時，載子會被捕獲，使覆寫特性（寫入特性或消去特性）劣化。
因此，在具有MISFET（LT）以及FG型記憶體單元的半導體裝置中，像本實施態樣這樣，藉由將記憶體單元區域的應力施加膜10除去，並選擇性應用SMT，便可使半導體裝置的特性整體提高。
另外，在具有MISFET（LT）以及FG型記憶體單元的半導體裝置中，像本實施態樣的應用例那樣，藉由將記憶體單元區域的應力施加膜，以減少其膜厚的方式，從其表面將既定的膜厚量除去，便可降低被當作應力施加膜使用的氮化矽膜中的H（氫）所造成的記憶體單元的特性劣化的程度。另外，可消除停止膜9的膜厚差，並形成良好的金屬矽化物層。
關於具有浮動閘極電極FG的記憶體單元，係例示如圖43的單閘極構造的記憶體單元，惟亦可使用像本實施態樣的記憶體單元這樣，為分離閘極構造且具有浮動閘極電極FG的記憶體單元。
（實施態樣3） 以下，參照圖式説明本實施態樣的半導體裝置（半導體記憶裝置）的構造。
［構造説明］ 圖44係表示本實施態樣的半導體裝置的構造的主要部位剖面圖。本實施態樣的半導體裝置，具有MISFET（LT）、MISFET（HT）以及記憶體單元MC。
MISFET（LT），形成於核心MIS形成區域1A，係閘極長度比MISFET（HT）更短的MISFET。例如，MISFET（LT）的閘極長度為40nm左右。此等閘極長度較短的MISFET，例如，可使用於驅動記憶體單元MC用的電路（亦稱核心電路、周邊電路）等。另外，MISFET（LT），具有驅動電壓比MISFET（HT）更低的傾向。另外，MISFET（LT）的絶緣膜3，有時會比MISFET（HT）的絶緣膜3更薄。
另一方面，MISFET（HT）形成於I／O MIS形成區域2A，係閘極長度比MISFET（LT）更長的MISFET。例如，MISFET（HT）的閘極長度為1000nm左右。像這樣，閘極長度比較長的MISFET，例如，可用於輸入輸出電路（亦稱I／O電路）等。另外，MISFET（HT）具有驅動電壓比MISFET（LT）更高的傾向。另外，MISFET（HT）的絶緣膜3，有時會比MISFET（LT）的絶緣膜3更厚。
MISFET（LT）具有：在半導體基板1（p型井PW1）上隔著絶緣膜3配置的閘極電極GE；以及配置在該閘極電極GE的兩側的半導體基板1（p型井PW1）中的源極、汲極區域。在閘極電極GE的側壁部形成了由絶緣膜所構成的側壁絶緣膜SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。另外，源極、汲極區域，具有LDD構造，係由n＋ 型半導體區域8與n－ 型半導體區域7所形成。n－ 型半導體區域7，相對於閘極電極GE的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8，相對於側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7而言，接合深度更深且雜質濃度更高。
MISFET（HT）具有：在半導體基板1（p型井PW2）上隔著絶緣膜3配置的閘極電極GE；以及配置在該閘極電極GE的兩側的半導體基板1（p型井PW2）中的源極、汲極區域。在閘極電極GE的側壁部形成了由絶緣膜所構成的側壁絶緣膜SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。另外，源極、汲極區域，具有LDD構造，係由n＋ 型半導體區域8與n－ 型半導體區域7所形成。n－ 型半導體區域7，相對於閘極電極GE的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8，相對於側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7而言，接合深度更深且雜質濃度更高。
記憶體單元MC具有：配置在半導體基板1（p型井PW3）的上方的控制閘極電極（閘極電極）CG；以及配置在半導體基板1（p型井PW3）的上方，與控制閘極電極CG相隣的記憶體閘極電極（閘極電極）MG。在該控制閘極電極CG的上部，配置了很薄的氧化矽膜CP1以及氮化矽膜（帽蓋絶緣膜）CP2。記憶體單元MC更具有：配置在控制閘極電極CG與半導體基板1（p型井PW3）之間的絶緣膜3；以及配置在記憶體閘極電極MG與半導體基板1（p型井PW3）之間，且配置在記憶體閘極電極MG與控制閘極電極CG之間的絶緣膜5。
另外，記憶體單元MC更具有形成於半導體基板1的p型井PW3中的源極區域MS以及汲極區域MD。另外，在記憶體閘極電極MG以及控制閘極電極CG的合成圖案的側壁部，形成了由絶緣膜所構成的側壁絶緣膜SW。在此，係由氧化矽膜SO以及氮化矽膜SN的堆疊體形成側壁絶緣膜SW。源極區域MS，係由n＋ 型半導體區域8a與n－ 型半導體區域7a所形成。n－ 型半導體區域7a，相對於記憶體閘極電極MG的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8a，相對於記憶體閘極電極MG側的側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7a而言，接合深度更深且雜質濃度更高。汲極區域MD，係由n＋ 型半導體區域8b與n－ 型半導體區域7b所形成。n－ 型半導體區域7b，相對於控制閘極電極CG的側壁以自我對準的方式形成。另外，n＋ 型半導體區域8b，相對於控制閘極電極CG側的側壁絶緣膜SW的側面以自我對準的方式形成，比起n－ 型半導體區域7b而言，接合深度更深且雜質濃度更高。
在此，於本實施態樣（圖44）中，在MISFET（LT）、MISFET（HT）以及記憶體單元MC之中，於MISFET（LT），係利用SMT對通道區域施加應力。另一方面，於MISFET（HT）以及記憶體單元MC，並未利用SMT對通道區域施加應力。
該SMT，如前所述的，係藉由從MISFET的閘極電極的上部以及側面部，對通道區域施加應力，使通道區域的結晶變形，進而使通道區域中的載子移動率提高的技術。
具體而言，係在閘極電極的上部形成應力施加膜，並實施熱處理。利用該熱處理，對於應力施加膜施加應力（壓縮應力或拉伸應力）。該應力，到達閘極電極GE的下部的通道區域，並使通道區域的結晶間隔產生變化，藉此便可使載子移動率提高。對通道區域所施加的應力，在將應力施加膜除去之後仍繼續維持。
因此，於本實施態樣（圖44）中，在MISFET（LT）、MISFET（HT）以及記憶體單元MC之中，係利用SMT使MISFET（LT）的通道區域的結晶間隔產生變化。另一方面，於MISFET（HT）以及記憶體單元MC，由於並未應用SMT，故並無SMT所造成之通道區域的結晶間隔的變化。像這樣，在本實施態樣的半導體裝置中，並未將SMT應用於所有的元件，而是選擇性地應用SMT，藉此便可使半導體裝置的特性整體提高。在以下的「製法説明」的部分，更進一步詳細説明。
［製法説明］ 接著，參照圖45～圖61説明本實施態樣的半導體裝置的製造方法。圖45～圖61係表示本實施態樣的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟＞ 首先，針對MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟的一例進行説明。
如圖45所示的，準備具有例如1～10Ωcm左右的電阻率的p型單結晶矽所構成的矽基板作為半導體基板1。另外，亦可使用矽基板以外的半導體基板1。
接著，在半導體基板1的主面形成元件分離區域2。例如，在半導體基板1中形成元件分離溝，在該元件分離溝的內部埋入氧化矽膜等的絶緣膜，藉此形成元件分離區域2。該等元件分離法，稱為STI（Shallow Trench Isolation，淺溝渠隔離）法。除此之外，亦可用LOCOS（Local Oxidization of Silicon，矽局部氧化）法等形成元件分離區域2。
接著，分別在半導體基板1的核心MIS形成區域1A，形成p型井PW1，在I／O MIS形成區域2A，形成p型井PW2，在記憶體單元區域3A，形成p型井PW3。p型井PW1、PW2、PW3，係藉由將p型雜質（例如硼（B）等）進行離子注入而形成。
接著，在利用稀釋氟酸洗淨等方式使半導體基板1（p型井PW1、PW2、PW3）的表面清潔化之後，如圖46所示的，在半導體基板1的主面（p型井PW1、PW2、PW3的表面），例如，利用熱氧化法形成膜厚為2～3nm左右的氧化矽膜，作為絶緣膜（閘極絶緣膜）3。絶緣膜3，除了氧化矽膜之外，亦可使用氮氧化矽膜等其他的絶緣膜。另外，除此之外，亦可形成氧化鉿膜、氧化鋁膜（氧化鋁）或氧化鉭膜等具有比氮化矽膜更高之介電常數的金屬氧化膜，以及氧化膜等與金屬氧化膜的堆疊膜。另外，除了熱氧化法之外，亦可使用CVD法形成。另外，亦可使核心MIS形成區域1A上的絶緣膜（閘極絶緣膜）3、I／O MIS形成區域2A上的絶緣膜（閘極絶緣膜）3以及記憶體單元區域3A上的絶緣膜（閘極絶緣膜）3，分別形成不同膜厚，或是形成不同膜層種類。
接著，在半導體基板1的全面上，形成矽膜4作為導電性膜（導電體膜）。例如，使用CVD法等形成膜厚為100～200nm左右的多結晶矽膜以作為該矽膜4。亦可沉積非晶質矽膜，並實施熱處理使其結晶化（結晶化處理），以作為矽膜4。該矽膜4，在核心MIS形成區域1A成為MISFET（LT）的閘極電極GE，在I／O MIS形成區域2A成為MISFET（HT）的閘極電極GE，在記憶體單元區域3A成為記憶體單元MC的控制閘極電極CG。
接著，在記憶體單元區域3A的矽膜4中，注入n型雜質（例如砷（As）或磷（P）等）。
接著，將矽膜4的表面，藉由熱氧化例如3～10nm左右，形成很薄的氧化矽膜CP1。另外，亦可用CVD法形成該氧化矽膜CP1。接著，在氧化矽膜CP1的上部，用CVD法等，形成50～150nm左右的氮化矽膜（帽蓋絶緣膜）CP2。
接著，在控制閘極電極CG的形成預定區域，用微影法形成光阻膜（圖中未顯示），將該光阻膜當作遮罩使用，對氮化矽膜CP2、氧化矽膜CP1以及矽膜4進行蝕刻。之後，利用灰化等方式除去光阻膜，形成控制閘極電極CG（例如閘極長度為80nm左右）。將此等從微影到光阻膜除去的一連串步驟稱為圖案成形。另外，在此，係在控制閘極電極CG的上部，形成氮化矽膜CP2以及氧化矽膜CP1，惟亦可將該等膜層省略。
在此，於記憶體單元區域3A，在控制閘極電極CG之下所留下之絶緣膜3成為控制電晶體的閘極絶緣膜。另外，控制閘極電極CG所覆蓋之部分以外的絶緣膜3，可利用之後的圖案成形步驟等除去。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，使氮化矽膜CP2、氧化矽膜CP1以及矽膜4留下來。
接著，在核心MIS形成區域1A，將矽膜4的上部的氮化矽膜CP2除去。
接著，如圖47所示的，在包含氮化矽膜CP2以及氧化矽膜CP1的上部的半導體基板1上，形成絶緣膜5（5A、5N、5B）。首先，在對半導體基板1的主面進行過清潔化處理之後，如圖47所示的，在包含氮化矽膜CP2以及氧化矽膜CP1的上部的半導體基板1上，形成氧化矽膜5A。該氧化矽膜5A，例如，利用熱氧化法（宜為ISSG氧化）形成例如4nm左右的膜厚。另外，亦可用CVD法形成氧化矽膜5A。在圖中，係表示以CVD法形成時的氧化矽膜5A的形狀。接著，在氧化矽膜5A上，以CVD法沉積膜厚為例如10nm左右的氮化矽膜5N。該氮化矽膜5N，為記憶體單元的電荷累積部，且為構成絶緣膜（ONO膜）5的中間層。
接著，在氮化矽膜5N上，利用CVD法沉積膜厚為例如5nm左右的氧化矽膜5B。
利用以上的步驟，便可形成由氧化矽膜5A、氮化矽膜5N以及氧化矽膜5B所構成的絶緣膜（ONO膜）5。另外，亦可在圖47所示的核心MIS形成區域1A以及I／O MIS形成區域2A的氮化矽膜（帽蓋絶緣膜）CP2上留下絶緣膜（ONO膜）5。
另外，在本實施態樣中，係形成氮化矽膜5N作為絶緣膜5的內部的電荷累積部（具有電荷累積層、陷阱準位的絶緣膜），惟亦可使用例如氮氧化矽膜、氧化鋁膜、氧化鉿膜或氧化鉭膜等其他的絶緣膜。該等膜層係具有比氮化矽膜更高之介電常數的高介電常數膜。另外，亦可用具有矽奈米點的絶緣膜形成電荷累積層。
另外，在記憶體單元區域3A所形成的絶緣膜5，具有作為記憶體閘極電極MG的閘極絶緣膜的功能，且具有電荷保持（電荷累積）功能。因此，係以如下方式構成：具有至少3層的堆疊構造，比起外側膜層（氧化矽膜5A、5B）的位能障壁高度而言，內側膜層（氮化矽膜5N）的位能障壁高度較低。另外，各層的膜厚對於該記憶體單元的每個動作方式而言，具有最適當的數值。
接著，在絶緣膜5上，形成矽膜6作為導電性膜（導電體膜）。在絶緣膜5的上部，例如，用CVD法等形成膜厚為50～200nm左右的多結晶矽膜，作為矽膜6。亦可沉積非晶質矽膜，並實施熱處理使其結晶化（結晶化處理），以作為矽膜6。另外，亦可因應需要而將雜質導入該矽膜6。另外，該矽膜6，如後所述的，在記憶體單元區域3A成為記憶體閘極電極MG（例如閘極長度為50nm左右）。
接著，如圖48所示的，對矽膜6進行回蝕。在該回蝕步驟中，從矽膜6的表面，利用異向性的乾蝕刻將既定的膜厚量除去。利用該步驟，便可在控制閘極電極CG的兩側的側壁部，隔著絶緣膜5，使矽膜6以側壁狀（側壁膜狀）留下。此時，在核心MIS形成區域1A以及I／O MIS形成區域2A，矽膜6受到蝕刻，絶緣膜5露出。另外，在I／O MIS形成區域2A與記憶體單元區域3A的界線部，於氧化矽膜CP1與矽膜4的堆疊膜的側壁，隔著絶緣膜5，矽膜6以側壁狀（側壁膜狀）留下，而作為矽間隔部SP2。
在上述控制閘極電極CG的兩側的側壁部之中，以一側的側壁部所留下的矽膜6，形成記憶體閘極電極MG。另外，以另一側的側壁部所留下的矽膜6，形成矽間隔部SP1。上述記憶體閘極電極MG之下的絶緣膜5，則成為記憶體電晶體的閘極絶緣膜。對應於矽膜6的沉積膜厚決定了記憶體閘極長度（記憶體閘極電極MG的閘極長度）。
接著，如圖49所示的，將在控制閘極電極CG的側壁部未形成記憶體閘極電極MG該側的矽間隔部SP1，以及I／O MIS形成區域2A與記憶體單元區域3A的界線部的矽間隔部SP2（矽膜6）除去。
接著，將絶緣膜5蝕刻除去。藉此，在記憶體單元區域3A，控制閘極電極CG的上部的氮化矽膜CP2露出，p型井PW3露出。另外，在核心MIS形成區域1A，氧化矽膜CP1也被除去，矽膜4露出。
接著，在核心MIS形成區域1A，將雜質導入矽膜4。例如，將磷等的n型雜質注入矽膜4。
接著，在矽膜4的MISFET（LT）的閘極電極GE的形成預定區域以及MISFET（HT）的閘極電極GE的形成預定區域，用微影法形成光阻膜（圖中未顯示），將該光阻膜當作遮罩使用，對矽膜4進行蝕刻。之後，利用灰化等方式將光阻膜（圖中未顯示）除去，如圖50所示的，在核心MIS形成區域1A，形成MISFET（LT）的閘極電極GE，在I／O MIS形成區域2A，形成MISFET（HT）的閘極電極GE。MISFET（LT）的閘極電極GE的閘極長度，例如為40nm左右，MISFET（HT）的閘極電極GE的閘極長度，例如為1000nm左右。
另外，在各閘極電極GE之下所留下的絶緣膜3，成為各MISFET（LT、HT）的閘極絶緣膜。另外，閘極電極GE所覆蓋之部分以外的絶緣膜3，可在上述閘極電極GE形成時除去，或是利用之後的圖案成形步驟等除去。
接著，如圖51所示的，在控制閘極電極CG的一側（記憶體閘極電極MG的相反側），將具有開口的光阻膜（圖中未顯示）當作遮罩，斜向注入（斜向植入）p型雜質。藉此，在控制閘極電極CG的下部的半導體基板1形成p型的暈輪區域（p型雜質區域）HL。該p型的暈輪區域HL，並不一定要形成，惟若形成該區域，則可防止從汲極區域MD到記憶體電晶體的通道區域的空乏層的擴散，進而防止記憶體電晶體的短通道效應。藉此，便可防止記憶體電晶體的閾值電壓的降低。之後，將上述光阻膜（圖中未顯示）除去。
接著，在記憶體單元區域3A，於半導體基板1（p型井PW1）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n－ 型半導體區域7a以及n－ 型半導體區域7b。此時，n－ 型半導體區域7a，以自我對準於記憶體閘極電極MG的側壁（隔著絶緣膜5與控制閘極電極CG相隣之側的相反側的側壁）的方式形成。另外，n－ 型半導體區域7b，以自我對準於控制閘極電極CG的側壁（隔著絶緣膜5與記憶體閘極電極MG相隣之側的相反側的側壁）的方式形成。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE的兩側的半導體基板1（p型井PW1、PW2）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n－ 型半導體區域7。此時，n－ 型半導體區域7，以自我對準於閘極電極GE的側壁的方式形成。
n－ 型半導體區域7a、n－ 型半導體區域7b以及n－ 型半導體區域7，亦可用同一離子注入步驟形成，惟在此係用不同的離子注入步驟形成。像這樣，藉由用不同的離子注入步驟形成，便可將n－ 型半導體區域7a、n－ 型半導體區域7b以及n－ 型半導體區域7分別以所期望的雜質濃度以及所期望的接合深度形成。另外，亦可將核心MIS形成區域1A的n－ 型半導體區域7與I／O MIS形成區域2A的n－ 型半導體區域7形成不同的雜質濃度以及不同的接合深度。
接著，如圖52所示的，在記憶體單元區域3A，於控制閘極電極CG以及記憶體閘極電極MG的合成圖案的側壁部，形成側壁絶緣膜SW。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE的側壁部，形成側壁絶緣膜SW。例如，在半導體基板1的主面全面上沉積氧化矽膜SO，然後，在其上部沉積氮化矽膜SN，藉此形成由氧化矽膜SO以及氮化矽膜SN的堆疊膜所構成的絶緣膜。將該絶緣膜回蝕，藉此在上述合成圖案（CG、MG）的側壁部以及閘極電極GE的側壁部形成側壁絶緣膜SW。側壁絶緣膜SW，除了氧化矽膜與氮化矽膜的堆疊膜之外，亦可使用單層的氧化矽膜或單層的氮化矽膜等的絶緣膜。
接著，如圖53所示的，將控制閘極電極CG、記憶體閘極電極MG以及側壁絶緣膜SW當作遮罩，將砷（As）或磷（P）等的n型雜質，注入半導體基板1（p型井PW3），藉此形成高雜質濃度的n＋ 型半導體區域8a以及n＋ 型半導體區域8b。此時，n＋ 型半導體區域8a，在記憶體單元區域3A，以自我對準於記憶體閘極電極MG側的側壁絶緣膜SW的方式形成。另外，n＋ 型半導體區域8b，在記憶體單元區域3A，以自我對準於控制閘極電極CG側的側壁絶緣膜SW的方式形成。n＋ 型半導體區域8a，形成為比起n－ 型半導體區域7a而言，雜質濃度更高、接合深度更深的半導體區域。n＋ 型半導體區域8b，形成為比起n－ 型半導體區域7b而言，雜質濃度更高、接合深度更深的半導體區域。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE的兩側的半導體基板1（p型井PW1、PW2）中，注入砷（As）或磷（P）等的n型雜質，藉此形成n＋ 型半導體區域8。此時，n＋ 型半導體區域8，以自我對準於閘極電極GE的側壁部的側壁絶緣膜SW的方式形成。n＋ 型半導體區域8，形成為比起n－ 型半導體區域7而言，雜質濃度更高、接合深度更深的半導體區域。n＋ 型半導體區域8a、n＋ 型半導體區域8b以及n＋ 型半導體區域8，亦可形成不同的雜質濃度以及不同的接合深度。另外，亦可將核心MIS形成區域1A的n＋ 型半導體區域8與I／O MIS形成區域2A的n＋ 型半導體區域8形成不同的雜質濃度以及不同的接合深度。
利用上述步驟，在記憶體單元區域3A，形成由n－ 型半導體區域7b與n＋ 型半導體區域8b所構成，作為記憶體電晶體的汲極區域而發揮功能的n型的汲極區域MD，並形成由n－ 型半導體區域7a與n＋ 型半導體區域8a所構成，作為記憶體電晶體的源極區域而發揮功能的n型的源極區域MS。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，則形成由n－ 型半導體區域7與n＋ 型半導體區域8所構成的LDD構造的源極、汲極區域。
接著，進行使導入源極區域MS（n－ 型半導體區域7a以及n＋ 型半導體區域8a）、汲極區域MD（n－ 型半導體區域7b以及n＋ 型半導體區域8b）以及源極、汲極區域（7、8）的雜質活化的熱處理（活化處理）。
利用以上的步驟，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（圖53）。
另外，MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟，並不限於上述步驟。
＜SMT以及矽化步驟＞ 接著，如圖54所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為13nm左右的氧化矽膜，作為停止膜9。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。該停止膜9，在後述的應力施加膜10的蝕刻時，發揮作為蝕刻阻止層的功能。利用該停止膜9，便可防止構成MISFET（LT）、MISFET（HT）以及記憶體單元MC的各圖案（例如由矽膜所構成的部位等）受到吾人所不期望的蝕刻。
接著，如圖55所示的，在停止膜9上，用CVD法形成膜厚為20nm左右的氮化矽膜，作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，將I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10除去。首先，如圖56所示的，在核心MIS形成區域1A的應力施加膜10上，用微影法形成光阻膜PR5。接著，如圖57所示的，將光阻膜PR5當作遮罩使用，對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行乾蝕刻。例如，使用CH4 作為蝕刻氣體，進行等向性的乾蝕刻。藉此，僅核心MIS形成區域1A被應力施加膜10所覆蓋。換言之，僅MISFET（LT）被應力施加膜10所覆蓋。另外，I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9露出。
在此，上述蝕刻，雖係在蝕刻選擇比很大，亦即，在應力施加膜10的蝕刻速度／停止膜9的蝕刻速度很大的條件下進行，惟停止膜9仍會受到些微蝕刻。因此，I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9的膜厚，比在核心MIS形成區域1A，於應力施加膜10下所留下之停止膜9的膜厚更薄（圖57）。另外，當I／O MIS形成區域2A的停止膜9的膜厚為T92，記憶體單元區域3A的停止膜9的膜厚為T93，核心MIS形成區域1A的停止膜9的膜厚為T91時，存在T92≒T93＜T91的關係。
接著，如圖58所示的，在利用灰化處理等將光阻膜PR5除去之後，進行熱處理（亦稱退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA），作為第1處理。接著，實施約1200℃的雷射退火，作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S”表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）施加應力。另一方面，由於I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10被除去，故在MISFET（HT）以及記憶體單元MC不會受到應力施加。
另外，亦可利用該熱處理，使導入源極區域MS（n－ 型半導體區域7a以及n＋ 型半導體區域8a）、汲極區域MD（n－ 型半導體區域7b以及n＋ 型半導體區域8b）以及源極、汲極區域（7、8）的雜質活化，並省略先前的熱處理（活化處理）。另外，亦可利用該熱處理，使由非晶質矽膜所構成的矽膜4、6結晶化（結晶化處理）。
接著，如圖59所示的，將核心MIS形成區域1A的應力施加膜10S除去。在此，對構成應力施加膜10S的氮化矽膜，以蝕刻選擇比很大，亦即，以應力施加膜10S的蝕刻速度／停止膜9的蝕刻速度很大的條件，進行濕蝕刻。例如，使用磷酸（H3 PO4 ）溶液作為蝕刻液，在155℃下進行600秒鐘的濕蝕刻。藉此，核心MIS形成區域1A、I／O MIS形成區域2A以及以及記憶體單元區域3A的停止膜9便露出。
接著，如圖60所示的，將上述停止膜9除去。在此，對構成停止膜9的氧化矽膜，以蝕刻選擇比很大，亦即，以停止膜9的蝕刻速度／半導體基板1的蝕刻速度很大的條件，進行濕蝕刻。例如，使用HF溶液作為蝕刻液，在25℃下進行100秒鐘的濕蝕刻。
接著，如圖61所示的，使用金屬矽化技術，在記憶體單元區域3A，於記憶體閘極電極MG、n＋ 型半導體區域8a以及n＋ 型半導體區域8b的上部，分別形成金屬矽化物層（金屬矽化物膜）SIL。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE以及n＋ 型半導體區域8的上部，分別形成金屬矽化物層SIL。
利用該金屬矽化物層SIL，便可使擴散電阻或接觸電阻等低電阻化。該金屬矽化物層SIL，可用以下方式形成。
例如，在半導體基板1的主面全面上，形成金屬膜（圖中未顯示），對半導體基板1實施熱處理，藉此使記憶體閘極電極MG、閘極電極GE、n＋ 型半導體區域8、8a、8b的上層部分與上述金屬膜發生反應。藉此，在記憶體閘極電極MG、閘極電極GE、n＋ 型半導體區域8、8a、8b的上部，分別形成金屬矽化物層SIL。上述金屬膜，可由例如鈷（Co）膜或鎳（Ni）膜等所構成，並用濺鍍法等形成。接著，將未反應的金屬膜除去。
之後，圖示雖省略，惟在半導體基板1的主面全面上，形成層間絶緣膜（圖中未顯示）。接著，在層間絶緣膜中，例如，形成使n＋ 型半導體區域8、8a、8b的表面露出的接觸孔（圖中未顯示），在接觸孔內，埋入導電性膜，藉此形成栓塞（圖中未顯示）。接著，在埋入了栓塞的層間絶緣膜上形成配線（圖中未顯示）。
像這樣，根據本實施態樣，由於在MISFET（LT）、MISFET（HT）以及記憶體單元MC之中，僅對MISFET（LT）應用SMT，故可使半導體裝置的特性整體提高。
本案發明人，針對在MISFET（LT）、MISFET（HT）以及記憶體單元MC的全部元件均應用SMT的情況進行檢討，得到圖62所示的結果。圖62係表示SMT應用後的MISFET（LT）、MISFET（HT）以及記憶體單元MC的特性圖。
亦即，針對以下情況進行檢討：在核心MIS形成區域1A、I／O MIS形成區域2A以及記憶體單元區域3A上，於應力施加膜10亦即氮化矽膜存在的狀態下（參照例如圖55），進行熱處理，對各元件施加應力。
如圖62所示的，就MISFET（LT）而言，利用SMT的效果，可確認出通道電流（在圖62中僅表示“電流”）的增加。然而，MISFET（HT）以及記憶體單元MC的通道電流並無變化。吾人推測這是因為就閘極長度較長的MISFET（HT）或記憶體單元MC而言，SMT的效果較差，無法使通道電流增加。
另一方面，就HC而言，在MISFET（LT）、MISFET（HT）以及記憶體單元MC的全部元件中均降低。吾人認為這是因為被當作應力施加膜10使用的氮化矽膜所包含的氫（H）所造成的影響。
如圖16所示的，在被當作應力施加膜10使用的氮化矽膜中含有很多H（氫）。該氮化矽膜中的H（氫），因為施加應力的熱處理，而向MISFET的內部擴散。例如，當H（氫）到達半導體基板1（p型井）與絶緣膜3的界面時，便與矽（Si）結合，產生Si－H鍵結。然後，在MISFET驅動時，於施加高電位的汲極區域側產生熱載子，此時Si－H鍵結被切斷，形成介面狀態。當該等介面狀態形成多處時，載子會被捕獲，使MISFET的驅動能力降低。
另外，如參照圖39所說明的，被當作應力施加膜10使用的氮化矽膜中的H（氫），因為施加應力用的熱處理，而向記憶體單元的內部擴散。例如，當H（氫）到達構成絶緣膜（ONO膜）5的中間層亦即氮化矽膜5N時，在記憶體單元的電荷累積部，淺陷阱準位會增加。當欲寫入記憶體單元的電荷被保持於該等淺陷阱準位時，電荷容易脫離，記憶體單元的保持特性便劣化。
相對於此，在本實施態樣中，針對SMT的效果較差的MISFET（HT），不應用SMT，而將MISFET（HT）上的應力施加膜（氮化矽膜）10除去，故可避免上述氮化矽膜中的H（氫）導致MISFET的驅動能力降低。
另外，針對SMT的效果較差的記憶體單元MC，也同樣不應用SMT，而將記憶體單元MC上的應力施加膜（氮化矽膜）10除去，故可避免上述氮化矽膜中的H（氫）導致記憶體單元MC的特性劣化。
當然，就MISFET（LT）而言，利用SMT，可達到提高通道電流之目的。
像這樣，藉由選擇性地應用SMT，便可使半導體裝置的特性整體提高。
（應用例的説明） 在上述步驟中，係將I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10全部除去，而在該區域中使停止膜9露出（參照圖56、圖57），惟亦可將I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10，以減少其膜厚的方式，從其表面將既定的膜厚量除去。
圖63以及圖64係表示本實施態樣的應用例的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟＞ 如參照圖45～圖53所説明的，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（圖53）。
＜SMT以及矽化步驟＞ 接著，如圖63所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為5nm左右的氧化矽膜，作為停止膜9。接著，在停止膜9上，用CVD法形成膜厚為35nm左右的氮化矽膜，作為應力施加膜10。
接著，在核心MIS形成區域1A的應力施加膜10上，用微影法形成光阻膜PR6。接著，將該光阻膜PR6當作遮罩使用，從應力施加膜10的表面蝕刻既定的膜厚量。在此，從構成應力施加膜10的氮化矽膜的表面以異向性或等向性的方式乾蝕刻25nm左右的膜厚量。換言之，進行乾蝕刻直到氮化矽膜的膜厚為10nm左右為止。例如，使用CF4 作為蝕刻氣體，進行乾蝕刻。藉此，I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10的膜厚，比核心MIS形成區域1A的應力施加膜10的膜厚更薄（圖63）。另外，當I／O MIS形成區域2A的應力施加膜10的膜厚為T102，記憶體單元區域3A的應力施加膜10的膜厚為T103，核心MIS形成區域1A的應力施加膜10的膜厚為T101時，存在T102≒T103＜T101的關係。
接著，如圖64所示的，利用灰化處理等將光阻膜PR6除去。之後，進行熱處理。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA）作為第1處理。接著，實施約1200℃的雷射退火作為第2處理。藉此，在應力施加膜10產生應力。然後，利用該應力施加膜10，對核心MIS形成區域1A的MISFET（LT）施加應力。在此，對應力施加膜10施加應力用的熱處理條件，宜為1000℃以上、1秒以內的熱處理。另一方面，由於I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10其膜厚較薄，故不會對MISFET（HT）以及記憶體單元MC施加很大的應力。I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10的膜厚，宜在25nm以下。
之後，如參照圖58～圖61所説明的，將熱處理後的應力施加膜10除去，然後，將停止膜9除去。接著，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，雖在MISFET（LT）、MISFET（HT）以及記憶體單元MC上，形成應力施加膜10，並實施熱處理，惟由於使I／O MIS形成區域2A以及記憶體單元區域3A的應力施加膜10的膜厚較薄，故可降低被當作應力施加膜使用的氮化矽膜中的H（氫）的影響。因此，可降低前述的氮化矽膜中的H（氫）所造成的MISFET（HT）或記憶體單元MC的特性劣化的程度。
另外，在本實施態樣中，由於在I／O MIS形成區域2A以及記憶體單元區域3A仍留著很薄的應力施加膜10，故I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9與核心MIS形成區域1A的停止膜9不會產生膜厚差。
亦即，在圖59中，I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9的膜厚，比核心MIS形成區域1A的停止膜9的膜厚更薄。此時，因為停止膜9的留下膜厚或膜厚差，蝕刻的控制變得比較困難。
亦即，當以厚膜部為基準進行蝕刻時，在薄膜部會變成過度蝕刻狀態，例如，構成側壁絶緣膜SW的氧化矽膜SO的端部，在圖65中被圓圈所包圍的部位會受到蝕刻。若金屬矽化物層SIL形成在該等部位的話，則可能會發生漏電流增加或耐壓劣化等問題。圖65係用來說明本實施態樣的應用例的半導體裝置的製造步驟的功效的主要部位剖面圖。
另外，當以薄膜部為基準進行蝕刻時，可能會在厚膜部產生停止膜9的殘渣。在該等殘渣上，金屬矽化物層SIL無法充分形成，可能會導致不良情況。
相對於此，根據本實施態樣，藉由消除停止膜9的膜厚差，便可避免在上述吾人所不希望的部位形成金屬矽化物層SIL，或是避免因為停止膜9的殘渣而金屬矽化物層SIL無法形成。因此，例如，即使將氧化矽膜形成為5nm左右的薄膜，亦可消除停止膜9的膜厚差，進而形成良好的金屬矽化物層SIL。
另外，在本實施態樣中，亦可使用FG型記憶體單元作為記憶體單元。亦即，在具有MISFET（LT）、MISFET（HT）以及FG型記憶體單元的半導體裝置中，像本實施態樣這樣，藉由將記憶體單元區域等的應力施加膜10除去，並選擇性應用SMT，便可使半導體裝置的特性整體提高。
另外，在具有MISFET（LT）、MISFET（HT）以及FG型記憶體單元的半導體裝置中，像本實施態樣的應用例這樣，將記憶體單元區域等的應力施加膜，以減少其膜厚的方式，從其表面將既定的膜厚量除去。藉此，便可降低被當作應力施加膜使用的氮化矽膜中的H（氫）所造成的記憶體單元的特性劣化的程度。另外，可消除停止膜9的膜厚差，並形成良好的金屬矽化物層。
（實施態樣4） 以下，參照圖式説明本實施態樣的半導體裝置（半導體記憶裝置）的構造。圖66～圖72，係表示本實施態樣的半導體裝置的製造步驟的主要部位剖面圖。在表示本實施態樣的半導體裝置的製造步驟的圖式之中，參照最終步驟圖，亦即圖72，針對本實施態樣的半導體裝置的構造進行説明。
［構造説明］ 如圖72所示的，本實施態樣的半導體裝置，與實施態樣3同樣，具有MISFET（LT）、MISFET（HT）以及記憶體單元MC。
MISFET（LT）、MISFET（HT）以及記憶體單元MC的主要構造，與實施態樣3的情況相同。
在此，於本實施態樣（圖72）中，在MISFET（LT）、MISFET（HT）以及記憶體單元MC之中，於MISFET（LT）以及MISFET（HT），係利用SMT對通道區域施加應力。另一方面，於記憶體單元MC，並未利用SMT對通道區域施加應力。
該SMT，如前所述的，係藉由從MISFET的閘極電極的上部以及側面部，對通道區域施加應力，使通道區域的結晶變形，進而使通道區域中的載子移動率提高的技術。
因此，於本實施態樣（圖72）中，在MISFET（LT）、MISFET（HT）以及記憶體單元MC之中，係利用SMT使MISFET（LT）以及MISFET（HT）的通道區域的結晶間隔產生變化。另一方面，於記憶體單元MC，由於並未應用SMT，故並無SMT所造成之通道區域的結晶間隔的變化。像這樣，在本實施態樣的半導體裝置中，並未將SMT應用於所有的元件，而是選擇性地應用SMT，藉此可使半導體裝置的特性整體提高。在以下的「製法説明」的部分，更進一步詳細説明。
［製法説明］ 接著，參照圖66～圖72説明本實施態樣的半導體裝置的製造方法。
＜MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟＞ 如在實施態樣3中參照圖45～圖53所説明的，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（圖53）。
＜SMT以及矽化步驟＞ 接著，如圖66所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為13nm左右的氧化矽膜，作為停止膜9。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。該停止膜9，在後述的應力施加膜10的蝕刻時，發揮作為蝕刻阻止層的功能。利用該停止膜9，便可防止構成MISFET（LT）、MISFET（HT）以及記憶體單元MC的各圖案（例如由矽膜所構成的部位等）受到吾人所不期望的蝕刻。
接著，在停止膜9上，用CVD法形成膜厚為20nm左右的氮化矽膜，作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，將記憶體單元區域3A的應力施加膜10除去。首先，如圖67所示的，在核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10上，用微影法形成光阻膜PR7。接著，如圖68所示的，將光阻膜PR7當作遮罩使用，對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行乾蝕刻。例如，使用CH4 作為蝕刻氣體，進行等向性的乾蝕刻。藉此，核心MIS形成區域1A以及I／O MIS形成區域2A被應力施加膜10所覆蓋。換言之，MISFET（LT）以及MISFET（HT）被應力施加膜10所覆蓋。另外，記憶體單元區域3A的停止膜9露出。
在此，上述蝕刻，雖係在蝕刻選擇比很大，亦即，在應力施加膜10的蝕刻速度／停止膜9的蝕刻速度很大的條件下進行，惟停止膜9仍會受到些微蝕刻。因此，記憶體單元區域3A的停止膜9的膜厚，比在核心MIS形成區域1A以及I／O MIS形成區域2A，於應力施加膜10下所留下之停止膜9的膜厚更薄（圖68）。另外，當I／O MIS形成區域2A的停止膜9的膜厚為T92，記憶體單元區域3A的停止膜9的膜厚為T93，核心MIS形成區域1A的停止膜9的膜厚為T91時，存在T93＜T92≒T91的關係。
接著，如圖69所示的，在利用灰化處理等將光阻膜PR7除去之後，進行熱處理（亦稱退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA），作為第1處理。接著，實施約1200℃的雷射退火，作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S”表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）以及I／O MIS形成區域2A的MISFET（HT）施加應力。另一方面，由於記憶體單元區域3A的應力施加膜10被除去，故在記憶體單元MC不會受到應力施加。
另外，亦可利用該熱處理，使導入源極區域MS（n－ 型半導體區域7a以及n＋ 型半導體區域8a）、汲極區域MD（n－ 型半導體區域7b以及n＋ 型半導體區域8b）以及源極、汲極區域（7、8）的雜質活化，並省略先前的熱處理（活化處理）。另外，亦可利用該熱處理，使由非晶質矽膜所構成的矽膜4、6結晶化（結晶化處理）。
接著，如圖70所示的，將核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10S除去。在此，對構成應力施加膜10S的氮化矽膜，以蝕刻選擇比很大，亦即，以應力施加膜10S的蝕刻速度／停止膜9的蝕刻速度很大的條件，進行濕蝕刻。例如，使用磷酸（H3 PO4 ）溶液作為蝕刻液，在155℃下進行600秒鐘的濕蝕刻。藉此，核心MIS形成區域1A、I／O MIS形成區域2A以及以及記憶體單元區域3A的停止膜9便露出。
接著，如圖71所示的，將上述停止膜9除去。在此，對構成停止膜9的氧化矽膜，以蝕刻選擇比很大，亦即，以停止膜9的蝕刻速度／半導體基板1的蝕刻速度很大的條件，進行濕蝕刻。例如，使用HF溶液作為蝕刻液，在25℃下進行100秒鐘的濕蝕刻。
接著，如圖72所示的，使用金屬矽化技術，在記憶體單元區域3A，於記憶體閘極電極MG、n＋ 型半導體區域8a以及n＋ 型半導體區域8b的上部，分別形成金屬矽化物層（金屬矽化物膜）SIL。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE以及n＋ 型半導體區域8的上部，分別形成金屬矽化物層SIL。
利用該金屬矽化物層SIL，便可使擴散電阻或接觸電阻等低電阻化。該金屬矽化物層SIL，可用與實施態樣3的情況同樣的方式形成。
之後，圖示雖省略，惟在半導體基板1的主面全面上，形成層間絶緣膜（圖中未顯示）。接著，在層間絶緣膜中，例如，形成使n＋ 型半導體區域8、8a、8b的表面露出的接觸孔（圖中未顯示），在接觸孔內，埋入導電性膜，藉此形成栓塞（圖中未顯示）。接著，在埋入了栓塞的層間絶緣膜上形成配線（圖中未顯示）。
像這樣，根據本實施態樣，針對SMT的效果較差的記憶體單元MC，亦不應用SMT，而將記憶體單元MC上的應力施加膜（氮化矽膜）10除去，故如在實施態樣3中所詳細説明的，可避免氮化矽膜中的H（氫）導致記憶體單元MC的特性劣化（參照圖39）。
當然，就MISFET（LT）而言，利用SMT，可達到提高通道電流之目的。
另外，就MISFET（HT）而言，雖SMT的效果較差，氮化矽膜中的H（氫）仍會導致HC的降低（參照圖62），然而其程度並不像記憶體單元MC那麼大，例如，只有記憶體單元的HC劣化程度的10％左右，因此即便在MISFET（HT）上使應力施加膜（氮化矽膜）10留下，對HC的降低的影響也很小。如是，在本實施態樣中，亦可使半導體裝置的特性整體提高。
像這樣，藉由選擇性地應用SMT，便可使半導體裝置的特性整體提高。
（應用例的説明） 在上述步驟中，係將記憶體單元區域3A的應力施加膜10全部除去，而在該區域中使停止膜9露出（參照圖67、圖68），惟亦可將記憶體單元區域3A的應力施加膜10，以減少其膜厚的方式，從其表面將既定的膜厚量除去。
圖73以及圖74，係表示本實施態樣的應用例的半導體裝置的製造步驟的主要部位剖面圖。
＜MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟＞ 如在實施態樣3中參照圖45～圖53所説明的，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（圖53）。
＜SMT以及矽化步驟＞ 接著，如圖73所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為5nm左右的氧化矽膜，作為停止膜9。接著，在停止膜9上，用CVD法形成膜厚為35nm左右的氮化矽膜，作為應力施加膜10。
接著，在核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10上，用微影法形成光阻膜PR8。接著，將該光阻膜PR8當作遮罩使用，從應力施加膜10的表面蝕刻既定的膜厚量。在此，從構成應力施加膜10的氮化矽膜的表面以異向性或等向性的方式乾蝕刻25nm左右的膜厚量。換言之，進行乾蝕刻直到氮化矽膜的膜厚為10nm左右為止。例如，使用CF4 作為蝕刻氣體，進行乾蝕刻。藉此，記憶體單元區域3A的應力施加膜10的膜厚，比核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10的膜厚更薄（圖73）。另外，當I／O MIS形成區域2A的應力施加膜10的膜厚為T102，記憶體單元區域3A的應力施加膜10的膜厚為T103，核心MIS形成區域1A的應力施加膜10的膜厚為T101時，存在T103＜T102≒T101的關係。
接著，如圖74所示的，利用灰化處理等將光阻膜PR8除去。之後，進行熱處理。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA）作為第1處理。接著，實施約1200℃的雷射退火作為第2處理。藉此，在應力施加膜10產生應力。然後，利用該應力施加膜10，對核心MIS形成區域1A的MISFET（LT）以及I／O MIS形成區域2A的MISFET（HT）施加應力。在此，對應力施加膜10施加應力用的熱處理條件，宜為1000℃以上、1秒以內的熱處理。另一方面，由於記憶體單元區域3A的應力施加膜10其膜厚較薄，故不會對記憶體單元MC施加很大的應力。記憶體單元區域3A的應力施加膜10的膜厚，宜在20nm以下。
之後，如參照圖69～圖72所説明的，將熱處理後的應力施加膜10除去，然後，將停止膜9除去。接著，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，雖在MISFET（LT）、MISFET（HT）以及記憶體單元MC上，形成應力施加膜10，並實施熱處理，惟由於使記憶體單元區域3A的應力施加膜10的膜厚較薄，故可降低被當作應力施加膜使用的氮化矽膜中的H（氫）的影響。因此，可降低前述的氮化矽膜中的H（氫）所造成的記憶體單元MC的特性劣化的程度。
另外，在本實施態樣中，由於在記憶體單元區域3A仍留著很薄的應力施加膜10，故記憶體單元區域3A的停止膜9與核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9不會產生膜厚差。
因此，如在實施態樣3的應用例中所詳細説明的，可避免在吾人所不希望的部位形成金屬矽化物層SIL，或是避免因為停止膜9的殘渣而金屬矽化物層SIL無法形成。因此，例如，即使將氧化矽膜形成為5nm左右的薄膜，亦可消除停止膜9的膜厚差，進而形成良好的金屬矽化物層SIL。
另外，就MISFET（HT）而言，如前所述的，雖SMT的效果較差，氮化矽膜中的H（氫）仍會導致HC的降低（參照圖62），然而其程度並不像記憶體單元MC那麼大，故其影響很小。
另外，在本實施態樣中，亦可使用FG型記憶體單元作為記憶體單元。亦即，在具有MISFET（LT）、MISFET（HT）以及FG型記憶體單元的半導體裝置中，像本實施態樣這樣，藉由將記憶體單元區域等的應力施加膜10除去，並選擇性應用SMT，便可使半導體裝置的特性整體提高。
另外，在具有MISFET（LT）、MISFET（HT）以及FG型記憶體單元的半導體裝置中，像本實施態樣的應用例這樣，將記憶體單元區域等的應力施加膜，以減少其膜厚的方式，從其表面將既定的膜厚量除去。藉此，便可降低被當作應力施加膜使用的氮化矽膜中的H（氫）所造成的記憶體單元的特性劣化的程度。另外，可消除停止膜9的膜厚差，並形成良好的金屬矽化物層。
（實施態樣5） 在上述實施態樣4中，係將光阻膜PR7當作遮罩使用，並對應力施加膜10進行等向性的乾蝕刻（參照圖68），惟亦可將由氧化矽膜等所構成的硬遮罩當作遮罩，對應力施加膜10進行蝕刻。
圖75～圖83係表示本實施態樣的半導體裝置的製造步驟的主要部位剖面圖。本實施態樣的半導體裝置的構造，與實施態樣4的情況相同。
接著，參照圖75～圖83説明本實施態樣的半導體裝置的製造方法。
＜MISFET（LT）、MISFET（HT）以及記憶體單元MC的形成步驟＞ 如在實施態樣3中參照圖45～圖53所説明的，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（圖53）。
＜SMT以及矽化步驟＞ 接著，如圖75所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，用CVD法形成膜厚為5nm左右的氧化矽膜，作為停止膜9。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。該停止膜9，在後述的應力施加膜10的蝕刻時，發揮作為蝕刻阻止層的功能。利用該停止膜9，便可防止構成MISFET（LT）、MISFET（HT）以及記憶體單元MC的各圖案（例如由矽膜所構成的部位等）受到吾人所不希望的蝕刻。
接著，在停止膜9上，用CVD法形成膜厚為20nm左右的氮化矽膜，作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，在應力施加膜10上形成由與停止膜9相同的材料所構成的絶緣膜作為硬遮罩（遮罩膜）11。在此，例如，用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法形成氧化矽膜。
接著，如圖76所示的，在核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10上，用微影法形成光阻膜PR9。
接著，如圖76所示的，將光阻膜PR9當作遮罩使用，對硬遮罩11進行蝕刻。在此，對構成硬遮罩11的氧化矽膜進行乾蝕刻。例如，使用CF4 作為蝕刻氣體，進行等向性的乾蝕刻。藉此，核心MIS形成區域1A以及I／O MIS形成區域2A，被硬遮罩11所覆蓋。在此，上述蝕刻，係在蝕刻選擇比很大，亦即，在硬遮罩11的蝕刻速度／應力施加膜10的蝕刻速度很大的條件下進行。接著，如圖77所示的，利用灰化處理等將光阻膜PR9除去。
接著，如圖78所示的，將硬遮罩11當作遮罩使用，對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行濕蝕刻。例如，使用磷酸（H3 PO4 ）溶液作為蝕刻液，進行濕蝕刻。藉此，核心MIS形成區域1A以及I／O MIS形成區域2A，被應力施加膜10所覆蓋。另外，記憶體單元區域3A的停止膜9露出。
接著，進行熱處理（亦稱退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA），作為第1處理。接著，實施約1200℃的雷射退火，作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S”表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）以及I／O MIS形成區域2A的MISFET（HT）施加應力。另一方面，由於記憶體單元區域3A的應力施加膜10被除去，故在記憶體單元MC不會受到應力施加。
另外，亦可利用該熱處理，使導入源極區域MS（n－ 型半導體區域7a以及n＋ 型半導體區域8a）、汲極區域MD（n－ 型半導體區域7b以及n＋ 型半導體區域8b）以及源極、汲極區域（7、8）的雜質活化，並省略先前的熱處理（活化處理）。另外，亦可利用該熱處理，使由非晶質矽膜所構成的矽膜4、6結晶化（結晶化處理）。
接著，如圖79所示的，在記憶體單元區域3A的停止膜9上，用微影法形成光阻膜PR10。接著，將光阻膜PR10當作遮罩使用，對硬遮罩11進行蝕刻。在此，對構成硬遮罩11的氧化矽膜進行濕蝕刻。例如，用HF作為蝕刻液進行濕蝕刻。接著，如圖80所示的，利用灰化處理等將光阻膜PR10除去。
接著，如圖81所示的，將核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10S除去。在此，對構成應力施加膜10S的氮化矽膜，以蝕刻選擇比很大，亦即，以應力施加膜10S的蝕刻速度／停止膜9的蝕刻速度很大的條件，進行濕蝕刻。例如，使用磷酸（H3 PO4 ）溶液作為蝕刻液，在155℃下進行600秒鐘的濕蝕刻。藉此，核心MIS形成區域1A、I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9便露出。
接著，如圖82所示的，將上述停止膜9除去。在此，對構成停止膜9的氧化矽膜，以蝕刻選擇比很大，亦即，以停止膜9的蝕刻速度／半導體基板1的蝕刻速度很大的條件，進行濕蝕刻。例如，使用HF溶液作為蝕刻液，在25℃下進行100秒鐘的濕蝕刻。
接著，如圖83所示的，使用金屬矽化技術，在記憶體單元區域3A，於記憶體閘極電極MG、n＋ 型半導體區域8a以及n＋ 型半導體區域8b的上部，分別形成金屬矽化物層（金屬矽化物膜）SIL。另外，在核心MIS形成區域1A以及I／O MIS形成區域2A，於閘極電極GE以及n＋ 型半導體區域8的上部，分別形成金屬矽化物層SIL。
利用該金屬矽化物層SIL，便可使擴散電阻或接觸電阻等低電阻化。該金屬矽化物層SIL，可用與實施態樣3的情況同樣的方式形成。
之後，圖示雖省略，惟在半導體基板1的主面全面上，形成層間絶緣膜（圖中未顯示）。接著，在層間絶緣膜中，例如，形成使n＋ 型半導體區域8、8a、8b的表面露出的接觸孔（圖中未顯示），在接觸孔內，埋入導電性膜，藉此形成栓塞（圖中未顯示）。接著，在埋入了栓塞的層間絶緣膜上形成配線（圖中未顯示）。
像這樣，根據本實施態樣，除了在實施態樣4所説明的效果之外，由於將硬遮罩11當作遮罩並對應力施加膜10進行濕蝕刻，故比起使用乾蝕刻的情況而言，更容易將角落部位的應力施加膜10除去，因此可減少應力施加膜10的殘渣。
（實施態樣6） 在上述實施態樣4以及上述實施態樣5中，於除去記憶體單元區域3A的應力施加膜10時，記憶體單元區域3A的停止膜9與核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9可能會產生膜厚差（參照圖68、圖78）。吾人亦可用膜厚調整膜矯正該膜厚差。
（第1例） 圖84～圖86係表示本實施態樣的第1例的半導體裝置的製造步驟的主要部位剖面圖。本實施態樣的半導體裝置的構造，與實施態樣4的情況相同。另外，到圖69的製造步驟，與實施態樣4相同。然而，形成膜厚為5nm左右的氧化矽膜作為停止膜9。
在上述實施態樣4中，如圖69所示的，記憶體單元區域3A的停止膜9的膜厚，比核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9的膜厚更薄。當I／O MIS形成區域2A的停止膜9的膜厚為T92，記憶體單元區域3A的停止膜9的膜厚為T93，核心MIS形成區域1A的停止膜9的膜厚為T91時，存在T93＜T92≒T91的關係。
因此，如圖84所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，形成由與停止膜9相同的材料所構成的膜層，作為膜厚調整膜12。在此，用CVD法形成膜厚為5nm左右的氧化矽膜（絶緣膜）。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。
接著，如圖85所示的，在記憶體單元區域3A的膜厚調整膜12上，用微影法形成光阻膜PR11。
接著，將光阻膜PR11當作遮罩使用，對膜厚調整膜12進行蝕刻。在此，對構成膜厚調整膜12的氧化矽膜進行乾蝕刻。接著，利用灰化處理等將光阻膜PR11除去，然後，將應力施加膜10S除去。藉此，如圖86所示的，在記憶體單元區域3A，形成停止膜9以及膜厚調整膜12的堆疊膜，在核心MIS形成區域1A以及I／O MIS形成區域2A，停止膜9露出。
另外，在此，係將膜厚調整膜12的膜厚設為5nm左右，惟膜厚調整膜12的膜厚可根據T92與T93的差適當調整。
接著，與實施態樣4同樣，將膜厚調整膜12以及停止膜9除去。在此，根據本實施態樣，由於利用膜厚調整膜12，矯正MISFET（LT）、MISFET（HT）以及記憶體單元MC上的氧化矽膜（膜厚調整膜12以及停止膜9）的膜厚差，故蝕刻變得比較容易控制。例如，如在實施態樣3的應用例中所詳細説明的，可避免膜厚差所導致的不良情況，例如，在吾人所不希望的部位形成金屬矽化物層SIL，或是因為停止膜9的殘渣而無法形成金屬矽化物層SIL。
之後，與實施態樣4同樣，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，除了在實施態樣4所説明的效果之外，更可避免因為停止膜9的膜厚差所導致的不良情況。
（第2例） 圖87～圖89係表示本實施態樣的第2例的半導體裝置的製造步驟的主要部位剖面圖。本實施態樣的半導體裝置的構造，與實施態樣5的情況相同。另外，到圖78的製造步驟，與實施態樣5同樣。
在上述實施態樣5中，如圖78所示的，記憶體單元區域3A的停止膜9的膜厚，比核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9的膜厚更薄。當I／O MIS形成區域2A的停止膜9的膜厚為T92，記憶體單元區域3A的停止膜9的膜厚為T93，核心MIS形成區域1A的停止膜9的膜厚為T91時，存在T93＜T92≒T91的關係。
因此，如圖87所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，形成由與停止膜9相同的材料所構成的膜層，作為膜厚調整膜12。在此，用CVD法形成膜厚為5nm左右的氧化矽膜（絶緣膜）。例如，利用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法，形成氧化矽膜。
接著，如圖88所示的，在記憶體單元區域3A的膜厚調整膜12上，用微影法形成光阻膜PR12。
接著，將光阻膜PR12當作遮罩使用，對膜厚調整膜12以及硬遮罩11進行蝕刻。在此，對構成膜厚調整膜12以及硬遮罩11的氧化矽膜進行乾蝕刻。接著，利用灰化處理等將光阻膜PR12除去，然後，將應力施加膜10S除去。藉此，如圖89所示的，在記憶體單元區域3A，形成停止膜9以及膜厚調整膜12的堆疊膜，在核心MIS形成區域1A以及I／O MIS形成區域2A，停止膜9露出。
另外，在此，係將膜厚調整膜12的膜厚設為5nm左右，惟膜厚調整膜12的膜厚可根據T92與T93的差適當調整。
接著，與實施態樣5同樣，將膜厚調整膜12以及停止膜9除去。在此，根據本實施態樣，由於利用膜厚調整膜12，矯正MISFET（LT）、MISFET（HT）以及記憶體單元MC上的氧化矽膜（膜厚調整膜12以及停止膜9）的膜厚差，故蝕刻變得比較容易控制。例如，如在實施態樣3的應用例中所詳細説明的，可避免膜厚差所導致的不良情況，例如，在吾人所不希望的部位形成金屬矽化物層SIL，或是因為停止膜9的殘渣而無法形成金屬矽化物層SIL。
之後，與實施態樣5同樣，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，除了在實施態樣5所説明的效果之外，更可避免因為停止膜9的膜厚差所導致的不良情況。
另外，在本實施態樣中所説明的利用膜厚調整膜12矯正停止膜9的膜厚差的步驟，亦可應用於實施態樣1～3中。
例如，亦可在實施態樣1的應力施加膜10S的除去步驟之前（參照圖11），形成膜厚調整膜12。另外，亦可在實施態樣2的應力施加膜10S的除去步驟之前（參照圖34），形成膜厚調整膜12。另外，亦可在實施態樣3的應力施加膜10S的除去步驟之前（參照圖58），形成膜厚調整膜12。
（實施態樣7） 在上述實施態樣4以及上述實施態樣5中，在將記憶體單元區域3A的應力施加膜10除去時，記憶體單元區域3A的停止膜9與核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9可能會產生膜厚差（參照圖68、圖78）。亦可考慮該膜厚差，預先調整停止膜9的膜厚。
（第1例） 圖90～圖95係表示本實施態樣的第1例的半導體裝置的製造步驟的主要部位剖面圖。
首先，與實施態樣4同樣，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（參照圖90）。
接著，如圖90所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，與實施態樣4同樣，用CVD法形成膜厚為13nm左右的氧化矽膜作為停止膜9。
接著，在記憶體單元區域3A的停止膜9上，用微影法形成光阻膜PR13。
接著，如圖91所示的，將光阻膜PR13當作遮罩使用，從停止膜9的表面蝕刻既定的膜厚量。在此，從構成停止膜9的氧化矽膜的表面以異向性或等向性的方式乾蝕刻5nm左右的膜厚量。例如，使用CF4 作為蝕刻氣體，進行乾蝕刻。接著，利用灰化處理等將光阻膜PR13除去。
接著，如圖92所示的，在停止膜9上，用CVD法形成膜厚為20nm左右的氮化矽膜，作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，將記憶體單元區域3A的應力施加膜10除去。首先，如圖93所示的，在核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10上，用微影法形成光阻膜PR14。接著，將光阻膜PR14當作遮罩使用，對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行乾蝕刻。例如，使用CF4 作為蝕刻氣體，進行等向性的乾蝕刻。藉此，核心MIS形成區域1A以及I／O MIS形成區域2A被應力施加膜10所覆蓋。換言之，MISFET（LT）以及MISFET（HT）被應力施加膜10所覆蓋。另外，記憶體單元區域3A的停止膜9露出。
在此，上述蝕刻，雖係在蝕刻選擇比很大，亦即，在應力施加膜10的蝕刻速度／停止膜9的蝕刻速度很大的條件下進行，惟停止膜9仍會受到些微（例如5nm左右）蝕刻。
然而，在本實施態樣中，由於將核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9從其表面預先蝕刻5nm左右，故在上述記憶體單元區域3A的應力施加膜10的除去步驟之後，停止膜9的膜厚差受到矯正。換言之，與實施態樣4（圖68）的情況相比，停止膜9的膜厚差減少。例如，當I／O MIS形成區域2A的停止膜9的膜厚為T92，記憶體單元區域3A的停止膜9的膜厚為T93，核心MIS形成區域1A的停止膜9的膜厚為T91時，可形成T93≒T92≒T91的關係。
接著，如圖94所示的，在利用灰化處理等將光阻膜PR14除去之後，進行熱處理（亦稱退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA），作為第1處理。接著，實施約1200℃的雷射退火，作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S”表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）以及I／O MIS形成區域2A的MISFET（HT）施加應力。另一方面，由於記憶體單元區域3A的應力施加膜10被除去，故在記憶體單元MC不會受到應力施加。
接著，如圖95所示的，將核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10S除去。藉此，核心MIS形成區域1A、I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9便露出。
接著，將上述停止膜9除去（乾蝕刻）。例如，使用CF4 作為蝕刻氣體，進行等向性的乾蝕刻。在此，根據本實施態樣，由於將核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9從其表面預先蝕刻既定的膜厚量，故在應力施加膜10S的除去步驟之後所留下的停止膜9的膜厚差受到矯正（圖95）。因此，停止膜9的蝕刻的控制變得比較容易。例如，如在實施態樣3的應用例中所詳細説明的，可避免膜厚差所導致的不良情況，例如，在吾人所不希望的部位形成金屬矽化物層SIL，或是因為停止膜9的殘渣而無法形成金屬矽化物層SIL。
之後，與實施態樣4同樣，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，除了在實施態樣4所説明的效果之外，更可避免因為停止膜9的膜厚差所導致的不良情況。
（第2例） 圖96～圖102係表示本實施態樣的第2例的半導體裝置的製造步驟的主要部位剖面圖。
首先，與實施態樣5同樣，在核心MIS形成區域1A，形成MISFET（LT），在I／O MIS形成區域2A，形成MISFET（HT），在記憶體單元區域3A，形成記憶體單元MC（參照圖96）。
接著，如圖96所示的，在包含MISFET（LT）、MISFET（HT）以及記憶體單元MC的半導體基板1上，與實施態樣5同樣，用CVD法形成氧化矽膜作為停止膜9。在此，形成膜厚為13nm左右的的氧化矽膜。
接著，在記憶體單元區域3A的停止膜9上，用微影法形成光阻膜PR15。
接著，如圖97所示的，將光阻膜PR15當作遮罩使用，從停止膜9的表面蝕刻既定的膜厚量。在此，從構成停止膜9的氧化矽膜的表面以異向性或等向性的方式乾蝕刻5nm左右的膜厚量。例如，使用CF4 作為蝕刻氣體，進行乾蝕刻。接著，利用灰化處理等將光阻膜PR15除去。
接著，如圖98所示的，在停止膜9上，用CVD法形成膜厚為20nm左右的氮化矽膜，作為應力施加膜10。例如，利用以HCD（六氯二矽烷）與NH3 （氨）為原料氣體的CVD法，形成氮化矽膜。
接著，在停止膜9上形成由與停止膜9相同的材料所構成的絶緣膜作為硬遮罩11。在此，例如，用以TEOS（四乙氧基矽烷）與臭氧（O3 ）為原料氣體的CVD法形成氧化矽膜。
接著，如圖99所示的，在核心MIS形成區域1A以及I／O MIS形成區域2A的硬遮罩11上，用微影法形成光阻膜PR16。接著，將光阻膜PR16當作遮罩使用，與實施態樣5同樣，對硬遮罩11進行蝕刻。接著，利用灰化處理等將光阻膜PR16除去。
接著，如圖100所示的，將硬遮罩11當作遮罩使用，對應力施加膜10進行蝕刻。在此，對構成應力施加膜10的氮化矽膜進行濕蝕刻。例如，使用磷酸（H3 PO4 ）作為蝕刻液進行濕蝕刻。藉此，核心MIS形成區域1A以及I／O MIS形成區域2A被應力施加膜10所覆蓋。另外，記憶體單元區域3A的停止膜9露出。
接著，進行熱處理（亦稱退火）。例如，實施約1000℃且1秒以內的瞬間退火（亦稱spike RTA），作為第1處理。接著，實施約1200℃的雷射退火，作為第2處理。藉此，在應力施加膜10產生應力。將熱處理後，亦即，施加了應力的狀態的應力施加膜以“10S”表示。利用該應力施加膜10S，對核心MIS形成區域1A的MISFET（LT）以及I／O MIS形成區域2A的MISFET（HT）施加應力。另一方面，由於記憶體單元區域3A的應力施加膜10被除去，故在記憶體單元MC不會受到應力施加。
接著，如圖101所示的，在記憶體單元區域3A的停止膜9上，用微影法形成光阻膜PR17。接著，將光阻膜PR17當作遮罩使用，對硬遮罩11進行蝕刻。在此，對構成硬遮罩11的氧化矽膜進行濕蝕刻。例如，使用HF作為蝕刻液進行濕蝕刻。接著，如圖102所示的，利用灰化處理等將光阻膜PR17除去。
接著，將核心MIS形成區域1A以及I／O MIS形成區域2A的應力施加膜10S除去。藉此，核心MIS形成區域1A、I／O MIS形成區域2A以及記憶體單元區域3A的停止膜9便露出。
接著，將上述停止膜9除去（乾蝕刻）。例如，使用CF4 作為蝕刻氣體，進行等向性的乾蝕刻。在此，根據本實施態樣，由於將核心MIS形成區域1A以及I／O MIS形成區域2A的停止膜9從其表面預先蝕刻既定的膜厚量，故在應力施加膜10S的除去步驟之後所留下的停止膜9的膜厚差受到矯正（圖102）。因此，停止膜9的蝕刻的控制變得比較容易。例如，如在實施態樣3的應用例中所詳細説明的，可避免膜厚差所導致的不良情況，例如，在吾人所不希望的部位形成金屬矽化物層SIL，或是因為停止膜9的殘渣而無法形成金屬矽化物層SIL。
之後，與實施態樣5同樣，用金屬矽化技術，形成金屬矽化物層（金屬矽化物膜）SIL。
像這樣，根據本實施態樣，除了在實施態樣5所説明的效果之外，更可避免因為停止膜9的膜厚差所導致的不良情況。
另外，在本實施態樣中所説明的，預先調整停止膜9的膜厚以矯正停止膜9的膜厚差的步驟，亦可應用於實施態樣1～3中。
例如，亦可在實施態樣1的應力施加膜10的形成步驟之前（參照圖7），預先調整停止膜9的膜厚。另外，亦可在實施態樣2的應力施加膜10的形成步驟之前（參照圖30），預先調整停止膜9的膜厚。另外，亦可在實施態樣3的應力施加膜10的形成步驟之前（參照圖54），預先調整停止膜9的膜厚。
再者，在上述實施態樣1～7中，就MISFET（LT）以及MISFET（HT）而言，係以n通道型MISFET為例進行説明，惟p通道型MISFET亦可發揮同樣的效果，此點已為本案發明人所檢討確認。亦即，即使在使用p通道型MISFET作為MISFET（LT）以及MISFET（HT）的情況下，藉由應用上述實施態樣1～7的SMT步驟，亦可發揮在各實施態樣所説明之效果。
以上，係根據實施態樣具體説明本案發明人之發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內，可存在各種變化實施例，自不待言。
［附註1］ 一種半導體裝置的製造方法，包含： （a）準備好具有形成在第1區域的第1MISFET、形成在第2區域的第2MISFET以及形成在第3區域的非揮發性記憶體單元的半導體基板的步驟； （b）在該第1MISFET、該第2MISFET以及該非揮發性記憶體單元的上部形成第1絶緣膜的步驟； （c）在該第1絶緣膜上形成第2絶緣膜的步驟； （d）將該第2區域以及該第3區域的該第2絶緣膜除去的步驟；以及 （e）在該（d）步驟之後，實施熱處理，以對該第1MISFET施加應力的步驟； 該第1MISFET的閘極長度比該第2MISFET的閘極長度更短； 該非揮發性記憶體單元包含： 形成在該半導體基板的上部的第1閘極電極；以及 形成在該第1閘極電極以及該半導體基板之間，內部具有電荷累積部的第1閘極絶緣膜。
［附註2］ 一種半導體裝置的製造方法，包含： （a）準備好具有形成在第1區域的第1MISFET、形成在第2區域的第2MISFET以及形成在第3區域的非揮發性記憶體單元的半導體基板的步驟； （b）在該第1MISFET、該第2MISFET以及該非揮發性記憶體單元的上部形成第1絶緣膜的步驟； （c）在該第1絶緣膜上形成第2絶緣膜的步驟； （d）將該第3區域的該第2絶緣膜除去的步驟；以及 （e）在該（d）步驟之後，實施熱處理，以對該第1MISFET施加應力的步驟； 該第1MISFET的閘極長度比該第2MISFET的閘極長度更短； 該非揮發性記憶體單元包含： 形成在該半導體基板的上部的第1閘極電極；以及 形成在該第1閘極電極以及該半導體基板之間，內部具有電荷累積部的第1閘極絶緣膜。
［附註3］ 一種半導體裝置的製造方法，包含： （a）準備好具有形成在第1區域的第1MISFET以及形成在第2區域的第2MISFET的半導體基板的步驟； （b）在該第1MISFET以及該第2MISFET的上部形成第1絶緣膜的步驟； （c）在該第1絶緣膜上形成第2絶緣膜的步驟； （d）以該第2區域的該第2絶緣膜的膜厚，比該第1區域的該第2絶緣膜的膜厚更薄的方式，從該第2區域的該第2絶緣膜的表面，將一部分除去的步驟；以及 （e）在該（d）步驟之後，實施熱處理，以對該第1MISFET施加應力的步驟； 該第1MISFET的閘極長度比該第2MISFET的閘極長度更短。
［附註4］ 如附註3所記載的半導體裝置的製造方法，其中更包含： （f）在該（e）步驟之後，將該第2絶緣膜除去的步驟； （g）在該（f）步驟之後，將該第1絶緣膜除去的步驟；以及 （h）在該（g）步驟之後，在形成於由矽基板所構成的該半導體基板中的該第1MISFET或該第2MISFET的源極、汲極區域上形成矽化物膜的步驟。
［附註5］ 如附註3所記載的半導體裝置的製造方法，其中， 該第1絶緣膜為氧化矽膜，該第2絶緣膜為氮化矽膜。
［附註6］ 一種半導體裝置的製造方法，包含： （a）準備好具有形成在第1區域的第1MISFET以及形成在第2區域的非揮發性記憶體單元的半導體基板的步驟； （b）在該第1MISFET以及該非揮發性記憶體單元的上部形成第1絶緣膜的步驟； （c）在該第1絶緣膜上形成第2絶緣膜的步驟； （d）以該第2區域的該第2絶緣膜的膜厚比該第1區域的該第2絶緣膜的膜厚更薄的方式，從該第2區域的該第2絶緣膜的表面，將一部分除去的步驟；以及 （e）在該（d）步驟之後，實施熱處理，以對該第1MISFET施加應力的步驟； 該非揮發性記憶體單元包含： 形成在該半導體基板的上部的第1閘極電極；以及 形成在該第1閘極電極以及該半導體基板之間，內部具有電荷累積部的第1閘極絶緣膜。
［附註7］ 一種半導體裝置的製造方法，包含： （a）準備好具有形成在第1區域的第1MISFET、形成在第2區域的第2MISFET以及形成在第3區域的非揮發性記憶體單元的半導體基板的步驟； （b）在該第1MISFET、該第2MISFET以及該非揮發性記憶體單元的上部形成第1絶緣膜的步驟； （c）在該第1絶緣膜上形成第2絶緣膜的步驟； （d）以該第2區域以及該第3區域的該第2絶緣膜的膜厚比該第1區域的該第2絶緣膜的膜厚更薄的方式，從該第2區域以及該第3區域的該第2絶緣膜的表面，將一部分除去的步驟；以及 （e）在該（d）步驟之後，實施熱處理，以對該第1MISFET施加應力的步驟； 該第1MISFET的閘極長度比該第2MISFET的閘極長度更短； 該非揮發性記憶體單元包含： 形成在該半導體基板的上部的第1閘極電極；以及 形成在該第1閘極電極以及該半導體基板之間，內部具有電荷累積部的第1閘極絶緣膜。
［附註8］ 一種半導體裝置的製造方法，包含： （a）準備好具有形成在第1區域的第1MISFET、形成在第2區域的第2MISFET以及形成在第3區域的非揮發性記憶體單元的半導體基板的步驟； （b）在該第1MISFET、該第2MISFET以及該非揮發性記憶體單元的上部形成第1絶緣膜的步驟； （c）在該第1絶緣膜上形成第2絶緣膜的步驟； （d）以該第3區域的該第2絶緣膜的膜厚比該第1區域以及該第2區域的該第2絶緣膜的膜厚更薄的方式，從該第3區域的該第2絶緣膜的表面，將一部分除去的步驟；以及 （e）在該（d）步驟之後，實施熱處理，以對該第1MISFET施加應力的步驟； 該第1MISFET的閘極長度比該第2MISFET的閘極長度更短； 該非揮發性記憶體單元包含： 形成在該半導體基板的上部的第1閘極電極；以及 形成在該第1閘極電極以及該半導體基板之間，內部具有電荷累積部的第1閘極絶緣膜。
1‧‧‧半導體基板
1A‧‧‧核心MIS形成區域
2‧‧‧元件分離區域
2A‧‧‧I／O MIS形成區域
3‧‧‧絶緣膜
3A‧‧‧記憶體單元區域
4‧‧‧矽膜
5‧‧‧絶緣膜（ONO膜）
5A‧‧‧氧化矽膜
5B‧‧‧氧化矽膜
5N‧‧‧氮化矽膜
6‧‧‧矽膜
7‧‧‧n－ 型半導體區域
7a‧‧‧n－ 型半導體區域
7b‧‧‧n－ 型半導體區域
8‧‧‧n＋ 型半導體區域
8a‧‧‧n＋ 型半導體區域
8b‧‧‧n＋ 型半導體區域
9‧‧‧停止膜
10‧‧‧應力施加膜
10S‧‧‧應力施加膜
11‧‧‧硬遮罩
12‧‧‧膜厚調整膜
CG‧‧‧控制閘極電極
CP1‧‧‧氧化矽膜
CP2‧‧‧氮化矽膜
FG‧‧‧浮動閘極電極
IL‧‧‧絶緣膜
TO‧‧‧穿隧氧化膜
S‧‧‧源極區域
D‧‧‧汲極區域
GE‧‧‧閘極電極
HL‧‧‧暈輪區域
HT‧‧‧MISFET
LT‧‧‧MISFET
MC‧‧‧記憶體單元
MD‧‧‧汲極區域
MG‧‧‧記憶體閘極電極
MS‧‧‧源極區域
PR1～PR17‧‧‧光阻膜
PW‧‧‧p型井
PW1‧‧‧p型井
PW2‧‧‧p型井
PW3‧‧‧p型井
SIL‧‧‧金屬矽化物層
SN‧‧‧氮化矽膜
SO‧‧‧氧化矽膜
SP1‧‧‧矽間隔部
SP2‧‧‧矽間隔部
SW‧‧‧側壁絶緣膜
H‧‧‧氫
圖1係表示實施態樣1的半導體裝置的構造的主要部位剖面圖。 圖2係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖。 圖3係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖2的半導體裝置的製造步驟的主要部位剖面圖。 圖4係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖3的半導體裝置的製造步驟的主要部位剖面圖。 圖5係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖4的半導體裝置的製造步驟的主要部位剖面圖。 圖6係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖5的半導體裝置的製造步驟的主要部位剖面圖。 圖7係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖6的半導體裝置的製造步驟的主要部位剖面圖。 圖8係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖7的半導體裝置的製造步驟的主要部位剖面圖。 圖9係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖8的半導體裝置的製造步驟的主要部位剖面圖。 圖10係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖9的半導體裝置的製造步驟的主要部位剖面圖。 圖11係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖10的半導體裝置的製造步驟的主要部位剖面圖。 圖12係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖11的半導體裝置的製造步驟的主要部位剖面圖。 圖13係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖12的半導體裝置的製造步驟的主要部位剖面圖。 圖14係表示實施態樣1的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖13的半導體裝置的製造步驟的主要部位剖面圖。 圖15係表示SMT應用後的MISFET（LT）以及MISFET（HT）的特性圖。 圖16係設置了應力施加膜亦即氮化矽膜的MISFET的剖面圖。 圖17係表示實施態樣1的應用例的半導體裝置的製造步驟的主要部位剖面圖。 圖18係表示實施態樣1的應用例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖17的半導體裝置的製造步驟的主要部位剖面圖。 圖19係用來說明實施態樣1的應用例的半導體裝置的製造步驟的功效的主要部位剖面圖。 圖20係表示實施態樣2的半導體裝置的構造的主要部位剖面圖。 圖21係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖。 圖22係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖21的半導體裝置的製造步驟的主要部位剖面圖。 圖23係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖22的半導體裝置的製造步驟的主要部位剖面圖。 圖24係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖23的半導體裝置的製造步驟的主要部位剖面圖。 圖25係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖24的半導體裝置的製造步驟的主要部位剖面圖。 圖26係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖25的半導體裝置的製造步驟的主要部位剖面圖。 圖27係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖26的半導體裝置的製造步驟的主要部位剖面圖。 圖28係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖27的半導體裝置的製造步驟的主要部位剖面圖。 圖29係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖28的半導體裝置的製造步驟的主要部位剖面圖。 圖30係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖29的半導體裝置的製造步驟的主要部位剖面圖。 圖31係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖30的半導體裝置的製造步驟的主要部位剖面圖。 圖32係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖31的半導體裝置的製造步驟的主要部位剖面圖。 圖33係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖32的半導體裝置的製造步驟的主要部位剖面圖。 圖34係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖33的半導體裝置的製造步驟的主要部位剖面圖。 圖35係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖34的半導體裝置的製造步驟的主要部位剖面圖。 圖36係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖35的半導體裝置的製造步驟的主要部位剖面圖。 圖37係表示實施態樣2的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖36的半導體裝置的製造步驟的主要部位剖面圖。 圖38係表示SMT應用後的MISFET（LT）以及記憶體單元MC的特性圖。 圖39係設置了應力施加膜亦即氮化矽膜的記憶體單元的剖面圖。 圖40係表示實施態樣2的應用例的半導體裝置的製造步驟的主要部位剖面圖。 圖41係表示實施態樣2的應用例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖40的半導體裝置的製造步驟的主要部位剖面圖。 圖42係用來說明實施態樣2的應用例的半導體裝置的製造步驟的功效的主要部位剖面圖。 圖43係設置了應力施加膜亦即氮化矽膜的FG型記憶體單元的剖面圖。 圖44係表示實施態樣3的半導體裝置的構造的主要部位剖面圖。 圖45係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖。 圖46係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖45的半導體裝置的製造步驟的主要部位剖面圖。 圖47係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖46的半導體裝置的製造步驟的主要部位剖面圖。 圖48係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖47的半導體裝置的製造步驟的主要部位剖面圖。 圖49係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖48的半導體裝置的製造步驟的主要部位剖面圖。 圖50係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖49的半導體裝置的製造步驟的主要部位剖面圖。 圖51係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖50的半導體裝置的製造步驟的主要部位剖面圖。 圖52係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖51的半導體裝置的製造步驟的主要部位剖面圖。 圖53係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖52的半導體裝置的製造步驟的主要部位剖面圖。 圖54係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖53的半導體裝置的製造步驟的主要部位剖面圖。 圖55係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖54的半導體裝置的製造步驟的主要部位剖面圖。 圖56係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖55的半導體裝置的製造步驟的主要部位剖面圖。 圖57係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖56的半導體裝置的製造步驟的主要部位剖面圖。 圖58係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖57的半導體裝置的製造步驟的主要部位剖面圖。 圖59係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖58的半導體裝置的製造步驟的主要部位剖面圖。 圖60係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖59的半導體裝置的製造步驟的主要部位剖面圖。 圖61係表示實施態樣3的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖60的半導體裝置的製造步驟的主要部位剖面圖。 圖62係表示SMT應用後的MISFET（LT）、MISFET（HT）以及記憶體單元MC的特性圖。 圖63係表示實施態樣3的應用例的半導體裝置的製造步驟的主要部位剖面圖。 圖64係表示實施態樣3的應用例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖63的半導體裝置的製造步驟的主要部位剖面圖。 圖65係用來說明實施態樣3的應用例的半導體裝置的製造步驟的功效的主要部位剖面圖。 圖66係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖。 圖67係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖66的半導體裝置的製造步驟的主要部位剖面圖。 圖68係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖67的半導體裝置的製造步驟的主要部位剖面圖。 圖69係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖68的半導體裝置的製造步驟的主要部位剖面圖。 圖70係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖69的半導體裝置的製造步驟的主要部位剖面圖。 圖71係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖70的半導體裝置的製造步驟的主要部位剖面圖。 圖72係表示實施態樣4的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖71的半導體裝置的製造步驟的主要部位剖面圖。 圖73係表示實施態樣4的應用例的半導體裝置的製造步驟的主要部位剖面圖。 圖74係表示實施態樣4的應用例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖73的半導體裝置的製造步驟的主要部位剖面圖。 圖75係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖。 圖76係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖75的半導體裝置的製造步驟的主要部位剖面圖。 圖77係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖76的半導體裝置的製造步驟的主要部位剖面圖。 圖78係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖77的半導體裝置的製造步驟的主要部位剖面圖。 圖79係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖78的半導體裝置的製造步驟的主要部位剖面圖。 圖80係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖79的半導體裝置的製造步驟的主要部位剖面圖。 圖81係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖80的半導體裝置的製造步驟的主要部位剖面圖。 圖82係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖81的半導體裝置的製造步驟的主要部位剖面圖。 圖83係表示實施態樣5的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖82的半導體裝置的製造步驟的主要部位剖面圖。 圖84係表示實施態樣6的第1例的半導體裝置的製造步驟的主要部位剖面圖。 圖85係表示實施態樣6的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖84的半導體裝置的製造步驟的主要部位剖面圖。 圖86係表示實施態樣6的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖85的半導體裝置的製造步驟的主要部位剖面圖。 圖87係表示實施態樣6的第2例的半導體裝置的製造步驟的主要部位剖面圖。 圖88係表示實施態樣6的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖87的半導體裝置的製造步驟的主要部位剖面圖。 圖89係表示實施態樣6的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖88的半導體裝置的製造步驟的主要部位剖面圖。 圖90係表示實施態樣7的第1例的半導體裝置的製造步驟的主要部位剖面圖。 圖91係表示實施態樣7的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖90的半導體裝置的製造步驟的主要部位剖面圖。 圖92係表示實施態樣7的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖91的半導體裝置的製造步驟的主要部位剖面圖。 圖93係表示實施態樣7的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖92的半導體裝置的製造步驟的主要部位剖面圖。 圖94係表示實施態樣7的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖93的半導體裝置的製造步驟的主要部位剖面圖。 圖95係表示實施態樣7的第1例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖94的半導體裝置的製造步驟的主要部位剖面圖。 圖96係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖。 圖97係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖96的半導體裝置的製造步驟的主要部位剖面圖。 圖98係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖97的半導體裝置的製造步驟的主要部位剖面圖。 圖99係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖98的半導體裝置的製造步驟的主要部位剖面圖。 圖100係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖99的半導體裝置的製造步驟的主要部位剖面圖。 圖101係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖100的半導體裝置的製造步驟的主要部位剖面圖。 圖102係表示實施態樣7的第2例的半導體裝置的製造步驟的主要部位剖面圖，且係表示接續圖101的半導體裝置的製造步驟的主要部位剖面圖。
1‧‧‧半導體基板
1A‧‧‧核心MIS形成區域
2‧‧‧元件分離區域
2A‧‧‧I/O MIS形成區域
3‧‧‧絶緣膜
3A‧‧‧記憶體單元區域
4‧‧‧矽膜
5‧‧‧絶緣膜(ONO膜)
5A‧‧‧氧化矽膜
5B‧‧‧氧化矽膜
5N‧‧‧氮化矽膜
6‧‧‧矽膜
7‧‧‧n-型半導體區域
7a‧‧‧n-型半導體區域
7b‧‧‧n-型半導體區域
8‧‧‧n+型半導體區域
8a‧‧‧n+型半導體區域
8b‧‧‧n+型半導體區域
9‧‧‧停止膜
10‧‧‧應力施加膜
CG‧‧‧控制閘極電極
CP1‧‧‧氧化矽膜
CP2‧‧‧氮化矽膜
GE‧‧‧閘極電極
HL‧‧‧暈輪區域
HT‧‧‧MISFET
LT‧‧‧MISFET
MC‧‧‧記憶體單元
MD‧‧‧汲極區域
MG‧‧‧記憶體閘極電極
MS‧‧‧源極區域
PR5‧‧‧光阻膜
PW1‧‧‧p型井
PW2‧‧‧p型井
PW3‧‧‧p型井
SN‧‧‧氮化矽膜
SO‧‧‧氧化矽膜
SW‧‧‧側壁絶緣膜

Claims (8)

  1. 一種半導體裝置的製造方法，包含下列步驟： （a）準備好具有形成在第1區域的第1MISFET以及形成在第2區域的非揮發性記憶體單元的半導體基板的步驟，其中該非揮發性記憶體單元具有電荷累積部； （b）在該第1MISFET以及該非揮發性記憶體單元的上部形成第1絶緣膜的步驟； （c）選擇性地除去該第2區域之該第1絶緣膜並且留下該第1區域之該第1絶緣膜的步驟；以及 （d）在該（c）步驟之後，對帶有該第1區域之該第1絶緣膜的該半導體基板的該第1區域與該第2區域兩者實施熱處理，以對該第1MISFET施加並維持應力的步驟。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，更包含下列步驟： （e）在該（d）步驟之後，將該第1區域之該第1絶緣膜除去的步驟。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，更包含下列步驟： （f）在該（e）步驟之後，在形成於由矽基板所構成的該半導體基板中的該第1MISFET或該非揮發性記憶體單元的每一源極、汲極區域上形成矽化物膜的步驟。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1絶緣膜為氮化矽膜。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該非揮發性記憶體單元具有： 第1閘極電極，形成在該半導體基板的上部；以及 第1閘極絶緣膜，形成在該第1閘極電極與該半導體基板之間，且在其內部具有該電荷累積部。
  6. 如申請專利範圍第3項之半導體裝置的製造方法，更包含下列步驟： （g）在該（a）步驟之後並且在該（b）步驟之前，在該第1MISFET以及該非揮發性記憶體單元的上部形成第2絶緣膜的步驟。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，更包含下列步驟： （h）在該（e）步驟之後並且在該（f）步驟之前，將該第2絶緣膜除去的步驟。
  8. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 該第2絶緣膜為氧化矽膜。
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