CN104022083B - 制造半导体器件的方法 - Google Patents

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Abstract

本公开涉及制造半导体器件的方法。实现了具有非易失性存储器的半导体器件的特性的改进。形成第一MISFET、第二MISFET和存储器单元，并在其上形成由氧化硅膜制成的停止膜。然后，在停止膜上，形成由氮化硅膜制成的应力施加膜，并去除第二MISFET和存储器单元上的应力施加膜。之后，进行热处理以给第一MISFET施加应力。因此，SMT没有给每个元件施加，而是选择性地施加。这可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的第二MISFET的劣化的程度。这还可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的存储器单元的特性的劣化的程度。

Description

制造半导体器件的方法
相关申请的交叉引用
在2013年2月28日提交的日本专利申请No.2013-040061的公开内容（包括说明书、附图和摘要）以引用的方式全文并入本文。
技术领域
本发明涉及制造半导体器件的方法，该方法可以适当地用作制造具有例如MISFET和非易失性存储器单元的半导体器件的方法。
背景技术
改进MISFET的特性的技术示例包括SMT（应力记忆技术）。SMT是从栅电极上方给沟道施加应力以使得沟道中的晶体应变并改进沟道中的载流子迁移率的技术。
例如，在日本未审查专利公开No.2010-205951（专利文献1）中，公开了一种固态级（solid-stage）图像感测器件，其中形成第一应力衬膜(81)以在外围电路部分(15)中仅从上方覆盖NMOS晶体管(50N)，而形成第二应力衬膜(82)以仅从上方覆盖PMOS晶体管(52P)(参见第[0036]至[0039]段落以及图2)。通过如此在像素部(13)上方不形成应力衬膜，抑制了由应力衬膜导致的噪声的产生。
在日本未审查专利公开No.2009-32962（专利文献2）中，公开了如下内容：针对SMT膜和退火期间B（硼）的激活率之间的关系，氮化硅膜中的氢降低了B的激活率(参见第[0006]和[0007]段)。另外，还公开了一种技术，其在n型MOS晶体管区(A)中提供应力膜(24)，而在p型MOS晶体管区(B和C)中不提供应力膜(24)，由此改进n型MOS晶体管的电流驱动能力，而不降低p型MOS晶体管的电流驱动能力(参见段落[0024]-[0026],[0034],[0035],图1,等)。
在日本未审查专利公开No.2009-252841（专利文献3）中，公开了如下内容：氢至晶体管的栅极绝缘膜中的扩散降低了器件的可靠性。另外，还公开了一种技术，其抑制氢原子从层间绝缘膜到存储器单元中的扩散以改进存储器单元的操作的可靠性。
注意，在本部分中，括号中的数字是专利文献中示出的附图标记等。
相关技术文献
专利文献
专利文献1
日本未审查专利公开No.2010-205951
专利文献2
日本未审查专利公开No.2009-32962
专利文献3
日本未审查专利公开No.2009-252841
发明内容
本发明人已经对具有MISFET的半导体器件进行了研发，并研究了使用SMT的半导体器件的特性的改进。
取决于应用，半导体器件中设置的MISFET以各种配置出现。MISFET可以与处于另一形式的元件（诸如非易失性存储器）按照混合关系一起安装。本发明人进行的研究已经揭示：对于半导体器件的特性的普遍改进，仅应用SMT是不充分的，并且存在对应用SMT的部分进行改进的空间。
根据本说明书和附图的描述，本发明的其他问题和新特征将变得明了。
以下是在本申请中公开的代表性实施例中示出的配置概要的简要描述。
在本申请中公开的代表性实施例中示出的制造半导体器件的方法是制造具有多个元件的半导体器件的方法，并且包括将SMT应用于多个元件中的预定一个元件的步骤。
根据在本申请中公开的代表性实施例中示出的制造半导体器件的方法，可以制造具有优异特性的半导体器件。
附图说明
图1是示出第一实施例中的半导体器件的配置的主部截面图；
图2是示出第一实施例中制造半导体器件的工艺的主部截面图；
图3是示出在图2之后第一实施例中制造半导体器件的工艺的主部截面图；
图4是示出在图3之后第一实施例中制造半导体器件的工艺的主部截面图；
图5是示出在图4之后第一实施例中制造半导体器件的工艺的主部截面图；
图6是示出在图5之后第一实施例中制造半导体器件的工艺的主部截面图；
图7是示出在图6之后第一实施例中制造半导体器件的工艺的主部截面图；
图8是示出在图7之后第一实施例中制造半导体器件的工艺的主部截面图；
图9是示出在图8之后第一实施例中制造半导体器件的工艺的主部截面图；
图10是示出在图9之后第一实施例中制造半导体器件的工艺的主部截面图；
图11是示出在图10之后第一实施例中制造半导体器件的工艺的主部截面图；
图12是示出在图11之后第一实施例中制造半导体器件的工艺的主部截面图；
图13是示出在图12之后第一实施例中制造半导体器件的工艺的主部截面图；
图14是示出在图13之后第一实施例中制造半导体器件的工艺的主部截面图；
图15是示出已经对其应用SMT之后MISFET(LT)和MISFET(HT)的特性的示图；
图16是示出设置有作为应力施加膜的氮化硅膜的MISFET的截面图；
图17是示出第一实施例的应用示例中制造半导体器件的工艺的主部截面图；
图18是示出在图17之后第一实施例的应用示例中制造半导体器件的工艺的主部截面图；
图19是例示第一实施例的应用示例中制造半导体器件的工艺的效果的主部截面图；
图20是示出第二实施例中的半导体器件的配置的主部截面图；
图21是示出第二实施例中制造半导体器件的工艺的主部截面图；
图22是示出在图21之后第二实施例中制造半导体器件的工艺的主部截面图；
图23是示出在图22之后第二实施例中制造半导体器件的工艺的主部截面图；
图24是示出在图23之后第二实施例中制造半导体器件的工艺的主部截面图；
图25是示出在图24之后第二实施例中制造半导体器件的工艺的主部截面图；
图26是示出在图25之后第二实施例中制造半导体器件的工艺的主部截面图；
图27是示出在图26之后第二实施例中制造半导体器件的工艺的主部截面图；
图28是示出在图27之后第二实施例中制造半导体器件的工艺的主部截面图；
图29是示出在图28之后第二实施例中制造半导体器件的工艺的主部截面图；
图30是示出在图29之后第二实施例中制造半导体器件的工艺的主部截面图；
图31是示出在图30之后第二实施例中制造半导体器件的工艺的主部截面图；
图32是示出在图31之后第二实施例中制造半导体器件的工艺的主部截面图；
图33是示出在图32之后第二实施例中制造半导体器件的工艺的主部截面图；
图34是示出在图33之后第二实施例中制造半导体器件的工艺的主部截面图；
图35是示出在图34之后第二实施例中制造半导体器件的工艺的主部截面图；
图36是示出在图35之后第二实施例中制造半导体器件的工艺的主部截面图；
图37是示出在图36之后第二实施例中制造半导体器件的工艺的主部截面图；
图38是示出已经对其应用SMT之后MISFET(LT)和存储器单元MC的特性的示图；
图39是示出设置有作为应力施加膜的氮化硅膜的存储器单元的截面图；
图40是示出第二实施例的应用示例中制造半导体器件的工艺的主部截面图；
图41是示出在图40之后第二实施例的应用示例中制造半导体器件的工艺的主部截面图；
图42是例示第二实施例的应用示例中制造半导体器件的工艺的效果的主部截面图；
图43是示出设置有作为应力施加膜的氮化硅膜的FG存储器单元的截面图；
图44是示出第三实施例中的半导体器件的配置的主部截面图；
图45是示出第三实施例中制造半导体器件的工艺的主部截面图；
图46是示出在图45之后第三实施例中制造半导体器件的工艺的主部截面图；
图47是示出在图46之后第三实施例中制造半导体器件的工艺的主部截面图；
图48是示出在图47之后第三实施例中制造半导体器件的工艺的主部截面图；
图49是示出在图48之后第三实施例中制造半导体器件的工艺的主部截面图；
图50是示出在图49之后第三实施例中制造半导体器件的工艺的主部截面图；
图51是示出在图50之后第三实施例中制造半导体器件的工艺的主部截面图；
图52是示出在图51之后第三实施例中制造半导体器件的工艺的主部截面图；
图53是示出在图52之后第三实施例中制造半导体器件的工艺的主部截面图；
图54是示出在图53之后第三实施例中制造半导体器件的工艺的主部截面图；
图55是示出在图54之后第三实施例中制造半导体器件的工艺的主部截面图；
图56是示出在图55之后第三实施例中制造半导体器件的工艺的主部截面图；
图57是示出在图56之后第三实施例中制造半导体器件的工艺的主部截面图；
图58是示出在图57之后第三实施例中制造半导体器件的工艺的主部截面图；
图59是示出在图58之后第三实施例中制造半导体器件的工艺的主部截面图；
图60是示出在图59之后第三实施例中制造半导体器件的工艺的主部截面图；
图61是示出在图60之后第三实施例中制造半导体器件的工艺的主部截面图；
图62是示出已经对其应用SMT之后MISFET(LT)、MISFET(HT)、和存储器单元MC的特性的示图；
图63是示出第三实施例的应用示例中制造半导体器件的工艺的主部截面图；
图64是示出在图63之后第三实施例的应用示例中制造半导体器件的工艺的主部截面图；
图65是例示第三实施例的应用示例中制造半导体器件的工艺的效果的主部截面图；
图66是示出第四实施例中制造半导体器件的工艺的主部截面图；
图67是示出在图66之后第四实施例中制造半导体器件的工艺的主部截面图；
图68是示出在图67之后第四实施例中制造半导体器件的工艺的主部截面图；
图69是示出在图68之后第四实施例中制造半导体器件的工艺的主部截面图；
图70是示出在图69之后第四实施例中制造半导体器件的工艺的主部截面图；
图71是示出在图70之后第四实施例中制造半导体器件的工艺的主部截面图；
图72是示出在图71之后第四实施例中制造半导体器件的工艺的主部截面图；
图73是示出第四实施例的应用示例中制造半导体器件的工艺的主部截面图；
图74是示出在图73之后第四实施例的应用示例中制造半导体器件的工艺的主部截面图；
图75是示出第五实施例中制造半导体器件的工艺的主部截面图；
图76是示出在图75之后第五实施例中制造半导体器件的工艺的主部截面图；
图77是示出在图76之后第五实施例中制造半导体器件的工艺的主部截面图；
图78是示出在图77之后第五实施例中制造半导体器件的工艺的主部截面图；
图79是示出在图78之后第五实施例中制造半导体器件的工艺的主部截面图；
图80是示出在图79之后第五实施例中制造半导体器件的工艺的主部截面图；
图81是示出在图80之后第五实施例中制造半导体器件的工艺的主部截面图；
图82是示出在图81之后第五实施例中制造半导体器件的工艺的主部截面图；
图83是示出在图82之后第五实施例中制造半导体器件的工艺的主部截面图；
图84是示出第六实施例的第一示例中制造半导体器件的工艺的主部截面图；
图85是示出在图84之后第六实施例的第一示例中制造半导体器件的工艺的主部截面图；
图86是示出在图85之后第六实施例的第一示例中制造半导体器件的工艺的主部截面图；
图87是示出第六实施例的第二示例中制造半导体器件的工艺的主部截面图；
图88是示出在图87之后第六实施例的第二示例中制造半导体器件的工艺的主部截面图；
图89是示出在图88之后第六实施例的第二示例中制造半导体器件的工艺的主部截面图；
图90是示出第七实施例的第一示例中制造半导体器件的工艺的主部截面图；
图91是示出在图90之后第七实施例的第一示例中制造半导体器件的工艺的主部截面图；
图92是示出在图91之后第七实施例的第一示例中制造半导体器件的工艺的主部截面图；
图93是示出在图92之后第七实施例的第一示例中制造半导体器件的工艺的主部截面图；
图94是示出在图93之后第七实施例的第一示例中制造半导体器件的工艺的主部截面图；
图95是示出在图94之后第七实施例的第一示例中制造半导体器件的工艺的主部截面图；
图96是示出第七实施例的第二示例中制造半导体器件的工艺的主部截面图；
图97是示出在图96之后第七实施例的第二示例中制造半导体器件的工艺的主部截面图；
图98是示出在图97之后第七实施例的第二示例中制造半导体器件的工艺的主部截面图；
图99是示出在图98之后第七实施例的第二示例中制造半导体器件的工艺的主部截面图；
图100是示出在图99之后第七实施例的第二示例中制造半导体器件的工艺的主部截面图；
图101是示出在图100之后第七实施例的第二示例中制造半导体器件的工艺的主部截面图；以及
图102是示出在图101之后第七实施例的第二示例中制造半导体器件的工艺的主部截面图。
具体实施方式
在以下的实施例中，必要时为了便利起见，每个实施例将被分成多个部分或实施例进行描述。但是，它们决不是彼此不相关的，除非特别清楚地说明，否则其中一个部分或实施例是其他部分或实施例的一部分或全部的修改、应用示例、细节、补充说明等。此外，在以下实施例中，当提及元素的数目等（包括数目、数值、数量、范围等）时，它们并不限于特定数目，除非另有特别清楚地说明，或者除非它们在原理上明显限于该特定数目。要素的数目等可以不小于或不大于特定数目。
此外，在以下的实施例中，其组件（还包括元件、步骤等）并不一定是必不可少的，除非另有特别清楚地说明，或者除非该组件在原理上被认为是明显必不可少的。类似地，如果在以下的实施例中提及组件等的形状、位置关系等，该形状、位置关系等被认为包括那些与其基本近似或相似等的形状、位置关系等，除非另有特别清楚地说明，或者除非可以认为它们在原理上被认为是明显不包括的。关于前述数目等（包括数目、数值、数量、范围等）这同样应该适用。
以下，将基于附图详细地描述本发明的实施例。注意，在用于例示实施例的所有附图中，对具有相同功能的部件赋以相同的或相关联的参考数字，并且省略其重复的描述。当它们是多个相似部件（部分）时，可以给通用参考数字添加标记以示出个体或特定部分。在下面的实施例中，原则上对相同的或相似的部分的描述将不再重复，除非特别必要。
在以下实施例所使用的附图中，为了改进例示的清楚性，即使在截面图中也可能省略阴影。
在截面图中，个体部分的尺寸不对应于真实器件中的尺寸。为了改进例示的清楚性，特定部分可能以相对大的尺寸示出。
第一实施例
现在参照附图，将给出本实施例中的半导体器件的结构的说明。
-结构说明-
图1是示出本实施例中的半导体器件的配置的主部截面图。本实施例中的半导体器件具有MISFET(LT)和MISFET(HT)。
MISFET(LT)是形成于核心MIS形成区1A中的MISFET，且具有小于MISFET(HT)的栅极长度的栅极长度。当其制造工艺属于40-nm规则阶段时，MISFET(LT)的栅极长度是例如约40nm。这样的具有相对小的栅极长度的MISFET被使用在例如用于驱动诸如存储器MC等的另一元件的电路（也称为核心电路或外围电路）中。MISFET(LT)的驱动电压趋向于小于MISFET(HT)的驱动电压。MISFET(LT)的绝缘膜3可以薄于MISFET(HT)的绝缘膜3。
另一方面，MISFET(HT)是形成于I/O MIS形成区2A中的MISFET，且具有大于MISFET(LT)的栅极长度的栅极长度。MISFET(HT)的栅极长度是例如约1000nm。这样的具有相对大的栅极长度的MISFET被使用在例如输入/输出电路（也称为I/O电路）等中。MISFET(HT)的驱动电压趋向于大于MISFET(LT)的驱动电压。MISFET(HT)的绝缘膜3可以厚于MISFET(LT)的绝缘膜3。
MISFET(LT)具有经由绝缘膜3布置在半导体衬底1(p型阱PW1)上的栅电极GE，和位于栅电极GE两侧上的布置在半导体衬底1(p型阱PW1)中的源/漏区。在栅电极GE的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜(侧壁或侧壁间隔件)SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源/漏区中的每一个具有LDD结构，并包括n+型半导体区8和n-型半导体区7。n-型半导体区7与栅电极GE的侧壁自对准地形成。n+型半导体区8与侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7的结深度的结深度以及高于n-型半导体区7的杂质浓度的杂质浓度。
MISFET(HT)具有经由绝缘膜3布置在半导体衬底1(p型阱PW2)上的栅电极GE，和位于栅电极GE两侧上的布置在半导体衬底1(p型阱PW2)中的源/漏区。在栅电极GE的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜(侧壁或侧壁间隔件)SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源/漏区中的每一个具有LDD结构，并包括n+型半导体区8和n-型半导体区7。n-型半导体区7与栅电极GE的侧壁自对准地形成。n+型半导体区8与侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7的结深度的结深度以及高于n-型半导体区7的杂质浓度的杂质浓度。
这里，在本实施例中（图1），使用SMT给MISFET(LT)的沟道区施加应力，而不给MISFET(HT)的沟道区施加应力。
SMT是从MISFET的栅电极的上部和侧表面部分给其沟道区施加应力以使得沟道区中的晶体应变并由此改进沟道区中的载流子迁移率的技术。
具体地，在每个栅电极的上部和侧表面部分的上方形成应力施加膜，并对其进行热处理。通过热处理，给应力施加膜施加应力（压缩应力或拉伸引力）。应力到达栅电极GE下方的沟道区以改变沟道区中的晶体间距，由此改进载流子迁移率。即使在去除应力施加膜之后，也保持施加至沟道区的应力。
结果，在本实施例中（图1），MISFET(LT)的沟道区中的晶体间距已经被SMT改变。另一方面，由于不给MISFET(HT)应用SMT，因此在MISFET(HT)的沟道区的晶体间距中不存在由于SMT导致的改变。因此，在本实施例的半导体器件中，未给每个元件施加SMT，而是选择性施加以能够总体上改进半导体器件的特性。在以下的“制造方法的描述”部分将进一步给出详细描述。
-制造方法的描述-
接下来，参照图2-14，将描述本实施例中的制造半导体器件的方法。图2-14是示出本实施例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)和MISFET(HT)的工艺>
首先，将描述形成MISFET(LT)和MISFET(HT)的工艺的一个示例。
如图2所示，作为半导体衬底1，提供由p型单晶硅制成的硅衬底，其具有例如约1-10Ωcm的电阻率。注意，也可以使用不同于硅衬底的半导体衬底1。
接着，在半导体衬底1的主表面中，形成隔离区2。例如，在半导体衬底1中，形成隔离槽并在该隔离槽中埋入诸如氧化硅膜的绝缘膜，从而形成隔离区2。
然后，在半导体器件1的核心MIS形成区1A中，形成p型阱PW1，并在其I/O MIS形成区2A中，形成p型阱PW2。p型阱PW1和PW2通过离子注入p型杂质（诸如，例如硼（B））而形成。
接着，通过稀释氢氟酸清洗等，清洗半导体衬底1（p型阱PW1和PW2）的表面。然后，如图3所示，通过热氧化法，在半导体衬底1的主表面（p型阱PW1和PW2的表面）上，形成例如氧化硅膜作为绝缘膜（栅极绝缘膜）3。作为绝缘膜3，替代氧化硅膜，也可以使用诸如氧氮化硅膜的另一种绝缘膜。此外，也可以形成介电常数高于氮化硅膜的介电常数的金属氧化物膜，诸如氧化铪膜、氧化铝膜（矾土）或氧化钽膜，以及氧化物膜等与金属氧化物膜的叠层膜。替代热氧化法，也可以使用CVD（化学气相沉积，其为化学气相生长）法来形成绝缘膜3。核心MIS形成区1A上的绝缘膜（栅极绝缘膜）3和I/O MIS形成区2A上的绝缘膜（栅极绝缘膜）3也可以由不同类型的膜形成，或者形成为不同的厚度。
然后，在半导体衬底1的整个表面上，形成硅膜4作为导电膜（导体膜）。作为硅膜4，例如，使用CVD法等形成多晶硅膜。作为硅膜4，也可以沉积非晶硅膜，并进行热处理使其结晶（晶化处理）。硅膜4用作核心MIS形成区1A中的MISFET(LT)的栅电极GE，同时用作I/O MIS形成区2A中的MISFET(HT)的栅电极GE。
接着，将杂质引入硅膜4。例如，将诸如磷的n型杂质注入到硅膜4中。
接着，在硅膜4的要形成MISFET(LT)的栅电极GE和要形成MISFET(HT)的栅电极GE的区域上，使用光刻法形成光致抗蚀剂膜（未示出），并使用该光致抗蚀剂膜作为掩模，蚀刻硅膜4。之后，通过利用灰化等去除光致抗蚀剂膜（未示出），在核心MIS形成区1A中形成MISFET(LT)的栅电极GE，在I/O MIS形成区2A中形成MISFET(HT)的栅电极GE，如图3所示。MISFET(LT)的栅电极GE的栅极长度为例如约40nm，MISFET(HT)的栅电极GE的栅极长度为例如约1000nm。
保留在相应的栅电极GE下方的绝缘膜3用作个体MISFET(LT和HT)的栅极绝缘膜。注意，绝缘膜3除其被覆盖以栅电极GE的部分之外也可以在形成前述栅电极GE期间被去除，或者通过随后的图案化工艺等被去除。
接着，在核心MIS形成区1A和I/O MIS形成区2A中，将诸如砷(As)或磷(P)的n型杂质注入到位于栅电极GE两侧上的半导体衬底1（p型阱PW1和PW2）中，以形成n-型半导体区7（图4）。此时，n-型半导体区7与栅电极GE的侧壁自对准地形成。核心MIS形成区1A中的n-型半导体区7和I/O MIS形成区2A中的n-型半导体区7也可以形成为具有不同的杂质浓度，以及不同的结深度。
接着，如图5所示，在核心MIS形成区1A和I/O MIS形成区2A中，在栅电极GE的侧壁部分上，形成侧壁绝缘膜SW。例如，通过在半导体衬底1的整个表面上沉积氧化硅膜SO并进一步在其上沉积氮化硅膜SN，形成由氧化硅膜SO和氮化硅膜SN的叠层膜制成的绝缘膜。通过回蚀刻该绝缘膜，在栅电极GE的侧壁部分上形成侧壁绝缘膜SW。作为侧壁绝缘膜SW，取代氧化硅膜和氮化硅膜的叠层膜，也可以使用诸如单层氧化硅膜或单层氮化硅膜的绝缘膜。
接着，如图6所示，在核心MIS形成区1A和I/O MIS形成区2A中，将诸如砷(As)或磷(P)的n型杂质注入到位于栅电极GE两侧上的半导体衬底1（p型阱PW1和PW2）中，以形成n+型半导体区8。此时，n+型半导体区8与栅电极GE的侧壁部分上的侧壁绝缘膜SW自对准地形成。n+型半导体区8形成为杂质浓度高于n-型半导体区7的杂质浓度且结深度深于n-型半导体区7的结深度的半导体区。核心MIS形成区1A中的n+型半导体区8和I/O MIS形成区2A中的n+型半导体区8也可以形成为具有不同的杂质浓度，以及不同的结深度。
通过前述工艺，在核心MIS形成区1A和I/O MIS形成区2A中，形成分别具有LDD结构的源/漏区，包括n-型半导体区7和n+型半导体区8。
接着，进行热处理（激活处理）以激活被引入源/漏区7和8中的杂质。
通过前述工艺，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)（图6）。
注意，形成MISFET(LT)和MISFET(HT)的工艺不限于前述工艺。
<SMT和自对准硅化(silicide)工艺>
接着，如图7所示，在包括MISFET(LT)和MISFET(HT)的半导体衬底1上，使用CVD法形成厚度约为13nm的氧化硅膜作为停止膜9。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。停止膜9用作后面描述的应力施加膜10的蚀刻中的蚀刻停止体。停止膜9可以防止形成MISFET(LT)和MISFET(HT)的各个图案（例如由硅膜制成的各个部分）的不期望的蚀刻。然后，如图8所示，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接下来，I/O MIS形成区2A中的应力施加膜10被从其去除。首先，如图9所示，使用光刻法在核心MIS形成区1A中的应力施加膜10上形成光致抗蚀剂膜PR1。然后，如图10所示，使用光致抗蚀剂膜PR1作为掩模，蚀刻应力施加膜10。这里，形成应力施加膜10的氮化硅膜被干法蚀刻。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。结果，仅核心MIS形成区1A被覆盖以应力施加膜10。换言之，仅MISFET（LT）覆盖以应力施加膜10。另一方面，暴露I/OMIS形成区2A中的停止膜9。
这里，前述蚀刻是在如下条件下进行的：蚀刻选择性高，即，应力施加膜10的蚀刻速度与停止膜9的蚀刻速度的比率高，而停止膜9也被轻微蚀刻。因而，I/O MIS形成区2A中的停止膜9的厚度变得小于核心MIS形成区1A中的应力施加膜10下方保留的停止膜9的厚度（图10）。注意，当I/O MIS形成区2A中的停止膜9的厚度为T92而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T92<T91给定的关系。
然后，如图11所示，在通过灰化处理等去除光致抗蚀剂膜PR1之后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（momentary anneal）（也称为尖峰RTA（快速热退火））不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)施加应力。另一方面，应力施加膜10已经被从I/O MIS形成区2A去除，因此没有应力施加到MISFET(HT)。
还可以使用热处理激活被引入源/漏区7和8中的杂质，并省略之前的热处理（激活处理）。还可以通过热处理（晶化处理）使得由非晶硅膜制成的硅膜4结晶。
接下来，如图12所示，核心MIS形成区1A中的应力施加膜10S被从其去除。这里，形成应力施加膜10S的氮化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，应力施加膜10的蚀刻速度与停止膜9的蚀刻速度的比率高。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，在155℃进行湿法蚀刻600秒。结果，暴露核心MIS形成区1A和I/OMIS形成区2A的每个中的停止膜9。
接下来，如图13所示，去除前述停止膜9。这里，形成停止膜9的氧化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，停止膜9的蚀刻速度与半导体衬底1的蚀刻速度的比率高。例如，使用HF溶液作为蚀刻剂，在25℃进行湿法蚀刻100秒。
接着，如图14所示，使用自对准硅化技术，在栅电极GE的相应的上部以及核心MIS形成区1A和I/O MIS形成区2A中的n+型半导体区8中，形成金属硅化物层SIL。
金属硅化物层SIL可以降低扩散电阻、接触电阻等。金属硅化物层SIL可以如下形成。
例如，在半导体衬底1的整个主表面上，形成金属膜（未示出），通过对半导体衬底1进行热处理，使得相应的栅电极GE的上部以及n+型半导体区8与前述金属膜反应。以这种方式，在栅电极GE的相应上部以及n+型半导体区8中，形成金属硅化物层SIL。前述金属膜由例如钴(Co)膜、镍(Ni)膜等制成，并可以使用溅射法等形成。然后，去除未反应的金属膜。
之后，在半导体衬底1的整个主表面上，形成层间绝缘膜（未示出），尽管其例示被省略。然后，在该层间绝缘膜中，形成接触孔（未示出），该接触孔暴露例如n+型半导体区8的表面。通过将导电膜埋入接触孔中，形成塞（未示出）。然后，在其中埋入塞的层间绝缘膜上，形成导线（未示出）。
因此，根据本实施例，SMT仅给MISFET(LT)和MISFET(HT)中的MISFET(LT)施加。这可以总体上改进半导体器件的特性。
本发明人已经研究了给MISFET(LT)和MISFET(HT)中的每一个施加SMT的情形，并获得了图15所示的结果。图15是示出已经对其应用SMT之后MISFET(LT)和MISFET(HT)的特性的示图。
即，本发明已经研究了如下的情形：在作为应力施加膜10的氮化硅膜存在于核心MIS形成区1A和I/O MIS形成区2A中的每一个上的状态下（参见例如图8），进行热处理以给每个元件施加应力。
如图15所示，针对MISFET(LT)，可以识别到由于SMT效应的沟道电流（图15中简示为“电流”）的增加。但是，MISFET(HT)中的沟道电流不变。这是可以想到的，因为针对具有相对大的栅极长度的MISFET(HT)，SMT效应弱因而沟道电流没有增加。
另一方面，MISFET(LT)和MISFET(HT)这两个元件中HC都下降了。这里，“HC”表示由于热载流子导致的劣化，并将沟道电流下降10%的时间定义为HC寿命。这是可以想到的，因为用作应力施加膜10的氮化硅膜中包含的氢（H）影响HC。
图16是设置有作为应力施加膜的氮化硅膜的MISFET的截面图。关于图16所示的MISFET，具有与图1所示的MISFET(HT)的部件相同功能的部件被指派相同的参考数字，并省略其重复说明。注意，“PW”代表p型阱。
如图16所示，用作应力施加膜10的氮化硅膜包含大量H（氢）。氮化硅膜中的H（氢）通过用于施加应力的热处理而扩散到MISFET中。例如，当H（氢）到达半导体衬底1（p型阱）与绝缘膜3之间的界面时，H（氢）键合至硅（Si）以形成Si-H键。当MISFET进行驱动操作时，如果在被施加以高电位的漏极区中产生热载流子，则Si-H键被切断以导致界面级（interfaciallevel）。如果形成大量的此类界面级，则载流子被捕获而降低了MISFET的驱动能力。
相对照地，在本实施例中，SMT未给SMT对其效应弱的MISFET(HT)施加，并将MISFET(HT)上的应力施加膜（氮化硅膜）从其去除。因此，可以避免MISFET的驱动能力由于前述氮化硅膜中的H（氢）而劣化。
通过如此选择性施加SMT，可以总体地改进半导体器件的特性。
（应用示例的描述）
在前述工艺中，I/O MIS形成区2A中的应力施加膜10被从其全部去除以暴露该区域中的停止膜9（参见图9和图10）。但是，也可以从其表面去除I/O MIS形成区2A中的应力施加膜10的与预定厚度对应的部分，从而减少I/O MIS形成区2A中的应力施加膜10的厚度。
图17和18是示出本实施例的应用示例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)和MISFET(HT)的工艺>
如已经参照图2-6所描述的，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)（图6）。
<SMT和自对准硅化工艺>
接着，如图17所示，在包括MISFET(LT)和MISFET(HT)的半导体衬底1上，使用CVD法形成厚度约为5nm的氧化硅膜作为停止膜9。然后，在停止膜9上，使用CVD法形成厚度为约35nm的氮化硅膜作为应力施加膜10。
接下来，使用光刻法在核心MIS形成区1A中的应力施加膜10上形成光致抗蚀剂膜PR2。然后，使用光致抗蚀剂膜PR2作为掩模，从其表面蚀刻应力施加膜10的与预定厚度对应的部分。这里，从形成应力施加膜10的氮化硅膜的表面，各向同性或各向异性地干法蚀刻其与约25nm的厚度对应的部分。换言之，执行干法蚀刻直到氮化硅膜的厚度变为约10nm。例如，使用CH4作为蚀刻气体，进行干法蚀刻。结果，I/O MIS形成区2A中的应力施加膜10的厚度变得小于核心MIS形成区1A中的应力施加膜10的厚度（图17）。注意，当I/O MIS形成区2A中的应力施加膜10的厚度为T102而核心MIS形成区1A中的应力施加膜10的厚度为T101时，建立由T102<T101给定的关系。
然后，如图18所示，通过灰化处理等去除光致抗蚀剂膜PR2。之后，进行热处理。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。通过应力施加膜10，给核心MIS形成区1A中的MISFET(LT)施加应力。这里，作为用于给应力施加膜10施加应力的热处理，优选在不小于1000℃的温度执行不长于1秒的时刻的热处理。另一方面，由于I/O MIS形成区2A中的应力施加膜10具有小厚度，因此大应力不施加到MISFET(HT)。I/OMIS形成区2A中的应力施加膜10的厚度优选地调节为不大于20nm。
之后，如参照图11至图14所描述过的，去除热处理之后的应力施加膜10，并进一步去除停止膜9。然后，使用自对准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，在MISFET(LT)和MISFET(HT)上，形成应力施加膜10并进行热处理。但是，由于I/O MIS形成区2A中的应力施加膜10的厚度减小，因此可以减小用作应力施加膜的氮化硅膜中的H（氢）的影响。因此，可以减小MISFET HT的特性由于前述氮化硅膜中的H（氢）而劣化的程度。
此外，在本实施例中，薄的应力施加膜10暴露在I/O MIS形成区2A中，从而在I/OMIS形成区2A中的停止膜9和核心MIS形成区1A中的停止膜9之间不产生厚度差。
即，在图12中，I/O MIS形成区2A中的停止膜9的厚度小于核心MIS形成区1A中的停止膜9的厚度。在这种情况下，取决于保留的停止膜9的厚度以及其中的厚度差，难以控制蚀刻。
即，当基于较厚膜部分进行蚀刻时，导致较薄膜部分进入过蚀刻状态。例如，形成侧壁绝缘膜SW的氧化硅膜SO的端部以及图19中圆圈包围的部分被不期望地蚀刻。如果金属硅化物层SIL在这些部分生长，则会发生泄漏电流的增加或击穿电压的劣化。图19是用于例示本实施例的应用示例中的半导体器件的制造工艺的效果的主部截面图。
另一方面，当基于较薄膜部分进行蚀刻时，停止膜9的残余物会留在较厚膜部分中。在这些残余物上，金属硅化物层SIL没有充分地生长而导致问题。
相对照地，根据本实施例，通过防止停止膜9中的厚度差，可以避免金属硅化物层SIL在前述不期望的部分中生长，并且不由于停止膜9的残余物导致金属硅化物层SIL的生长。结果，即使当例如氧化硅膜由厚度约为5nm的薄膜形成时，也可以防止停止膜9中的厚度差，从而使得形成优异的金属硅化物层SIL。
第二实施例
现在参照附图，以下将给出本实施例中的半导体器件（半导体存储器件）的结构的说明。
-结构说明-
图20是示出本实施例中的半导体器件的配置的主部截面图。本实施例中的半导体器件具有MISFET(LT)和存储器单元（也称为非易失性存储器单元、非易失性存储元件、非易失性半导体存储器件、EEPROM或闪存）。
MISFET(LT)是形成于核心MIS形成区1A中的MISFET，且具有相对小的栅极长度。例如，MISFET(LT)的栅极长度小于存储器单元MC的控制栅电极CG的栅极长度及其存储器栅电极MG的栅极长度的总和，且为例如约40nm。这样的具有相对小的栅极长度的MISFET被使用在例如用于驱动诸如存储器单元等的另一元件的电路（也称为核心电路或外围电路）中。MISFET(LT)的驱动电压趋向于相对低。
MISFET(LT)具有经由绝缘膜3布置在半导体衬底1(p型阱PW1)上的栅电极GE，和位于栅电极GE两侧上的布置在半导体衬底1(p型阱PW1)中的源/漏区。在栅电极GE的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜(侧壁或侧壁间隔件)SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源/漏区中的每一个具有LDD结构，并包括n+型半导体区8和n-型半导体区7。n-型半导体区7与栅电极GE的侧壁自对准地形成。n+型半导体区8与侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7的结深度的结深度以及高于n-型半导体区7的杂质浓度的杂质浓度。
存储器单元MC具有布置在半导体衬底1(p型阱PW3)上的控制栅电极（栅电极）CG，和与控制栅电极CG相邻地布置在半导体衬底1(p型阱PW3)上的存储器栅电极（栅电极）MG。在控制栅电极CG上，布置薄的氧化硅膜CP1和氮化硅膜（盖绝缘膜）CP2。存储器单元MC还具有布置在控制栅电极CG与半导体衬底1(p型阱PW3)之间的绝缘膜3，以及布置在存储器栅电极MG与半导体衬底1(p型阱PW3)之间以及布置在存储器栅电极MG与控制栅电极CG之间的绝缘膜5。
存储器单元MC还具有形成于半导体衬底1的p型阱PW3中的源区MS和漏区MD。在存储器栅电极MG与控制栅电极CG的组合图案的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜(侧壁或侧壁间隔件)SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源区MS包括n+型半导体区8a和n-型半导体区7a。n-型半导体区7a与存储器栅电极MG的侧壁自对准地形成。n+型半导体区8a与更靠近存储器栅电极MG的侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7a的结深度的结深度以及高于n-型半导体区7a的杂质浓度的杂质浓度。漏区MD包括n+型半导体区8b和n-型半导体区7b。n-型半导体区7b与控制栅电极CG的侧壁自对准地形成。n+型半导体区8b与更靠近控制栅电极CG的侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7b的结深度的结深度以及高于n-型半导体区7b的杂质浓度的杂质浓度。
这里，在本实施例中（图20），使用SMT给MISFET(LT)的沟道区施加应力，而不给存储器单元MC的沟道区施加应力。
SMT是从MISFET的栅电极的上部和侧表面部分给其沟道区施加应力以使得沟道区中的晶体应变并由此改进沟道区中的载流子迁移率的技术。
结果，在本实施例中（图20），MISFET(LT)的沟道区中的晶体间距已经被SMT改变。另一方面，由于不给存储器单元MC应用SMT，因此在存储器单元MC的沟道区的晶体间距中不存在由于SMT导致的改变。因此，在本实施例的半导体器件中，未给每个元件施加SMT，而是选择性施加以能够总体上改进半导体器件的特性。在以下的“制造方法的描述”部分将进一步给出详细描述。
-制造方法的描述-
接下来，参照图21-37，将描述本实施例中的制造半导体器件的方法。图21-37是示出本实施例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)和存储器单元MC的工艺>
首先，将描述形成MISFET(LT)和存储器单元MC的工艺的一个示例。
如图21所示，作为半导体衬底1，提供由p型单晶硅制成的硅衬底，其具有例如约1-10Ωcm的电阻率。注意，也可以使用不同于硅衬底的半导体衬底1。
接着，在半导体衬底1的主表面中，形成隔离区2。例如，在半导体衬底1中，形成隔离槽并在该隔离槽中埋入诸如氧化硅膜的绝缘膜，从而形成隔离区2。
然后，在半导体器件1的核心MIS形成区1A中，形成p型阱PW1，并在存储器单元区3A中，形成p型阱PW3。p型阱PW1和PW3通过离子注入p型杂质（诸如，例如硼（B））而形成。
接着，通过稀释氢氟酸清洗等，清洗半导体衬底1（p型阱PW1和PW3）的表面。然后，如图22所示，通过热氧化法，在半导体衬底1的主表面（p型阱PW1和PW3的表面）上，形成例如厚度约为2-3nm的氧化硅膜作为绝缘膜（栅极绝缘膜）3。作为绝缘膜3，替代氧化硅膜，也可以使用诸如氧氮化硅膜的另一种绝缘膜。此外，也可以形成介电常数高于氮化硅膜的介电常数的金属氧化物膜，诸如氧化铪膜、氧化铝膜（矾土）或氧化钽膜，以及氧化物膜等与金属氧化物膜的叠层膜。替代热氧化法，也可以使用CVD法来形成绝缘膜3。核心MIS形成区1A上的绝缘膜（栅极绝缘膜）3和存储器单元区3A上的绝缘膜（栅极绝缘膜）3也可以由不同类型的膜形成，或者形成为不同的厚度。
然后，在半导体衬底1的整个表面上，形成硅膜4作为导电膜（导体膜）。作为硅膜4，例如，使用CVD法等形成厚度约为100-200nm多晶硅膜。作为硅膜4，也可以沉积非晶硅膜，并进行热处理使其结晶（晶化处理）。硅膜4用作核心MIS形成区1A中的MISFET(LT)的栅电极GE，同时用作存储器单元区3A中的存储器单元MC的控制栅电极CG。
接着，将n型杂质（诸如砷（As）或磷（P））引入存储器单元区3A中的硅膜4。
接着，热氧化硅膜4的表面以形成厚度约为例如3-10nm的薄的氧化硅膜CP1。注意，氧化硅膜CP1也可以使用CVD法形成。然后，在氧化硅膜CP1上，使用CVD法等形成厚约为50-150nm的氮化硅膜（盖绝缘膜）CP2。
接着，在要形成控制栅电极CG的区域中，使用光刻法形成光致抗蚀剂膜（未示出），并使用该光致抗蚀剂膜作为掩模，蚀刻氮化硅膜CP2、氧化硅膜CP1和硅膜4。之后，通过利用灰化等去除光致抗蚀剂膜以形成控制栅电极CG（具有例如约80nm的栅极长度）。这一系列从光刻到去除光致抗蚀剂膜的工艺步骤被称为图案化。这里，在控制栅电极CG上，形成氮化硅膜CP2和氧化硅膜CP1，但是这些膜也可以省略。
这里，在存储器单元区3A中，保留在控制栅电极CG下方的绝缘膜3用作控制晶体管的栅极绝缘膜。注意，绝缘膜3除其被覆盖以控制栅电极CG的部分之外也可以通过随后的图案化工艺等被去除。另一方面，在核心MIS形成区1A中，保留氮化硅膜CP2、氧化硅膜CP1和硅膜4。
接着，在核心MIS形成区1A中，将硅膜4上的氮化硅膜CP2从其去除。
接着，如图23所示，在包括氮化硅膜CP2和氧化硅膜CP1的半导体衬底1上，形成绝缘膜5（5A,5N,和5B）。首先，在对半导体衬底1的主表面进行清洗处理之后，如图23所示，在包括氮化硅膜CP2和氧化硅膜CP1的半导体衬底1上，形成氧化硅膜5A。氧化硅膜5A通过例如热氧化法（优选原位蒸汽生成(ISSG，In Situ Steam Generation)氧化）形成为例如约4nm的厚度。注意，氧化硅膜5A也可以使用CVD法形成。在附图中，示出当通过CVD法形成时的氧化硅膜5A的形状。然后，在氧化硅膜5A上，通过CVD法形成厚度约为例如10nm的氮化硅膜5N。氮化硅膜5N用作存储器单元的电荷储存部以形成构成绝缘膜（ONO膜）5的中间层。然后，在氮化硅膜5N上，通过CVD法沉积厚度约为例如5nm的氧化硅膜5B。
通过前述工艺，可以形成绝缘膜（ONO膜）5，其包括氧化硅膜5A、氮化硅膜5N和氧化硅膜5B。注意，在图23所示的核心MIS形成区1A中的氧化硅膜CP1上，绝缘膜（ONO膜）5也可以保留。
此外，在本实施例中，作为绝缘膜5中的电荷储存部（电荷储存层或具有捕获级的绝缘膜），形成氮化硅膜5N。但是，诸如例如氧氮化硅膜、氧化铝膜、氧化铪膜或氧化钽膜的另一种绝缘膜也可以用作电荷储存部。这些膜是高介电常数膜，均具有高于氮化硅膜的介电常数的介电常数。替代地，电荷储存层也可以使用具有硅纳米点（silicon nano-dot）的绝缘膜形成。
形成于存储器单元区3A中的绝缘膜5用作存储器栅电极MG的栅极绝缘膜，并具有电荷保持（电荷保存）功能。因而，绝缘膜5具有叠层结构，包括至少三层，并被配置为使得内层（氮化硅膜5N）的电位势垒高度低于外层（氧化硅膜5A和5B）的电位势垒高度。对于存储器单元的每种操作方法，每个层的厚度具有优化值。
然后，在绝缘膜5上，形成硅膜6作为导电膜（导体膜）。在绝缘膜5上，使用CVD法等形成例如厚度约为50-200nm的多晶硅膜作为硅膜6。作为硅膜6，也可以沉积非晶硅膜，并进行热处理以使其结晶（晶化处理）。注意，必要时也可以将杂质引入硅膜6中。如随后将描述的，硅膜6用作存储器单元区3A中的存储器栅电极MG(具有例如约50nm的栅极长度)。
接着，如图24所示，硅膜6被回蚀刻。在回蚀刻工艺中，通过各向异性干法蚀刻，硅膜6的对应于预定厚度的部分被从其表面去除。通过该工艺，硅膜6可经由绝缘膜5以侧壁形状（侧壁膜形状）保留在控制栅电极CG的两个侧壁部分上。此时，在核心MIS形成区1A和存储器单元区3A中，蚀刻硅膜4上的硅膜6以暴露绝缘膜5。注意，在核心MIS形成区1A和存储器单元区3A之间的边界部分中，在氧化硅膜CP1和硅膜4的叠层膜的侧壁上，硅膜6经由绝缘膜5以侧壁形状（侧壁膜形状）保留为硅间隔件SP2。
保留于前述控制栅电极CG的两个侧壁部分之一上的硅膜6形成存储器栅电极MG。另一方面，保留于另一侧壁部分上的硅膜6形成硅间隔件SP1。在前述存储器栅电极MG下方的绝缘膜5用作存储器晶体管的栅极绝缘膜。存储器栅极长度（存储器栅电极MG的栅极长度）与所沉积的硅膜6的厚度相一致地确定。
接着，如图25所示，去除在控制栅电极CG的其上未形成存储器栅电极MG的侧壁部分上的硅间隔件SP1以及在核心MIS形成区1A和存储器单元区3A之间的边界部分中的硅间隔件SP2（硅膜6）。
接着，通过蚀刻去除绝缘膜5。结果，在存储器单元区3A中，暴露控制栅电极CG上的氮化硅膜CP2，并暴露p型阱PW3。另一方面，在核心MIS形成区1A中，也去除氧化硅膜CP1以暴露硅膜4。
接着，在核心MIS形成区1A中，将杂质引入硅膜4。例如，将诸如磷的n型杂质注入到硅膜4中。
接着，在硅膜4的要形成MISFET(LT)的栅电极GE的区域中，使用光刻法形成光致抗蚀剂膜（未示出），并使用该光致抗蚀剂膜作为掩模，蚀刻硅膜4。之后，通过利用灰化等去除光致抗蚀剂膜（未示出），在核心MIS形成区1A中形成MISFET(LT)的栅电极GE，如图26所示。MISFET(LT)的栅电极GE的栅极长度为例如约40μm。
保留在相应的栅电极GE下方的绝缘膜3用作MISFET LT的栅极绝缘膜。绝缘膜3除其被覆盖以栅电极GE的部分之外也可以在形成前述栅电极GE期间被去除，或者通过随后的图案化工艺等被去除。
接着，如图27所示，使用在控制栅电极CG（与存储器栅电极MG相反）的一侧具有开口的光致抗蚀剂膜（未示出）作为掩模，倾斜地注入p型杂质（执行倾斜注入）。因此，在位于控制栅电极CG下方的半导体衬底1中，形成p型晕区（p型杂质区）HL。p型晕区HL不一定必须形成。但是，当形成p型晕区HL时，抑制耗尽层从漏区MD扩展到存储器晶体管的沟道区，从而抑制存储器晶体管中的短沟道效应。这可以抑制存储器晶体管的阈值电压的减少。之后，去除前述的光致抗蚀剂膜（未示出）。
接着，在存储器单元区3A中，将诸如砷(As)或磷(P)的n型杂质注入到半导体衬底1（p型阱PW3）中，以形成n-型半导体区7a和n-型半导体区7b。此时，n-型半导体区7a与存储器栅电极MG的侧壁(经由绝缘膜5与相邻于控制栅电极CG的侧壁相反的侧壁)自对准地形成。另一方面，n-型半导体区7b与控制栅电极CG的侧壁(经由绝缘膜5与相邻于存储器栅电极MG的侧壁相反的侧壁)自对准地形成。在核心MIS形成区1A中，将诸如砷(As)或磷(P)的n型杂质注入到位于栅电极GE两侧上的半导体衬底1（p型阱PW1）中，以形成n-型半导体区7。此时，n-型半导体区7与栅电极GE的侧壁自对准地形成。
n-型半导体区7a、n-型半导体区7b和n-型半导体区7可以通过相同的离子注入工艺形成，但是在这里通过不同的离子注入工艺形成。通过如此利用不同的离子注入工艺形成n-型半导体区7a、n-型半导体区7b和n-型半导体区7，n-型半导体区7a、n-型半导体区7b和n-型半导体区7可以形成为具有各自期望的杂质浓度以及期望的结深度。
接着，如图28所示，在存储器单元区3A中，在控制栅电极CG和存储器栅电极MG的组合图案的侧壁部分上，形成侧壁绝缘膜SW。另一方面，在核心MIS形成区1A中，在栅电极GE的侧壁部分上，形成侧壁绝缘膜SW。例如，通过在半导体衬底1的整个表面上沉积氧化硅膜SO并进一步在其上沉积氮化硅膜SN，形成由氧化硅膜SO和氮化硅膜SN的叠层膜制成的绝缘膜。通过回蚀刻该绝缘膜，在前述组合图案（CG和MG）的侧壁部分上以及在栅电极GE的侧壁部分上，形成侧壁绝缘膜SW。作为每个侧壁绝缘膜SW，取代氧化硅膜和氮化硅膜的叠层膜，也可以使用诸如单层氧化硅膜或单层氮化硅膜的绝缘膜。
接着，如图29所示，使用控制栅电极CG、存储器栅电极MG和侧壁绝缘膜SW作为掩模，将诸如砷(As)或磷(P)的n型杂质注入到半导体衬底1（p型阱PW3）中，以形成高杂质浓度的n+型半导体区8a和高杂质浓度的n+型半导体区8b。此时，n+型半导体区8a与存储器单元区3A中更靠近存储器栅电极MG的侧壁绝缘膜SW自对准地形成。另一方面，n+型半导体区8b与存储器单元区3A中更靠近控制栅电极CG的侧壁绝缘膜SW自对准地形成。n+型半导体区8a形成为杂质浓度高于n-型半导体区7a的杂质浓度且结深度深于n-型半导体区7a的结深度的半导体区。n+型半导体区8b形成为杂质浓度高于n-型半导体区7b的杂质浓度且结深度深于n-型半导体区7b的结深度的半导体区。在核心MIS形成区1A中，将诸如砷(As)或磷(P)的n型杂质注入到位于栅电极GE两侧上的半导体衬底1（p型阱PW1）中，以形成n+型半导体区8。此时，n+型半导体区8与栅电极GE的侧壁部分上的侧壁绝缘膜SW自对准地形成。n+型半导体区8形成为杂质浓度高于n-型半导体区7的杂质浓度且结深度深于n-型半导体区7的结深度的半导体区。n+型半导体区8a、n+型半导体区8b和n+型半导体区8也可以形成为具有不同的杂质浓度，以及不同的结深度。
通过前述工艺，在存储器单元区3A中，形成n型漏区MD，其包括n-型半导体区7b和n+型半导体区8b并用作存储器晶体管的漏区；并形成源区MS，其包括n-型半导体区7a和n+型半导体区8a并用作存储器晶体管的源区。另一方面，在核心MIS形成区1A中，形成分别具有LDD结构的源/漏区，包括n-型半导体区7和n+型半导体区8。
接着，进行热处理（激活处理）以激活被引入源区MS（n-型半导体区7a和n+型半导体区8a）、漏区MD（n-型半导体区7b和n+型半导体区8b）和源/漏区7和8中的杂质。
通过前述工艺，在核心MIS形成区1A中形成MISFET(LT)，在存储器单元区3A中形成存储器单元MC（图29）。
注意，形成MISFET(LT)和存储器单元MC的工艺不限于前述工艺。
<SMT和自对准硅化工艺>
接着，如图30所示，在包括MISFET(LT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为13nm的氧化硅膜作为停止膜9。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。停止膜9用作后面描述的应力施加膜10的蚀刻中的蚀刻停止体。停止膜9可以防止形成MISFET(LT)和存储器单元MC的各个图案（例如由硅膜制成的各个部分）的不期望的蚀刻。
然后，如图31所示，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接下来，存储器单元区3A中的应力施加膜10被从其去除。首先，如图32所示，使用光刻法在核心MIS形成区1A中的应力施加膜10上形成光致抗蚀剂膜PR3。然后，如图33所示，使用光致抗蚀剂膜PR3作为掩模，蚀刻应力施加膜10。这里，形成应力施加膜10的氮化硅膜被干法蚀刻。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。结果，仅核心MIS形成区1A被覆盖以应力施加膜10。换言之，仅MISFET（LT）覆盖以应力施加膜10。另一方面，暴露存储器单元区3A中的停止膜9。
这里，前述蚀刻是在如下条件下进行的：蚀刻选择性高，即，应力施加膜10的蚀刻速度与停止膜9的蚀刻速度的比率高，而停止膜9也被轻微蚀刻。因而，存储器单元区3A中的停止膜9的厚度变得小于核心MIS形成区1A中的应力施加膜10下方保留的停止膜9的厚度（图33）。注意，当存储器单元区3A中的停止膜9的厚度为T93而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T93<T91给定的关系。
然后，如图34所示，在通过灰化处理等去除光致抗蚀剂膜PR3之后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)施加应力。另一方面，应力施加膜10已经被从存储器单元区3A去除，因此没有应力施加到存储器单元MC。
还可以使用热处理激活被引入源区MS（n-型半导体区7a和n+型半导体区8a）、漏区MD（n-型半导体区7b和n+型半导体区8b）和源/漏区7和8中的杂质，并省略之前的热处理（激活处理）。还可以通过热处理（晶化处理）使得均由非晶硅膜制成的硅膜4和6结晶。
接下来，如图35所示，核心MIS形成区1A中的应力施加膜10S被从其去除。这里，形成应力施加膜10S的氮化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，应力施加膜10S的蚀刻速度与停止膜9的蚀刻速度的比率高。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，在155℃进行湿法蚀刻600秒。结果，暴露核心MIS形成区1A和存储器单元区3A的每个中的停止膜9。
接下来，如图36所示，去除前述停止膜9。这里，形成停止膜9的氧化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，停止膜9的蚀刻速度与半导体衬底1的蚀刻速度的比率高。例如，使用HF溶液作为蚀刻剂，在25℃进行湿法蚀刻100秒。
接着，如图37所示，使用自对准硅化技术，在存储栅电极MG的相应的上部、存储器单元区3A中的n+型半导体区8a和n+型半导体区8b中，形成金属硅化物层（金属硅化物膜）SIL。另一方面，在核心MIS形成区1A中的栅电极GE的相应的上部以及n+型半导体区8中，形成金属硅化物层SIL。
金属硅化物层SIL可以降低扩散电阻、接触电阻等。金属硅化物层SIL可以如下形成。
例如，在半导体衬底1的整个主表面上，形成金属膜（未示出），通过对半导体衬底1进行热处理，使得存储栅电极MG、栅电极GE的相应上层部，以及n+型半导体区8、8a和8b与前述金属膜反应。以这种方式，在存储栅电极MG、栅电极GE的相应上部以及n+型半导体区8、8a和8b中，形成金属硅化物层SIL。前述金属膜由例如钴(Co)膜、镍(Ni)膜等制成，并可以使用溅射法等形成。然后，去除未反应的金属膜。
之后，在半导体衬底1的整个主表面上，形成层间绝缘膜（未示出），尽管其例示被省略。然后，在该层间绝缘膜中，形成接触孔（未示出），该接触孔暴露例如n+型半导体区8、8a和8b的表面。通过将导电膜埋入接触孔中，形成塞（未示出）。然后，在其中埋入塞的层间绝缘膜上，形成导线（未示出）。
因此，根据本实施例，SMT仅给MISFET(LT)和存储器单元MC中的MISFET(LT)施加。这可以总体上改进半导体器件的特性。
本发明人已经研究了给MISFET(LT)和存储器单元MC中的每一个施加SMT的情形，并获得了图38所示的结果。图38是示出已经对其应用SMT之后MISFET(LT)和存储器单元MC的特性的示图。
即，本发明已经研究了如下的情形：在作为应力施加膜10的氮化硅膜存在于核心MIS形成区1A和存储器单元区3A中的每一个上的状态下（参见例如图31），进行热处理以给每个元件施加应力。
如图38所示，针对MISFET(LT)，可以识别到由于SMT效应的沟道电流（图38中简示为“电流”）的增加。但是，MISFET(HT)和存储器单元MC的每一个中的沟道电流不变。这是可以想到的，因为针对具有相对大的栅极长度的存储器单元MC，SMT效应弱因而沟道电流没有增加。
另一方面，MISFET(LT)和存储器单元MC的每个元件中HC都下降了。这是可以想到的，因为用作应力施加膜10的氮化硅膜中包含的氢（H）影响HC。
图39是设置有作为应力施加膜的氮化硅膜的MISFET的截面图。关于图39所示的MISFET，具有与图20所示的存储器单元MC的部件相同功能的部件被指派相同的参考数字，并省略其重复说明。注意，“PW”代表p型阱。
如图39所示，用作应力施加膜10的氮化硅膜中的H（氢）通过用于施加应力的热处理而扩散到存储器单元中。例如，当H（氢）到达作为形成绝缘膜（ONO膜）5的中间层的氮化硅膜5N时，浅捕获级（shallow trap level）在存储器单元的电荷储存部中增加。当要“写入”至存储单元的电荷被这些浅捕获级保持时，电荷趋向于释放而降低存储器单元的保持特性。
相对照地，在本实施例中，SMT未给SMT对其效应弱的存储器单元MC施加，并将存储器单元MC上的应力施加膜（氮化硅膜）10从其去除。因此，可以避免存储器单元MC的特性由于前述氮化硅膜中的H（氢）而劣化。
将会理解，对于MISFET(LT)，使用SMT可以获得沟道电流的改进。
通过如此选择性施加SMT，可以总体地改进半导体器件的特性。
（应用示例的描述）
在前述工艺中，存储器单元区3A中的应力施加膜10被从其全部去除以暴露该区域中的停止膜9（参见图32和图33）。但是，也可以从其表面去除存储器单元区3A中的应力施加膜10的与预定厚度对应的部分，从而减少存储器单元区3A中的应力施加膜10的厚度。
图40和41是示出本实施例的应用示例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)和存储器单元MC的工艺>
如已经参照图21-29所描述的，在核心MIS形成区1A中形成MISFET(LT)，在存储器单元区3A中形成存储器单元MC（图29）。
<SMT和自对准硅化工艺>
接着，如图40所示，在包括MISFET(LT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为5nm的氧化硅膜作为停止膜9。然后，在停止膜9上，使用CVD法形成厚度为约35nm的氮化硅膜作为应力施加膜10。
接下来，使用光刻法在核心MIS形成区1A中的应力施加膜10上形成光致抗蚀剂膜PR4。然后，使用光致抗蚀剂膜PR4作为掩模，从其表面蚀刻应力施加膜10的与预定厚度对应的部分。这里，从形成应力施加膜10的氮化硅膜的表面，各向同性或各向异性地干法蚀刻其与约25nm的厚度对应的部分。换言之，执行干法蚀刻直到氮化硅膜的厚度变为约10nm。例如，使用CH4作为蚀刻气体，进行干法蚀刻。结果，存储器单元区3A中的应力施加膜10的厚度变得小于核心MIS形成区1A中的应力施加膜10的厚度（图40）。注意，当存储器单元区3A中的应力施加膜10的厚度为T103而核心MIS形成区1A中的应力施加膜10的厚度为T101时，建立由T103<T101给定的关系。
然后，如图41所示，通过灰化处理等去除光致抗蚀剂膜PR4。之后，进行热处理。例如，作为第一处理，在约1010℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1230℃执行激光退火。这导致应力施加膜10中的应力。通过应力施加膜10，给核心MIS形成区1A中的MISFET(LT)施加应力。这里，作为用于给应力施加膜10施加应力的热处理，优选在不小于1000℃的温度执行不长于1秒的时刻的热处理。另一方面，由于存储器单元区3A中的应力施加膜10具有小厚度，因此大应力不施加到存储器单元MC。存储器单元区3A中的应力施加膜10的厚度优选地调节为不大于20nm。
之后，如参照图34至图37所描述过的，去除热处理之后的应力施加膜10，并进一步去除停止膜9。然后，使用自对准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，在MISFET(LT)和存储器单元MC上，形成应力施加膜10并进行热处理。但是，由于存储器单元区3A中的应力施加膜10的厚度减小，因此可以减小用作应力施加膜的氮化硅膜中的H（氢）的影响。因此，可以减小存储器单元MC的特性由于前述氮化硅膜中的H（氢）而劣化的程度。
此外，在本实施例中，薄的应力施加膜10保留在存储器单元区3A中，从而在存储器单元区3A中的停止膜9和核心MIS形成区1A中的停止膜9之间不产生厚度差。
即，在图35中，存储器单元区3A中的停止膜9的厚度小于核心MIS形成区1A中的停止膜9的厚度。在这种情况下，取决于保留的停止膜9的厚度以及其中的厚度差，难以控制蚀刻。
即，当基于较厚膜部分进行蚀刻时，导致较薄膜部分进入过蚀刻状态。例如，形成侧壁绝缘膜SW的氧化硅膜SO的端部以及图42中圆圈包围的部分被不期望地蚀刻。如果金属硅化物层SIL在这些部分生长，则会发生泄漏电流的增加或击穿电压的劣化。图42是用于例示本实施例的应用示例中的半导体器件的制造工艺的效果的主部截面图。
另一方面，当基于较薄膜部分进行蚀刻时，停止膜9的残余物会留在较厚膜部分中。在这些残余物上，金属硅化物层SIL没有充分地生长而导致问题。
相对照地，根据本实施例，通过防止停止膜9中的厚度差，可以避免金属硅化物层SIL在前述不期望的部分中生长，并且不由于停止膜9的残余物导致金属硅化物层SIL的生长。结果，即使当例如氧化硅膜由厚度约为5nm的薄膜形成时，也可以防止停止膜9中的厚度差，从而使得形成优异的金属硅化物层SIL。
在本实施例中，作为存储器单元MC，以示例的方式描述了这种类型的存储器单元MC：具有绝缘膜（ONO膜）5，即，使用氮化硅膜5N（其用作绝缘膜5的中间层）作为电荷储存部的分栅型存储器单元MC。当时，存储器单元的结构也可以被配置为仅具有存储器栅极MG和由绝缘膜（ONO膜）制成的电荷储存膜，而不具有控制栅电极CG。替代地，也可以使用具有不是由绝缘膜而是由多晶硅等的导电膜制成的电荷储存部的存储器单元。
例如，作为存储器单元，也可以使用具有绝缘膜中的浮置栅电极FG的类型的存储器（以下称为“FG存储器单元”，还称为NOR闪存、NAND闪存等）。
图43是设置有作为应力施加膜的氮化硅膜的FG存储器单元的截面图。FG存储器单元具有：浮置栅电极（栅电极）FG，其经由隧道氧化物膜（绝缘膜）TO布置于半导体衬底（p型阱PW）上；和控制栅电极（栅电极）CG，其经由绝缘膜IL布置于浮置栅电极（栅电极）FG上。存储器单元MC还具有形成于半导体衬底1的p型阱PW中的源区S和漏区D。在浮置栅电极FG、控制栅电极CG等的叠层部分的侧壁部分上，形成均由绝缘膜制成的侧壁绝缘膜SW。因此，存储器单元具有被作为电荷储存部的绝缘膜（也称为栅极绝缘膜TO、IL和SW）围绕的浮置栅电极FG。
在上述类似的存储器单元中，如图43所示，用作应力施加膜10的氮化硅膜中的H（氢）通过用于施加应力的热处理而扩散到存储器单元中。例如，当H（氢）到达浮置栅电极FG下方的隧道氧化物膜TO时，H（氢）键合至硅（Si）以形成Si-H键。然后，当对存储器单元进行覆写操作等产生热载流子时，则Si-H键被切断以导致界面级。如果形成大量的此类界面级，则载流子被捕获而降低了覆写特性（写入特性和擦除特性）。
因而，如同在本实施例中，通过将存储器单元区中的应力施加膜10从其去除并在具有MISFET(LT)和FG存储器单元的半导体器件中选择性施加SMT，可以总体地改进半导体器件的特性。
另外，如同在本实施例的应用示例中，通过从其表面去除存储器单元区中的应力施加膜10的与预定厚度对应的部分以减小具有MISFET(LT)和FG存储器单元的半导体器件中的应力施加膜的厚度，可以减小存储器单元MC的特性由于用作应力施加膜的氮化硅膜中的H（氢）而劣化的程度。还可以防止停止膜9中的厚度差，并形成优异的金属硅化物层。
作为具有浮置栅电极FG的存储单元的示例，示出如图43所示的具有单栅结构的存储器单元。但是，也可以使用如同本实施例中的存储器单元的具有分栅结构和浮置栅电极FG的存储器单元。
第三实施例
现在参照附图，以下将给出本实施例中的半导体器件（半导体存储器件）的结构的说明。
-结构说明-
图44是示出本实施例中的半导体器件的配置的主部截面图。本实施例中的半导体器件具有MISFET(LT)、MISFET(HT)和存储器单元MC。
MISFET(LT)是形成于核心MIS形成区1A中的MISFET，且具有小于MISFET(HT)的栅极长度的栅极长度。MISFET(LT)的栅极长度是例如约40nm。这样的具有相对小的栅极长度的MISFET被使用在例如用于驱动存储器MC的电路（也称为核心电路或外围电路）中。MISFET(LT)的驱动电压趋向于小于MISFET(HT)的驱动电压。MISFET(LT)的绝缘膜3可以薄于MISFET(HT)的绝缘膜3。
另一方面，MISFET(HT)是形成于I/O MIS形成区2A中的MISFET，且具有大于MISFET(LT)的栅极长度的栅极长度。MISFET(HT)的栅极长度是例如约1000nm。这样的具有相对大的栅极长度的MISFET被使用在例如输入/输出电路（也称为I/O电路）等中。MISFET(HT)的驱动电压趋向于大于MISFET(LT)的驱动电压。MISFET(HT)的绝缘膜3可以厚于MISFET(LT)的绝缘膜3。
MISFET(LT)具有经由绝缘膜3布置在半导体衬底1(p型阱PW1)上的栅电极GE，和位于栅电极GE两侧上的布置在半导体衬底1(p型阱PW1)中的源/漏区。在栅电极GE的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜(侧壁或侧壁间隔件)SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源/漏区中的每一个具有LDD结构，并包括n+型半导体区8和n-型半导体区7。n-型半导体区7与栅电极GE的侧壁自对准地形成。n+型半导体区8与侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7的结深度的结深度以及高于n-型半导体区7的杂质浓度的杂质浓度。
MISFET(HT)具有经由绝缘膜3布置在半导体衬底1(p型阱PW2)上的栅电极GE，和位于栅电极GE两侧上的布置在半导体衬底1(p型阱PW2)中的源/漏区。在栅电极GE的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源/漏区中的每一个具有LDD结构，并包括n+型半导体区8和n-型半导体区7。n-型半导体区7与栅电极GE的侧壁自对准地形成。n+型半导体区8与侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7的结深度的结深度以及高于n-型半导体区7的杂质浓度的杂质浓度。
存储器单元MC具有布置在半导体衬底1(p型阱PW3)上的控制栅电极（栅电极）CG，和与控制栅电极CG相邻地布置在半导体衬底1(p型阱PW3)上的存储器栅电极（栅电极）MG。在控制栅电极CG上，布置薄的氧化硅膜CP1和氮化硅膜（盖绝缘膜）CP2。存储器单元MC还具有布置在控制栅电极CG与半导体衬底1(p型阱PW3)之间的绝缘膜3，以及布置在存储器栅电极MG与半导体衬底1(p型阱PW3)之间以及布置在存储器栅电极MG与控制栅电极CG之间的绝缘膜5。
存储器单元MC还具有形成于半导体衬底1的p型阱PW3中的源区MS和漏区MD。在存储器栅电极MG与控制栅电极CG的组合图案的侧壁部分上，形成分别由绝缘膜制成的侧壁绝缘膜SW。这里，每个侧壁绝缘膜SW由氧化硅膜SO和氮化硅膜SN的叠层体形成。源区MS包括n+型半导体区8a和n-型半导体区7a。n-型半导体区7a与存储器栅电极MG的侧壁自对准地形成。n+型半导体区8a与更靠近存储器栅电极MG的侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7a的结深度的结深度以及高于n-型半导体区7a的杂质浓度的杂质浓度。漏区MD包括n+型半导体区8b和n-型半导体区7b。n-型半导体区7b与控制栅电极CG的侧壁自对准地形成。n+型半导体区8b与更靠近控制栅电极CG的侧壁绝缘膜SW的侧表面自对准地形成，以具有深于n-型半导体区7b的结深度的结深度以及高于n-型半导体区7b的杂质浓度的杂质浓度。
这里，在本实施例中（图44），使用SMT给MISFET(LT)、MISFET(HT)和存储器单元MC中的MISFET(LT)的沟道区施加应力，而不给MISFET(HT)和存储器单元MC的沟道区施加应力。
SMT是从MISFET的栅电极的上部和侧表面部分给其沟道区施加应力以使得沟道区中的晶体应变并由此改进沟道区中的载流子迁移率的技术。
具体地，在每个栅电极的上部和侧表面部分的上方形成应力施加膜，并对其进行热处理。通过热处理，给应力施加膜施加应力（压缩应力或拉伸引力）。应力到达栅电极GE下方的沟道区以改变沟道区中的晶体间距，由此改进载流子迁移率。即使在去除应力施加膜之后，也保持施加至沟道区的应力。
结果，在本实施例中（图44），MISFET(LT)、MISFET(HT)和存储器单元MC中的MISFET(LT)的沟道区中的晶体间距已经被SMT改变。另一方面，由于不给MISFET(HT)和存储器单元MC应用SMT，因此在MISFET(HT)和存储器单元MC中的每一个的沟道区的晶体间距中不存在由于SMT导致的改变。因此，在本实施例的半导体器件中，未给每个元件施加SMT，而是选择性施加以能够总体上改进半导体器件的特性。在以下的“制造方法的描述”部分将进一步给出详细描述。
-制造方法的描述-
接下来，参照图45-61，将描述本实施例中的制造半导体器件的方法。图45-61是示出本实施例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺>
首先，将描述形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺的一个示例。
如图45所示，作为半导体衬底1，提供由p型单晶硅制成的硅衬底，其具有例如约1-10Ωcm的电阻率。注意，也可以使用不同于硅衬底的半导体衬底1。
接着，在半导体衬底1的主表面中，形成隔离区2。例如，在半导体衬底1中，形成隔离槽并在该隔离槽中埋入诸如氧化硅膜的绝缘膜，从而形成隔离区2。这种隔离方法被称为STI（浅槽隔离）法。替代地，也可以使用LOCOS（硅局部氧化）法等来形成隔离区2。
然后，在半导体器件1的核心MIS形成区1A中，形成p型阱PW1；在其I/O MIS形成区2A中，形成p型阱PW2；并在存储器单元区3A中，形成p型阱PW3。p型阱PW1、PW2和PW3通过离子注入p型杂质（诸如，例如硼（B））而形成。
接着，通过稀释氢氟酸清洗等，清洗半导体衬底1（p型阱PW1、PW2和PW3）的表面。然后，如图46所示，通过热氧化法，在半导体衬底1的主表面（p型阱PW1、PW2和PW3的表面）上，形成例如厚度约为2-3nm的氧化硅膜作为绝缘膜（栅极绝缘膜）3。作为绝缘膜3，替代氧化硅膜，也可以使用诸如氧氮化硅膜的另一种绝缘膜。此外，也可以形成介电常数高于氮化硅膜的介电常数的金属氧化物膜，诸如氧化铪膜、氧化铝膜（矾土）或氧化钽膜，以及氧化物膜等与金属氧化物膜的叠层膜。替代热氧化法，也可以使用CVD法来形成绝缘膜3。核心MIS形成区1A上的绝缘膜（栅极绝缘膜）3、I/O MIS形成区2A上的绝缘膜（栅极绝缘膜）3和存储器单元区3A上的绝缘膜（栅极绝缘膜）3也可以由不同类型的膜形成，或者形成为不同的厚度。
然后，在半导体衬底1的整个表面上，形成硅膜4作为导电膜（导体膜）。作为硅膜4，例如，使用CVD法等形成厚度约为100-200nm多晶硅膜。作为硅膜4，也可以沉积非晶硅膜，并进行热处理使其结晶（晶化处理）。硅膜4用作核心MIS形成区1A中的MISFET(LT)的栅电极GE，同时用作I/OMIS形成区2A中的MISFET(HT)的栅电极GE以及用作存储器单元区3A中的存储器单元MC的控制栅电极CG。
接着，将n型杂质（诸如砷（As）或磷（P））注入存储器单元区3A中的硅膜4。
接着，热氧化硅膜4的表面以形成厚度约为例如3-10nm的薄的氧化硅膜CP1。注意，氧化硅膜CP1也可以使用CVD法形成。然后，在氧化硅膜CP1上，使用CVD法等形成厚约为50-150nm的氮化硅膜（盖绝缘膜）CP2。
接着，在要形成控制栅电极CG的区域中，使用光刻法形成光致抗蚀剂膜（未示出），并使用该光致抗蚀剂膜作为掩模，蚀刻氮化硅膜CP2、氧化硅膜CP1和硅膜4。之后，通过利用灰化等去除光致抗蚀剂膜以形成控制栅电极CG（具有例如约80nm的栅极长度）。这一系列从光刻到去除光致抗蚀剂膜的工艺步骤被称为图案化。这里，在控制栅电极CG上，形成氮化硅膜CP2和氧化硅膜CP1，但是这些膜也可以省略。
这里，在存储器单元区3A中，保留在控制栅电极CG下方的绝缘膜3用作控制晶体管的栅极绝缘膜。注意，绝缘膜3除其被覆盖以控制栅电极CG的部分之外也可以通过随后的图案化工艺等被去除。另一方面，在核心MIS形成区1A和I/O MIS形成区2A中，保留氮化硅膜CP2、氧化硅膜CP1和硅膜4。
接着，在核心MIS形成区1A中，将硅膜4上的氮化硅膜CP2从其去除。
接着，如图47所示，在包括氮化硅膜CP2和氧化硅膜CP1的半导体衬底1上，形成绝缘膜5（5A,5N,和5B）。首先，在对半导体衬底1的主表面进行清洗处理之后，如图47所示，在包括氮化硅膜CP2和氧化硅膜CP1的半导体衬底1上，形成氧化硅膜5A。氧化硅膜5A通过例如热氧化法（优选ISSG氧化)形成为例如约4nm的厚度。注意，氧化硅膜5A也可以使用CVD法形成。在附图中，示出当通过CVD法形成时的氧化硅膜5A的形状。然后，在氧化硅膜5A上，通过CVD法形成厚度约为例如10nm的氮化硅膜5N。氮化硅膜5N用作存储器单元的电荷储存部以形成构成绝缘膜（ONO膜）5的中间层。
然后，在氮化硅膜5N上，通过CVD法沉积厚度约为例如5nm的氧化硅膜5B。
通过前述工艺，可以形成绝缘膜（ONO膜）5，其包括氧化硅膜5A、氮化硅膜5N和氧化硅膜5B。注意，在图47所示的核心MIS形成区1A和I/O MIS形成区2A中的氮化硅膜（盖绝缘膜）CP2上，绝缘膜（ONO膜）5也可以保留。
此外，在本实施例中，作为绝缘膜5中的电荷储存部（电荷储存层或具有捕获级的绝缘膜），形成氮化硅膜5N。但是，诸如例如氧氮化硅膜、氧化铝膜、氧化铪膜或氧化钽膜的另一种绝缘膜也可以用作电荷储存部。这些膜是高介电常数膜，均具有高于氮化硅膜的介电常数的介电常数。替代地，电荷储存层也可以使用具有硅纳米点的绝缘膜形成。
形成于存储器单元区3A中的绝缘膜5用作存储器栅电极MG的栅极绝缘膜，并具有电荷保持（电荷保存）功能。因而，绝缘膜5具有叠层结构，包括至少三层，并被配置为使得内层（氮化硅膜5N）的电位势垒高度低于外层（氧化硅膜5A和5B）的电位势垒高度。对于存储器单元的每种操作方法，每个层的厚度具有优化值。
然后，在绝缘膜5上，形成硅膜6作为导电膜（导体膜）。在绝缘膜5上，使用CVD法等形成例如厚度约为50-200nm的多晶硅膜作为硅膜6。作为硅膜6，也可以沉积非晶硅膜，并进行热处理以使其结晶（晶化处理）。注意，必要时也可以将杂质引入硅膜5中。如随后将描述的，硅膜6用作存储器单元区3A中的存储器栅电极MG(具有例如约50nm的栅极长度)。
接着，如图48所示，硅膜6被回蚀刻。在回蚀刻工艺中，通过各向异性干法蚀刻，硅膜6的对应于预定厚度的部分被从其表面去除。通过该工艺，硅膜6可经由绝缘膜5以侧壁形状（侧壁膜形状）保留在控制栅电极CG的两个侧壁部分上。此时，在核心MIS形成区1A和I/OMIS形成区2A中，蚀刻硅膜6以暴露绝缘膜5。注意，在核心MIS形成区1A和存储器单元区3A之间的边界部分中，在氧化硅膜CP1和硅膜4的叠层膜的侧壁上，硅膜6经由绝缘膜5以侧壁形状（侧壁膜形状）保留为硅间隔件SP2。
保留于前述控制栅电极CG的两个侧壁部分之一上的硅膜6形成存储器栅电极MG。另一方面，保留于另一侧壁部分上的硅膜6形成硅间隔件SP1。在前述存储器栅电极MG下方的绝缘膜5用作存储器晶体管的栅极绝缘膜。存储器栅极长度（存储器栅电极MG的栅极长度）与所沉积的硅膜6的厚度相一致地确定。
接着，如图49所示，去除在控制栅电极CG的其上未形成存储器栅电极MG的侧壁部分上的硅间隔件SP1以及在核心MIS形成区1A和存储器单元区3A之间的边界部分中的硅间隔件SP2（硅膜6）。
接着，通过蚀刻去除绝缘膜5。结果，在存储器单元区3A中，暴露控制栅电极CG上的氮化硅膜CP2，并暴露p型阱PW3。另一方面，在核心MIS形成区1A中，也去除氧化硅膜CP1以暴露硅膜4。
接着，在核心MIS形成区1A中，将杂质引入硅膜4。例如，将诸如磷的n型杂质引入到硅膜4中。
接着，在硅膜4的要形成MISFET(LT)的栅电极GE的区域中以及在硅膜4的要形成MISFET(FT)的栅电极GE的区域中，使用光刻法形成光致抗蚀剂膜（未示出），并使用该光致抗蚀剂膜作为掩模，蚀刻硅膜4。之后，通过利用灰化等去除光致抗蚀剂膜（未示出），在核心MIS形成区1A中形成MISFET(LT)的栅电极GE，并在I/O MIS形成区2A中形成MISFET(HT)的栅电极GE，如图50所示。MISFET(LT)的栅电极GE的栅极长度为例如约40nm，而MISFET(HT)的栅电极GE的栅极长度为例如约1000nm。
保留在相应的栅电极GE下方的绝缘膜3用作各个MISFET（LT和HT）的栅极绝缘膜。绝缘膜3除其被覆盖以栅电极GE的部分之外也可以在形成前述栅电极GE期间被去除，或者通过随后的图案化工艺等被去除。
接着，如图51所示，使用在控制栅电极CG（与存储器栅电极MG相反）的一侧具有开口的光致抗蚀剂膜（未示出）作为掩模，倾斜地注入p型杂质（执行倾斜注入）。因此，在位于控制栅电极CG下方的半导体衬底1中，形成p型晕区（p型杂质区）HL。p型晕区HL不一定必须形成。但是，当形成p型晕区HL时，抑制耗尽层从漏区MD扩展到存储器晶体管的沟道区，从而抑制存储器晶体管中的短沟道效应。这可以抑制存储器晶体管的阈值电压的减少。之后，去除前述的光致抗蚀剂膜（未示出）。
接着，在存储器单元区3A中，将诸如砷(As)或磷(P)的n型杂质注入到半导体衬底1（p型阱PW3）中，以形成n-型半导体区7a和n-型半导体区7b。此时，n-型半导体区7a与存储器栅电极MG的侧壁(经由绝缘膜5与相邻于控制栅电极CG的侧壁相反的侧壁)自对准地形成。另一方面，n-型半导体区7b与控制栅电极CG的侧壁(经由绝缘膜5与相邻于存储器栅电极MG的侧壁相反的侧壁)自对准地形成。在核心MIS形成区1A和I/O MIS形成区2A中，将诸如砷(As)或磷(P)的n型杂质注入到位于栅电极GE两侧上的半导体衬底1（p型阱PW1和PW2）中，以形成n-型半导体区7。此时，n-型半导体区7与栅电极GE的侧壁自对准地形成。
n-型半导体区7a、n-型半导体区7b和n-型半导体区7可以通过相同的离子注入工艺形成，但是在这里通过不同的离子注入工艺形成。通过如此利用不同的离子注入工艺形成n-型半导体区7a、n-型半导体区7b和n-型半导体区7，n-型半导体区7a、n-型半导体区7b和n-型半导体区7可以形成为具有各自期望的杂质浓度以及期望的结深度。核心MIS形成区1A中的n-型半导体区7和I/O MIS形成区2A中的n-型半导体区7也可以形成为具有不同的杂质浓度，以及不同的结深度。
接着，如图52所示，在存储器单元区3A中，在控制栅电极CG和存储器栅电极MG的组合图案的侧壁部分上，形成侧壁绝缘膜SW。另一方面，在核心MIS形成区1A和I/O MIS形成区2A中，在栅电极GE的侧壁部分上，形成侧壁绝缘膜SW。例如，通过在半导体衬底1的整个表面上沉积氧化硅膜SO并进一步在其上沉积氮化硅膜SN，形成由氧化硅膜SO和氮化硅膜SN的叠层膜制成的绝缘膜。通过回蚀刻该绝缘膜，在前述组合图案（CG和MG）的侧壁部分上以及在栅电极GE的侧壁部分上，形成侧壁绝缘膜SW。作为每个侧壁绝缘膜SW，取代氧化硅膜和氮化硅膜的叠层膜，也可以使用诸如单层氧化硅膜或单层氮化硅膜的绝缘膜。
接着，如图53所示，使用控制栅电极CG、存储器栅电极MG和侧壁绝缘膜SW作为掩模，将诸如砷(As)或磷(P)的n型杂质注入到半导体衬底1（p型阱PW3）中，以形成高杂质浓度的n+型半导体区8a和高杂质浓度的n+型半导体区8b。此时，n+型半导体区8a与存储器单元区3A中更靠近存储器栅电极MG的侧壁绝缘膜SW自对准地形成。另一方面，n+型半导体区8b与存储器单元区3A中更靠近控制栅电极CG的侧壁绝缘膜SW自对准地形成。n+型半导体区8a形成为杂质浓度高于n-型半导体区7a的杂质浓度且结深度深于n-型半导体区7a的结深度的半导体区。n+型半导体区8b形成为杂质浓度高于n-型半导体区7b的杂质浓度且结深度深于n-型半导体区7b的结深度的半导体区。在核心MIS形成区1A和I/O MIS形成区2A的每一个中，将诸如砷(As)或磷(P)的n型杂质注入到位于栅电极GE两侧上的半导体衬底1（p型阱PW1和PW2）中，以形成n+型半导体区8。此时，n+型半导体区8与栅电极GE的侧壁部分上的侧壁绝缘膜SW自对准地形成。n+型半导体区8形成为杂质浓度高于n-型半导体区7的杂质浓度且结深度深于n-型半导体区7的结深度的半导体区。n+型半导体区8a、n+型半导体区8b和n+型半导体区8可以形成为具有不同的杂质浓度，以及不同的结深度。核心MIS形成区1A中的n+型半导体区8和I/OMIS形成区2A中的n+型半导体区8也可以形成为具有不同的杂质浓度，以及不同的结深度。
通过前述工艺，在存储器单元区3A中，形成n型漏区MD，其包括n-型半导体区7b和n+型半导体区8b并用作存储器晶体管的漏区；并形成源区MS，其包括n-型半导体区7a和n+型半导体区8a并用作存储器晶体管的源区。另一方面，在核心MIS形成区1A和I/O MIS形成区2A中，形成分别具有LDD结构的源/漏区，包括n-型半导体区7和n+型半导体区8。
接着，进行热处理（激活处理）以激活被引入源区MS（n-型半导体区7a和n+型半导体区8a）、漏区MD（n-型半导体区7b和n+型半导体区8b）和源/漏区7和8中的杂质。
通过前述工艺，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图53）。
注意，形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺不限于前述工艺。
<SMT和自对准硅化工艺>
接着，如图54所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为13nm的氧化硅膜作为停止膜9。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。停止膜9用作后面描述的应力施加膜10的蚀刻中的蚀刻停止体。停止膜9可以防止形成MISFET(LT)、MISFET(HT)和存储器单元MC的各个图案（例如由硅膜制成的各个部分）的不期望的蚀刻。
然后，如图55所示，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接下来，I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10被从其去除。首先，如图56所示，使用光刻法在核心MIS形成区1A中的应力施加膜10上形成光致抗蚀剂膜PR5。然后，如图57所示，使用光致抗蚀剂膜PR5作为掩模，蚀刻应力施加膜10。这里，形成应力施加膜10的氮化硅膜被干法蚀刻。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。结果，仅核心MIS形成区1A被覆盖以应力施加膜10。换言之，仅MISFET（LT）覆盖以应力施加膜10。另一方面，暴露I/O MIS形成区2A和存储器单元区3A的每一个中的停止膜9。
这里，前述蚀刻是在如下条件下进行的：蚀刻选择性高，即，应力施加膜10的蚀刻速度与停止膜9的蚀刻速度的比率高，而停止膜9也被轻微蚀刻。因而，I/O MIS形成区2A和存储器单元区3A的每一个中的停止膜9的厚度变得小于核心MIS形成区1A中的应力施加膜10下方保留的停止膜9的厚度（图57）。注意，当I/O MIS形成区2A中的停止膜9的厚度为T92，存储器单元区3A中的停止膜9的厚度为T93，而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T92≈T93<T91给定的关系。
然后，如图58所示，在通过灰化处理等去除光致抗蚀剂膜PR5之后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)施加应力。另一方面，应力施加膜10已经被从I/O MIS形成区2A和存储器单元区3A的每一个去除，因此没有应力施加到MISFET(HT)和存储器单元MC。
还可以使用热处理激活被引入源区MS（n-型半导体区7a和n+型半导体区8a）、漏区MD（n-型半导体区7b和n+型半导体区8b）和源/漏区7和8中的杂质，并省略之前的热处理（激活处理）。还可以通过热处理（晶化处理）使得均由非晶硅膜制成的硅膜4和6结晶。
接下来，如图59所示，核心MIS形成区1A中的应力施加膜10S被从其去除。这里，形成应力施加膜10S的氮化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，应力施加膜10S的蚀刻速度与停止膜9的蚀刻速度的比率高。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，在155℃进行湿法蚀刻600秒。结果，暴露核心MIS形成区1A、I/OMIS形成区2A和存储器单元区3A的每个中的停止膜9。
接下来，如图60所示，去除前述停止膜9。这里，形成停止膜9的氧化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，停止膜9的蚀刻速度与半导体衬底1的蚀刻速度的比率高。例如，使用HF溶液作为蚀刻剂，在25℃进行湿法蚀刻100秒。
接着，如图61所示，使用自对准硅化技术，在存储栅电极MG的相应的上部、存储器单元区3A中的n+型半导体区8a和n+型半导体区8b中，形成金属硅化物层（金属硅化物膜）SIL。另一方面，在核心MIS形成区1A和I/O MIS形成区2A中，在栅电极GE的相应的上部以及的n+型半导体区8中，形成金属硅化物层SIL。
金属硅化物层SIL可以降低扩散电阻、接触电阻等。金属硅化物层SIL可以如下形成。
例如，在半导体衬底1的整个主表面上，形成金属膜（未示出），通过对半导体衬底1进行热处理，使得存储栅电极MG、栅电极GE的相应上层部，以及n+型半导体区8、8a和8b与前述金属膜反应。以这种方式，在存储栅电极MG、栅电极GE的相应上部以及n+型半导体区8、8a和8b中，形成金属硅化物层SIL。前述金属膜由例如钴(Co)膜、镍(Ni)膜等制成，并可以使用溅射法等形成。然后，去除未反应的金属膜。
之后，在半导体衬底1的整个主表面上，形成层间绝缘膜（未示出），尽管其例示被省略。然后，在该层间绝缘膜中，形成接触孔（未示出），该接触孔暴露例如n+型半导体区8、8a和8b的表面。通过将导电膜埋入接触孔中，形成塞（未示出）。然后，在其中埋入塞的层间绝缘膜上，形成导线（未示出）。
因此，根据本实施例，SMT仅给MISFET(LT)、MISFET(HT)和存储器单元MC中的MISFET(LT)施加。这可以总体上改进半导体器件的特性。
本发明人已经研究了给MISFET(LT)、MISFET(HT)和存储器单元MC中的每一个施加SMT的情形，并获得了图62所示的结果。图62是示出已经对其应用SMT之后MISFET(LT)、MISFET(HT)和存储器单元MC的特性的示图。
即，本发明已经研究了如下的情形：在作为应力施加膜10的氮化硅膜存在于核心MIS形成区1A、I/O MIS形成区2A和存储器单元区3A中的每一个上的状态下（参见例如图55），进行热处理以给每个元件施加应力。
如图62所示，针对MISFET(LT)，可以识别到由于SMT效应的沟道电流（图62中简示为“电流”）的增加。但是，MISFET(HT)和存储器单元MC的每一个中的沟道电流不变。这是可以想到的，因为针对具有相对大的栅极长度的MISFET(HT)和存储器单元MC，SMT效应弱因而沟道电流没有增加。
另一方面，MISFET(LT)、MISFET(HT)和存储器单元MC的每个元件中HC都下降了。这是可以想到的，因为用作应力施加膜10的氮化硅膜中包含的氢（H）影响HC。
如已经参照图16描述的，用作应力施加膜10的氮化硅膜包含大量H（氢）。氮化硅膜中的H（氢）通过用于施加应力的热处理而扩散到MISFET中。例如，当H（氢）到达半导体衬底1（p型阱）与绝缘膜3之间的界面时，H（氢）键合至硅（Si）以形成Si-H键。当MISFET进行驱动操作时，如果在被施加以高电位的漏极区中产生热载流子，则Si-H键被切断以导致界面级（interfacial level）。如果形成大量的此类界面级，则载流子被捕获而降低了MISFET的驱动能力。
如已经参照图39所描述的，用作应力施加膜10的氮化硅膜中的H（氢）通过用于施加应力的热处理而扩散到存储器单元中。例如，当H（氢）到达作为形成绝缘膜（ONO膜）5的中间层的氮化硅膜5N时，浅捕获级在存储器单元的电荷储存部中增加。当要“写入”至存储单元的电荷被这些浅捕获级保持时，电荷趋向于释放而降低存储器单元的保持特性。
相对照地，在本实施例中，SMT未给SMT对其效应弱的MISFET(HT)施加，并将MISFET(HT)上的应力施加膜（氮化硅膜）从其去除。因此，可以避免MISFET的驱动能力由于前述氮化硅膜中的H（氢）而劣化。
类似地，SMT未给SMT对其效应弱的存储器单元MC施加，并将存储器单元MC上的应力施加膜（氮化硅膜）10从其去除。因此，可以避免存储器单元MC的特性由于前述氮化硅膜中的H（氢）而劣化。
将会理解，对于MISFET(LT)，使用SMT可以获得沟道电流的改进。
通过如此选择性施加SMT，可以总体地改进半导体器件的特性。
（应用示例的描述）
在前述工艺中，I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10被从其全部去除以暴露该区域中的停止膜9（参见图56和图57）。但是，也可以从其表面去除I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10的与预定厚度对应的部分，从而减少I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10的厚度。
图63和64是示出本实施例的应用示例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺>
如已经参照图45-53所描述的，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图53）。
<SMT和自对准硅化工艺>
接着，如图63所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为5nm的氧化硅膜作为停止膜9。然后，在停止膜9上，使用CVD法形成厚度为约35nm的氮化硅膜作为应力施加膜10。
接下来，使用光刻法在核心MIS形成区1A中的应力施加膜10上形成光致抗蚀剂膜PR6。然后，使用光致抗蚀剂膜PR6作为掩模，从其表面蚀刻应力施加膜10的与预定厚度对应的部分。这里，从形成应力施加膜10的氮化硅膜的表面，各向同性或各向异性地干法蚀刻其与约25nm的厚度对应的部分。换言之，执行干法蚀刻直到氮化硅膜的厚度变为约10nm。例如，使用CH4作为蚀刻气体，进行干法蚀刻。结果，I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10的厚度变得小于核心MIS形成区1A中的应力施加膜10的厚度（图63）。注意，当I/O MIS形成区2A中的应力施加膜10的厚度为T102,存储器单元区3A中的应力施加膜10的厚度为T103，且核心MIS形成区1A中的应力施加膜10的厚度为T101时，建立由T102≈T103<T101给定的关系。
然后，如图64所示，通过灰化处理等去除光致抗蚀剂膜PR6。之后，进行热处理。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。通过应力施加膜10，给核心MIS形成区1A中的MISFET(LT)施加应力。这里，作为用于给应力施加膜10施加应力的热处理，优选在不小于1000℃的温度执行不长于1秒的时刻的热处理。另一方面，由于I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10具有小厚度，因此大应力不施加到MISFET(HT)和存储器单元MC。I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10的厚度优选地调节为不大于25nm。
之后，如参照图58至图61所描述过的，去除热处理之后的应力施加膜10，并进一步去除停止膜9。然后，使用自对准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，在MISFET(LT)、MISFET(HT)和存储器单元MC上，形成应力施加膜10并进行热处理。但是，由于I/O MIS形成区2A和存储器单元区3A的每一个中的应力施加膜10的厚度减小，因此可以减小用作应力施加膜的氮化硅膜中的H（氢）的影响。因此，可以减小MISFET(HT)和存储器单元MC的特性由于前述氮化硅膜中的H（氢）而劣化的程度。
此外，在本实施例中，薄的应力施加膜10保留在I/O MIS形成区2A和存储器单元区3A的每一个中，从而在I/O MIS形成区2A中的停止膜9、存储器单元区3A中的停止膜9和核心MIS形成区1A中的停止膜9之间不产生厚度差。
即，在图59中，I/O MIS形成区2A和存储器单元区3A的每一个中的停止膜9的厚度小于核心MIS形成区1A中的停止膜9的厚度。在这种情况下，取决于保留的停止膜9的厚度以及其中的厚度差，难以控制蚀刻。
即，当基于较厚膜部分进行蚀刻时，导致较薄膜部分进入过蚀刻状态。例如，形成侧壁绝缘膜SW的氧化硅膜SO的端部以及图65中圆圈包围的部分被不期望地蚀刻。如果金属硅化物层SIL在这些部分生长，则会发生泄漏电流的增加或击穿电压的劣化。图65是用于例示本实施例的应用示例中的半导体器件的制造工艺的效果的主部截面图。
另一方面，当基于较薄膜部分进行蚀刻时，停止膜9的残余物会留在较厚膜部分中。在这些残余物上，金属硅化物层SIL没有充分地生长而导致问题。
相对照地，根据本实施例，通过防止停止膜9中的厚度差，可以避免金属硅化物层SIL在前述不期望的部分中生长，并且不由于停止膜9的残余物导致金属硅化物层SIL的生长。结果，即使当例如氧化硅膜由厚度约为5nm的薄膜形成时，也可以防止停止膜9中的厚度差，从而使得形成优异的金属硅化物层SIL。
注意，此外，在本实施例中，作为存储器单元，也可以使用FG存储器单元。即，如同在本实施例中，在具有MISFET(LT)、MISFET(HT)和FG存储器单元的半导体器件中，通过在存储器单元区等从其去除应力施加膜10并选择性施加SMT，可以总体地改进半导体器件的特性。
另外，如同在本实施例的应用示例中，在具有MISFET(LT)、MISFET(HT)和FG存储器单元的半导体器件中，从其表面去除存储器单元区等中的应力施加膜10的与预定厚度对应的部分以减小存储器单元区等中的应力施加膜的厚度。因而，可以减小存储器单元的特性由于用作应力施加膜的氮化硅膜中的H（氢）而劣化的程度。还可以防止停止膜9中的厚度差，并形成优异的金属硅化物层。
第四实施例
现在参照附图，以下将给出本实施例中的半导体器件（半导体存储器件）的结构的说明。图66-72是示出本实施例中的半导体器件的制造工艺的主部截面图。本实施例中的半导体器件的结构将参照图72描述，图72是示出本实施例中的半导体器件的制造工艺的附图中的最后工艺视图。
-结构说明-
如图72所示，以与第三实施例相同的方式，本实施例中的半导体器件具有MISFET(LT)、MISFET(HT)和存储器单元MC。
MISFET(LT)、MISFET(HT)和存储器单元MC的主要配置与第三实施例中的情形相同。
这里，在本实施例中（图72），使用SMT给MISFET(LT)和MISFET(HT)的每一个的沟道区施加应力，而不给存储器单元MC的沟道区施加应力。
如上所述，SMT是从MISFET的栅电极的上部和侧表面部分给其沟道区施加应力以使得沟道区中的晶体应变并由此改进沟道区中的载流子迁移率的技术。
结果，在本实施例中（图72），MISFET(LT)和MISFET(HT)的每一个的沟道区中的晶体间距已经被SMT改变。另一方面，由于不给存储器单元MC应用SMT，因此在存储器单元MC的沟道区的晶体间距中不存在由于SMT导致的改变。因此，在本实施例的半导体器件中，未给每个元件施加SMT，而是选择性施加以能够总体上改进半导体器件的特性。在以下的“制造方法的描述”部分将进一步给出详细描述。
-制造方法的描述-
接下来，参照图66-72，将描述本实施例中的制造半导体器件的方法。
<形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺>
如已经在第三实施例中参照图45-53所描述的，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图53）。
<SMT和自对准硅化工艺>
接着，如图66所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为13nm的氧化硅膜作为停止膜9。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。停止膜9用作后面描述的应力施加膜10的蚀刻中的蚀刻停止体。停止膜9可以防止形成MISFET(LT)、MISFET(HT)和存储器单元MC的各个图案（例如由硅膜制成的各个部分）的不期望的蚀刻。
然后，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接下来，存储器单元区3A中的应力施加膜10被从其去除。首先，如图67所示，使用光刻法在核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10上形成光致抗蚀剂膜PR7。然后，如图68所示，使用光致抗蚀剂膜PR7作为掩模，蚀刻应力施加膜10。这里，形成应力施加膜10的氮化硅膜被干法蚀刻。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。结果，核心MIS形成区1A和I/O MIS形成区2A被覆盖以应力施加膜10。换言之，MISFET（LT）和MISFET(HT)覆盖以应力施加膜10。另一方面，暴露存储器单元区3A中的停止膜9。
这里，前述蚀刻是在如下条件下进行的：蚀刻选择性高，即，应力施加膜10的蚀刻速度与停止膜9的蚀刻速度的比率高，而停止膜9也被轻微蚀刻。因而，存储器单元区3A中的停止膜9的厚度变得小于核心MIS形成区1A和I/O MIS形成区2A的每一个中的应力施加膜10下方保留的停止膜9的厚度（图68）。注意，当I/O MIS形成区2A中的停止膜9的厚度为T92，存储器单元区3A中的停止膜9的厚度为T93，而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T93<T92≈T91给定的关系。
然后，如图69所示，在通过灰化处理等去除光致抗蚀剂膜PR7之后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)和I/O MIS形成区2A中的MISFET(HT)的每一个施加应力。另一方面，应力施加膜10已经被从存储器单元区3A去除，因此没有应力施加到存储器单元MC。
还可以使用热处理激活被引入源区MS（n-型半导体区7a和n+型半导体区8a）、漏区MD（n-型半导体区7b和n+型半导体区8b）和源/漏区7和8中的杂质，并省略之前的热处理（激活处理）。还可以通过热处理（晶化处理）使得均由非晶硅膜制成的硅膜4和6结晶。
接下来，如图70所示，核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10S被从其去除。这里，形成应力施加膜10S的氮化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，应力施加膜10S的蚀刻速度与停止膜9的蚀刻速度的比率高。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，在155℃进行湿法蚀刻600秒。结果，暴露核心MIS形成区1A、I/OMIS形成区2A和存储器单元区3A的每个中的停止膜9。
接下来，如图71所示，去除前述停止膜9。这里，形成停止膜9的氧化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，停止膜9的蚀刻速度与半导体衬底1的蚀刻速度的比率高。例如，使用HF溶液作为蚀刻剂，在25℃进行湿法蚀刻100秒。
接着，如图72所示，使用自对准硅化技术，在存储栅电极MG的相应的上部、存储器单元区3A中的n+型半导体区8a和n+型半导体区8b中，形成金属硅化物层（金属硅化物膜）SIL。另一方面，在核心MIS形成区1A和I/O MIS形成区2A中，在栅电极GE的相应的上部以及的n+型半导体区8中，形成金属硅化物层SIL。
金属硅化物层SIL可以降低扩散电阻、接触电阻等。金属硅化物层SIL可以与第三实施例中的情形相同的方式形成。
之后，在半导体衬底1的整个主表面上，形成层间绝缘膜（未示出），尽管其例示被省略。然后，在该层间绝缘膜中，形成接触孔（未示出），该接触孔暴露例如n+型半导体区8、8a和8b的表面。通过将导电膜埋入接触孔中，形成塞（未示出）。然后，在其中埋入塞的层间绝缘膜上，形成导线（未示出）。
因此，在本实施例中，SMT也未给SMT对其效应弱的存储器单元MC施加，并将存储器单元MC上的应力施加膜（氮化硅膜）10从其去除。因此，如同在第三实施例中详细描述的，可以避免存储器单元MC的特性由于氮化硅膜中的H（氢）而劣化（参见图39）。
将会理解，对于MISFET(LT)，使用SMT可以获得沟道电流的改进。
对于MISFET(HT)，SMT的效应弱，从而其中HC由于氮化硅膜中的H（氢）而劣化（参见图62）。但是，该劣化的程度不像在存储单元MC中那样高，而为存储单元中的HC劣化的10％。因而，即使在应力施加膜（氮化硅膜）10被保留在MISFET(HT)上时，HC劣化的影响也很小。因此，在本实施例中，也可以总体地改进半导体器件的特性。
通过如此选择性施加SMT，可以总体地改进半导体器件的特性。
（应用示例的描述）
在前述工艺中，存储器单元区3A中的应力施加膜10被从其全部去除以暴露该区域中的停止膜9（参见图67和图68）。但是，也可以从其表面去除存储器单元区3A中的应力施加膜10的与预定厚度对应的部分，从而减少存储器单元区3A中的应力施加膜10的厚度。
图73和74是示出本实施例的应用示例中的半导体器件的制造工艺的主部截面图。
<形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺>
如已经在第三实施例中参照图45-53所描述的，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图53）。
<SMT和自对准硅化工艺>
接着，如图73所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为5nm的氧化硅膜作为停止膜9。然后，在停止膜9上，使用CVD法形成厚度为约35nm的氮化硅膜作为应力施加膜10。
接下来，使用光刻法在核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10上形成光致抗蚀剂膜PR8。然后，使用光致抗蚀剂膜PR8作为掩模，从其表面蚀刻应力施加膜10的与预定厚度对应的部分。这里，从形成应力施加膜10的氮化硅膜的表面，各向同性或各向异性地干法蚀刻其与约25nm的厚度对应的部分。换言之，执行干法蚀刻直到氮化硅膜的厚度变为约10nm。例如，使用CH4作为蚀刻气体，进行干法蚀刻。结果，存储器单元区3A的应力施加膜10的厚度变得小于核心MIS形成区1A和I/O MIS形成区2A的每一个中的应力施加膜10的厚度（图73）。注意，当I/O MIS形成区2A中的应力施加膜10的厚度为T102,存储器单元区3A中的应力施加膜10的厚度为T103，且核心MIS形成区1A中的应力施加膜10的厚度为T101时，建立由T103<T102≈T101给定的关系。
然后，如图74所示，通过灰化处理等去除光致抗蚀剂膜PR8。之后，进行热处理。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。通过应力施加膜10，给核心MIS形成区1A中的MISFET(LT)施加应力。这里，作为用于给应力施加膜10施加应力的热处理，优选在不小于1000℃的温度执行不长于1秒的时刻的热处理。另一方面，由于存储器单元区3A中的应力施加膜10具有小厚度，因此大应力不施加到存储器单元MC。存储器单元区3A中的应力施加膜10的厚度优选地调节为不大于20nm。
之后，如参照图69至图72所描述过的，去除热处理之后的应力施加膜10，并进一步去除停止膜9。然后，使用自对准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，在MISFET(LT)、MISFET(HT)和存储器单元MC上，形成应力施加膜10并进行热处理。但是，由于存储器单元区3A中的应力施加膜10的厚度减小，因此可以减小用作应力施加膜的氮化硅膜中的H（氢）的影响。因此，可以减小存储器单元MC的特性由于前述氮化硅膜中的H（氢）而劣化的程度。
此外，在本实施例中，薄的应力施加膜10保留在存储器单元区3A中，从而在存储器单元区3A中的停止膜9与核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9之间不产生厚度差。
因此，如同在第三实施例的应用示例中所详细描述过的，可以避免金属硅化物层SIL在前述不期望的部分中生长，并且不由于停止膜9的残余物导致金属硅化物层SIL的生长。结果，即使当例如氧化硅膜由厚度约为5nm的薄膜形成时，也可以防止停止膜9中的厚度差，从而使得形成优异的金属硅化物层SIL。
如上所述，对于MISFET(HT)，SMT的效应弱，从而其中HC由于氮化硅膜中的H（氢）而劣化（参见图62）。但是，该劣化的程度不像在存储单元MC中那样高，从而影响也很小。
注意，此外，在本实施例中，作为存储器单元，也可以使用FG存储器单元。即，如同在本实施例中，在具有MISFET(LT)、MISFET(HT)和FG存储器单元的半导体器件中，通过在存储器单元区等从其去除应力施加膜10并选择性施加SMT，可以总体地改进半导体器件的特性。
另外，如同在本实施例的应用示例中，在具有MISFET(LT)、MISFET(HT)和FG存储器单元的半导体器件中，从其表面去除存储器单元区等中的应力施加膜10的与预定厚度对应的部分以减小存储器单元区等中的应力施加膜的厚度。因而，可以减小存储器单元的特性由于用作应力施加膜的氮化硅膜中的H（氢）而劣化的程度。还可以防止停止膜9中的厚度差，并形成优异的金属硅化物层。
第五实施例
在上述第四实施例中，使用光致抗蚀剂膜PR7作为掩模，各向同性地干法蚀刻应力施加膜10（参见图68）。但是，也可以使用由氧化硅膜等制成的硬掩模作为掩模来蚀刻应力施加膜10。
图75-83是示出本实施例中的半导体器件的制造工艺的主部截面图。本实施例中的半导体器件的结构与第四实施例的情形相同。
接下来，参照图75-83，将描述本实施例中的制造半导体器件的方法。
<形成MISFET(LT)、MISFET(HT)和存储器单元MC的工艺>
如已经在第三实施例中参照图45-53所描述的，在核心MIS形成区1A中形成MISFET(LT)，在I/O MIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图53）。
<SMT和自对准硅化工艺>
接着，如图75所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为5nm的氧化硅膜作为停止膜9。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。停止膜9用作后面描述的应力施加膜10的蚀刻中的蚀刻停止体。停止膜9可以防止形成MISFET(LT)、MISFET(HT)和存储器单元MC的各个图案（例如由硅膜制成的各个部分）的不期望的蚀刻。
然后，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接着，在应力施加膜10上，形成由与停止膜9相同的材料制成的的绝缘膜作为硬掩模（掩模膜）11。这里，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。
然后，如图76所示，使用光刻法在核心MIS形成区1A和I/OMIS形成区2A中的应力施加膜10上形成光致抗蚀剂膜PR9。
然后，如图76所示，使用光致抗蚀剂膜PR9作为掩模，蚀刻硬掩模11。这里，形成硬掩模11的氧化硅膜被干法蚀刻。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。结果，核心MIS形成区1A和I/O MIS形成区2A被覆盖以硬掩模11。这里，前述蚀刻是在如下条件下进行的：蚀刻选择性高，即，硬掩模11的蚀刻速度与应力施加膜10的蚀刻速度的比率高。然后，如图77所示，通过灰化处理等去除光致抗蚀剂膜PR9。
接着，如图78所示，使用硬掩模11作为掩模，蚀刻应力施加膜10。这里，对形成应力施加膜10的氮化硅膜进行湿法蚀刻。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，进行湿法蚀刻。结果，核心MIS形成区1A和I/O MIS形成区2A覆盖以应力施加膜10。另一方面，暴露存储器单元区3A中的停止膜9。
然后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)和I/O MIS形成区2A中的MISFET(HT)的每一个施加应力。另一方面，应力施加膜10已经被从存储器单元区3A去除，因此没有应力施加到存储器单元MC。
还可以使用热处理激活被引入源区MS（n-型半导体区7a和n+型半导体区8a）、漏区MD（n-型半导体区7b和n+型半导体区8b）和源/漏区7和8中的杂质，并省略之前的热处理（激活处理）。还可以通过热处理（晶化处理）使得均由非晶硅膜制成的硅膜4和6结晶。
接着，如图79所示，在存储器单元区3A中的停止膜9上，使用光刻法形成光致抗蚀剂膜PR10。然后，使用光致抗蚀剂膜PR10作为掩模，蚀刻硬掩模11。这里，对形成硬掩模11的氧化硅膜进行湿法蚀刻。例如，使用HF溶液作为蚀刻剂，进行湿法蚀刻。然后，如图80所示，通过灰化处理等去除光致抗蚀剂膜PR10。
接下来，如图81所示，核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10S被从其去除。这里，形成应力施加膜10S的氮化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，应力施加膜10S的蚀刻速度与停止膜9的蚀刻速度的比率高。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，在155℃进行湿法蚀刻600秒。结果，暴露核心MIS形成区1A、I/OMIS形成区2A和存储器单元区3A的每个中的停止膜9。
接下来，如图82所示，去除前述停止膜9。这里，形成停止膜9的氧化硅膜是在如下条件下进行湿法蚀刻的：蚀刻选择性高，即，停止膜9的蚀刻速度与半导体衬底1的蚀刻速度的比率高。例如，使用HF溶液作为蚀刻剂，在25℃进行湿法蚀刻100秒。
接着，如图83所示，使用自对准硅化技术，在存储栅电极MG的相应的上部、存储器单元区3A中的n+型半导体区8a和n+型半导体区8b中，形成金属硅化物层（金属硅化物膜）SIL。另一方面，在核心MIS形成区1A和I/O MIS形成区2A中，在栅电极GE的相应的上部以及的n+型半导体区8中，形成金属硅化物层SIL。
金属硅化物层SIL可以降低扩散电阻、接触电阻等。金属硅化物层SIL可以与第三实施例中的情形相同的方式形成。
之后，在半导体衬底1的整个主表面上，形成层间绝缘膜（未示出），尽管其例示被省略。然后，在该层间绝缘膜中，形成接触孔（未示出），该接触孔暴露例如n+型半导体区8、8a和8b的表面。通过将导电膜埋入接触孔中，形成塞（未示出）。然后，在其中埋入塞的层间绝缘膜上，形成导线（未示出）。
因此，根据本实施例中，由于应力施加膜10被使用硬掩模11作为掩模进行湿法蚀刻，所以与使用干法蚀刻的情形相比更容易去除角部中的应力施加膜10。因此，除了第四实施例中描述的效果之外，可以获得减少应力施加膜10的残余物的效果。
第六实施例
在上述第四和第五实施例中，当在存储器单元区3A中从其去除应力施加膜10时，可能在存储器单元区3A中的停止膜9与核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9之间产生厚度差（参见图68和78）。该厚度差也可以使用膜厚调整膜来改进。
（第一示例）
图84-86是示出本实施例的第一示例中的半导体器件的制造工艺的主部截面图。本实施例中的半导体器件的结构与第四实施例中的情形相同。此外，直到图69中的步骤的制造工艺与第四实施例中的相同。但是，作为停止膜9，形成厚度约为5nm的氧化硅膜。
在上述第四实施例中，如图69所示，存储器单元区3A中的停止膜9的厚度变得小于核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9的厚度。当I/O MIS形成区2A中的停止膜9的厚度为T92，存储器单元区3A中的停止膜9的厚度为T93，而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T93<T92≈T91给定的关系。
因而，如图84所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，形成由与停止膜9的材料相同的材料制成的膜作为膜厚调整膜12。这里，使用CVD法形成厚度约为5nm的氧化硅膜（绝缘膜）。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。
接着，如图85所示，在存储器单元区3A中的膜厚调整膜12上，使用光刻法形成光致抗蚀剂膜PR11。
接着，使用光致抗蚀剂膜PR11作为掩模，蚀刻膜厚调整膜12。这里，对形成膜厚调整膜12的氧化硅膜进行干法蚀刻。然后，通过灰化处理等去除光致抗蚀剂膜PR11，并进一步去除应力施加膜10S。因此，如图86所示，在存储器单元区3A中，形成停止膜9和膜厚调整膜12的叠层膜，而在核心MIS形成区1A和I/O MIS形成区2A的每一个中，暴露停止膜9。
注意，这里，膜厚调整膜12的厚度被调整为约5nm，但膜厚调整膜12的厚度可以基于T92和T91之差而适当地调整。
接着，以与第四实施例相同的方式，去除膜厚调整膜12和停止膜9。这里，根据本实施例，MISFET(LT)和MISFET(HT)的每一个上的氧化硅膜与存储器单元MC上的氧化硅膜（膜厚调整膜12和停止膜9）之间的厚度差已经通过膜厚调整膜12作了改进，使得蚀刻容易地控制。例如，可以避免第三实施例的应用示例中详述过的由膜厚差导致的问题，例如，金属硅化物层SIL在不期望的部分中的生长，或由于停止膜9的残余物导致的金属硅化物层SIL的不生长。
之后，以与第四实施例相同的方式，使用自动准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，除了第四实施例中描述的效果之外，可以获得避免由停止膜9中的膜厚差导致的问题的效果。
（第二示例）
图87-89是示出本实施例的第二示例中的半导体器件的制造工艺的主部截面图。本实施例中的半导体器件的结构与第五实施例中的情形相同。此外，直到图78中的步骤的制造工艺与第五实施例中的相同。
在上述第五实施例中，如图78所示，存储器单元区3A中的停止膜9的厚度变得小于核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9的厚度。当I/O MIS形成区2A中的停止膜9的厚度为T92，存储器单元区3A中的停止膜9的厚度为T93，而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T93<T92≈T91给定的关系。
因而，如图87所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，形成由与停止膜9的材料相同的材料制成的膜作为膜厚调整膜12。这里，使用CVD法形成厚度约为5nm的氧化硅膜（绝缘膜）。例如，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。
接着，如图88所示，在存储器单元区3A中的膜厚调整膜12上，使用光刻法形成光致抗蚀剂膜PR12。
接着，使用光致抗蚀剂膜PR12作为掩模，蚀刻膜厚调整膜12和硬掩模11。这里，对形成膜厚调整膜12和硬掩模11的氧化硅膜进行干法蚀刻。然后，通过灰化处理等去除光致抗蚀剂膜PR12，并进一步去除应力施加膜10S。因此，如图89所示，在存储器单元区3A中，形成停止膜9和膜厚调整膜12的叠层膜，而在核心MIS形成区1A和I/OMIS形成区2A的每一个中，暴露停止膜9。
注意，这里，膜厚调整膜12的厚度被调整为约5nm，但膜厚调整膜12的厚度可以基于T92和T91之差而适当地调整。
接着，以与第五实施例相同的方式，去除膜厚调整膜12和停止膜9。这里，根据本实施例，MISFET(LT)和MISFET(HT)的每一个上的氧化硅膜与存储器单元MC上的氧化硅膜（膜厚调整膜12和停止膜9）之间的厚度差已经通过膜厚调整膜12作了改进，使得蚀刻容易地控制。例如，可以避免第三实施例的应用示例中详述过的由膜厚差导致的问题，例如，金属硅化物层SIL在不期望的部分中的生长，或由于停止膜9的残余物导致的金属硅化物层SIL的不生长。
之后，以与第五实施例相同的方式，使用自动准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，除了第五实施例中描述的效果之外，可以获得避免由停止膜9中的膜厚差导致的问题的效果。
注意，在本实施例中描述的使用膜厚调整膜12来改进停止膜9中的厚度差的步骤同样适用于第一实施例至第三实施例。
例如，在第一实施例中也可以在去除应力施加膜10S（参见图11）的步骤之前形成膜厚调整膜12。或者，在第二实施例中也可以在去除应力施加膜10S（参见图34）的步骤之前形成膜厚调整膜12。或者，在第三实施例中也可以在去除应力施加膜10S（参见图58）的步骤之前形成膜厚调整膜12。
第七实施例
在上述第四和第五实施例中，当在存储器单元区3A中从其去除应力施加膜10时，可能在存储器单元区3A中的停止膜9与核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9之间产生厚度差（参见图68和78）。考虑到该厚度差，也可以预先调整停止膜9的膜厚。
（第一示例）
图90-95是示出本实施例的第一示例中的半导体器件的制造工艺的主部截面图。
首先，以与第四实施例相同的方式，在核心MIS形成区1A中形成MISFET(LT)，在I/OMIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图90）。
接着，如图90所示，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成厚度约为13nm的氧化硅膜作为停止膜9。
然后，在存储器单元区3A中的停止膜9上，使用光刻法形成光致抗蚀剂膜PR13。
然后，如图91所示，使用光致抗蚀剂膜PR13作为掩模，从其表面蚀刻停止膜9的与预定厚度对应的部分。这里，从形成停止膜9的氧化硅膜的表面，各向同性或各向异性地干法蚀刻其与约5nm的厚度对应的部分。例如，使用CH4作为蚀刻气体，进行干法蚀刻。然后，通过灰化处理等去除光致抗蚀剂膜PR13。
然后，如图92所示，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接下来，存储器单元区3A中的应力施加膜10被从其去除。首先，如图93所示，使用光刻法在核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10上形成光致抗蚀剂膜PR14。然后，使用光致抗蚀剂膜PR14作为掩模，蚀刻应力施加膜10。这里，形成应力施加膜10的氮化硅膜被干法蚀刻。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。结果，核心MIS形成区1A和I/O MIS形成区2A被覆盖以应力施加膜10。换言之，MISFET（LT）和MISFET(HT)覆盖以应力施加膜10。另一方面，暴露存储器单元区3A中的停止膜9。
这里，前述蚀刻是在如下条件下进行的：蚀刻选择性高，即，应力施加膜10的蚀刻速度与停止膜9的蚀刻速度的比率高，而停止膜9也被轻微蚀刻(掉例如约5nm的厚度)。
但是，在本实施例中，核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9的与约5nm对应的部分已经被预先从其表面蚀刻掉了。因此，在从前述存储器单元区3A去除应力施加膜10的步骤之后，停止膜9中的厚度差被改进了。换言之，与第四实施例的情形（图68）相比，停止膜9中的厚度差已经减小了。例如，当I/O MIS形成区2A中的停止膜9的厚度为T92，存储器单元区3A中的停止膜9的厚度为T93，而核心MIS形成区1A中的停止膜9的厚度为T91时，建立由T93≈T92≈T91给定的关系。
然后，如图94所示，在通过灰化处理等去除光致抗蚀剂膜PR14之后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)和I/O MIS形成区2A中的MISFET(HT)的每一个施加应力。另一方面，应力施加膜10已经被从存储器单元区3A去除，因此没有应力施加到存储器单元MC。
接下来，如图95所示，核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10S被从其去除。结果，暴露核心MIS形成区1A、I/O MIS形成区2A和存储器单元区3A的每个中的停止膜9。
接下来，（干法蚀刻）去除前述停止膜9。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。这里，根据本实施例，核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9的与预定厚度对应的部分已经被预先从其表面蚀刻掉了。因此，在去除应力施加膜10S的步骤之后保留的停止膜9中的厚度差被改进了（图95）。结果，停止膜9的蚀刻容易地控制。例如，可以避免第三实施例的应用示例中详述过的由膜厚差导致的问题，例如，金属硅化物层SIL在不期望的部分中的生长，或由于停止膜9的残余物导致的金属硅化物层SIL的不生长。
之后，以与第四实施例相同的方式，使用自动准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，除了第四实施例中描述的效果之外，可以获得避免由停止膜9中的膜厚差导致的问题的效果。
（第二示例）
图96-102是示出本实施例的第二示例中的半导体器件的制造工艺的主部截面图。
首先，以与第五实施例相同的方式，在核心MIS形成区1A中形成MISFET(LT)，在I/OMIS形成区2A中形成MISFET(HT)，在存储器单元区3A中形成存储器单元MC（图96）。
接着，如图96所示，以与第五实施例相同的方式，在包括MISFET(LT)、MISFET(HT)和存储器单元MC的半导体衬底1上，使用CVD法形成氧化硅膜作为停止膜9。这里，形成厚度约为13nm的氧化硅膜。
然后，在存储器单元区3A中的停止膜9上，使用光刻法形成光致抗蚀剂膜PR15。
然后，如图97所示，使用光致抗蚀剂膜PR15作为掩模，从其表面蚀刻停止膜9的与预定厚度对应的部分。这里，从形成停止膜9的氧化硅膜的表面，各向同性或各向异性地干法蚀刻其与约5nm的厚度对应的部分。例如，使用CH4作为蚀刻气体，进行干法蚀刻。然后，通过灰化处理等去除光致抗蚀剂膜PR15。
然后，如图98所示，在停止膜9上，使用CVD法形成厚度为约20nm的氮化硅膜作为应力施加膜10。例如，使用HCD（六氯乙硅烷）和NH3（氨）作为原料气体，通过CVD法形成该氮化硅膜。
接着，在应力施加膜10上，形成由与停止膜9相同的材料制成的的绝缘膜作为硬掩模11。这里，使用例如TEOS（正硅酸乙酯）和臭氧（O3）作为原料气体，通过CVD法形成该氧化硅膜。
然后，如图99所示，使用光刻法在核心MIS形成区1A和I/OMIS形成区2A中的硬掩模11上形成光致抗蚀剂膜PR16。然后，使用光致抗蚀剂膜PR16作为掩模，以与第五实施例相同的方式蚀刻硬掩模11。然后，通过灰化处理等去除光致抗蚀剂膜PR16。
接着，如图100所示，使用硬掩模11作为掩模，蚀刻应力施加膜10。这里，对形成应力施加膜10的氮化硅膜进行湿法蚀刻。例如，使用磷酸(H3PO4)溶液作为蚀刻剂，进行湿法蚀刻。结果，核心MIS形成区1A和I/O MIS形成区2A覆盖以应力施加膜10。另一方面，暴露存储器单元区3A中的停止膜9。
然后，进行热处理（也称为退火）。例如，作为第一处理，在约1000℃执行瞬时退火（也称为尖峰RTA）不长于1秒的时刻。然后，作为第二处理，在约1200℃执行激光退火。这导致应力施加膜10中的应力。在热处理之后，即在向其施加应力的状态下的应力施加膜被标示为“10S”。通过应力施加膜10S，给核心MIS形成区1A中的MISFET(LT)和I/O MIS形成区2A中的MISFET(HT)的每一个施加应力。另一方面，应力施加膜10已经被从存储器单元区3A去除，因此没有应力施加到存储器单元MC。
接着，如图101所示，在存储器单元区3A中的停止膜9上，使用光刻法形成光致抗蚀剂膜PR17。然后，使用光致抗蚀剂膜PR17作为掩模，蚀刻硬掩模11。这里，对形成硬掩模11的氧化硅膜进行湿法蚀刻。例如，使用HF溶液作为蚀刻剂，进行湿法蚀刻。然后，如图102所示，通过灰化处理等去除光致抗蚀剂膜PR17。
接下来，核心MIS形成区1A和I/O MIS形成区2A中的应力施加膜10S被从其去除。结果，暴露核心MIS形成区1A、I/O MIS形成区2A和存储器单元区3A的每个中的停止膜9。
接下来，（干法蚀刻）去除前述停止膜9。例如，使用CH4作为蚀刻气体，进行各向同性干法蚀刻。这里，根据本实施例，核心MIS形成区1A和I/O MIS形成区2A的每一个中的停止膜9的与预定厚度对应的部分已经被预先从其表面蚀刻掉了。因此，在去除应力施加膜10S的步骤之后保留的停止膜9中的厚度差被改进了（图102）。结果，停止膜9的蚀刻容易地控制。例如，可以避免第三实施例的应用示例中详述过的由膜厚差导致的问题，例如，金属硅化物层SIL在不期望的部分中的生长，或由于停止膜9的残余物导致的金属硅化物层SIL的不生长。
之后，以与第五实施例相同的方式，使用自动准硅化技术，形成金属硅化物层（金属硅化物膜）SIL。
因此，根据本实施例，除了第五实施例中描述的效果之外，可以获得避免由停止膜9中的膜厚差导致的问题的效果。
注意，在本实施例中描述的通过预先调整停止膜9的厚度来改进停止膜9中的厚度差的步骤同样适用于第一实施例至第三实施例。
例如，在第一实施例中也可以在形成应力施加膜10S（参见图7）的步骤之前预先调整停止膜9的厚度。或者，在第二实施例中也可以在形成应力施加膜10S（参见图30）的步骤之前预先调整停止膜9的厚度。或者，在第三实施例中也可以在形成应力施加膜10S（参见图54）的步骤之前预先调整停止膜9的厚度。
在上述第一实施例至第七实施例中，使用n沟道MISFET作为MISFET(LT)和MISFET(HT)中的每一个的示例进行描述。但是，本发明人进行的研究已经证实p沟道MISFET也可实现相同的效果。即，即使当使用p沟道MISFET作为MISFET(LT)和MISFET(HT)中的每一个时，通过使用在上述第一实施例至第七实施例中的每一个中描述的SMT工艺，也可以实现每个实施例中所描述的效果。
尽管以上已经基于其实施例具体描述了本发明人所实现的发明，但是本发明并不限于前述实施例。应当理解，本发明可以在不脱离其要旨的范围之内进行各种改变和修改。
(附录1)
一种制造半导体器件的方法，包括以下步骤：（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET、形成于第二区域中的第二MISFET和形成于第三区域中的非易失性存储器单元；（b）在前述第一MISFET、前述第二MISFET和前述非易失性存储器单元上形成第一绝缘膜；（c）在前述第一绝缘膜上形成第二绝缘膜；（d）在前述第二区域和前述第三区域中从其去除前述第二绝缘膜；以及（e）在步骤（d）之后，进行热处理以给前述第一MISFET施加应力，其中前述第一MISFET的栅极长度小于前述第二MISFET的栅极长度，并且其中前述非易失性存储器单元具有形成于前述半导体衬底上的第一栅电极和形成于前述第一栅电极与前述半导体衬底之间的第一栅极绝缘膜，并且第一栅极绝缘膜在其内部具有电荷储存部。
(附录2)
一种制造半导体器件的方法，包括以下步骤：（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET、形成于第二区域中的第二MISFET和形成于第三区域中的非易失性存储器单元；（b）在前述第一MISFET、前述第二MISFET和前述非易失性存储器单元上形成第一绝缘膜；（c）在前述第一绝缘膜上形成第二绝缘膜；（d）在前述第三区域中从其去除前述第二绝缘膜；以及（e）在步骤（d）之后，进行热处理以给前述第一MISFET施加应力，其中前述第一MISFET的栅极长度小于前述第二MISFET的栅极长度，并且其中前述非易失性存储器单元具有形成于前述半导体衬底上的第一栅电极和形成于前述第一栅电极与前述半导体衬底之间的第一栅极绝缘膜，并且第一栅极绝缘膜在其内部具有电荷储存部。
(附录3)
一种制造半导体器件的方法，包括以下步骤：（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET和形成于第二区域中的第二MISFET；（b）在前述第一MISFET和前述第二MISFET上形成第一绝缘膜；（c）在前述第一绝缘膜上形成第二绝缘膜；（d）在前述第二区域中从其表面去除前述第二绝缘膜的一部分，使得前述第二区域中的前述第二绝缘膜的厚度小于前述第一区域中的前述第二绝缘膜的厚度；以及（e）在步骤（d）之后，进行热处理以给前述第一MISFET施加应力，其中前述第一MISFET的栅极长度小于前述第二MISFET的栅极长度。
(附录4)
根据附录3所述的制造半导体器件的方法，还包括如下步骤：（f）在前述步骤（e）之后，去除前述第二绝缘膜；（g）在前述步骤（f）之后，去除前述第一绝缘膜；以及（h）在前述步骤（g）之后，在由硅衬底形成的前述半导体衬底中形成的前述第一MISFET或前述第二MISFET的源区和漏区中的每一个上形成硅化物膜。
(附录5)
在根据附录3所述的制造半导体器件的方法中，前述第一绝缘膜是氧化硅膜，前述第二绝缘膜是氮化硅膜。
(附录6)
一种制造半导体器件的方法，包括以下步骤：（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET和形成于第二区域中的非易失性存储器单元；（b）在前述第一MISFET和前述非易失性存储器单元上形成第一绝缘膜；（c）在前述第一绝缘膜上形成第二绝缘膜；（d）在前述第二区域中从其表面去除前述第二绝缘膜的一部分，使得前述第二区域中的前述第二绝缘膜的厚度小于前述第一区域中的前述第二绝缘膜的厚度；以及（e）在前述步骤（d）之后，进行热处理以给前述第一MISFET施加应力，其中前述非易失性存储器单元具有形成于前述半导体衬底上的第一栅电极和形成于前述第一栅电极与前述半导体衬底之间的第一栅极绝缘膜，并且第一栅极绝缘膜在其内部具有电荷储存部。
(附录7)
一种制造半导体器件的方法，包括以下步骤：（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET、形成于第二区域中的第二MISFET和形成于第三区域中的非易失性存储器单元；（b）在前述第一MISFET、前述第二MISFET和前述非易失性存储器单元上形成第一绝缘膜；（c）在前述第一绝缘膜上形成第二绝缘膜；（d）在前述第二区域和前述第三区域中从其表面去除前述第二绝缘膜的一部分，使得前述第二区域和前述第三区域的每一个中的前述第二绝缘膜的厚度小于前述第一区域中的前述第二绝缘膜的厚度；以及（e）在前述步骤（d）之后，进行热处理以给前述第一MISFET施加应力，其中前述第一MISFET的栅极长度小于前述第二MISFET的栅极长度，并且其中前述非易失性存储器单元具有形成于前述半导体衬底上的第一栅电极和形成于前述第一栅电极与前述半导体衬底之间的第一栅极绝缘膜，并且第一栅极绝缘膜在其内部具有电荷储存部。
(附录8)
一种制造半导体器件的方法，包括以下步骤：（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET、形成于第二区域中的第二MISFET和形成于第三区域中的非易失性存储器单元；（b）在前述第一MISFET、前述第二MISFET和前述非易失性存储器单元上形成第一绝缘膜；（c）在前述第一绝缘膜上形成第二绝缘膜；（d）在前述第三区域中从其表面去除前述第二绝缘膜的一部分，使得前述第三区域中的前述第二绝缘膜的厚度小于前述第一区域和前述第二区域的每一个中的前述第二绝缘膜的厚度；以及（e）在前述步骤（d）之后，进行热处理以给前述第一MISFET施加应力，其中前述第一MISFET的栅极长度小于前述第二MISFET的栅极长度，并且其中前述非易失性存储器单元具有形成于前述半导体衬底上的第一栅电极和形成于前述第一栅电极与前述半导体衬底之间的第一栅极绝缘膜，并且第一栅极绝缘膜在其内部具有电荷储存部。

Claims (20)

1.一种制造半导体器件的方法，包括以下步骤：
（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET和形成于第二区域中的第二MISFET；
（b）在第一MISFET和第二MISFET上形成第一绝缘膜；
（c）在第一绝缘膜上形成第二绝缘膜；
（d）在第二区域中从其去除第二绝缘膜；以及
（e）在步骤（d）之后，进行热处理以给第一MISFET施加应力，
其中第一MISFET的栅极长度小于第二MISFET的栅极长度。
2.根据权利要求1所述的制造半导体器件的方法，还包括如下步骤：
（f）在步骤（e）之后，去除第二绝缘膜。
3.根据权利要求2所述的制造半导体器件的方法，
其中，在步骤（d）之后，第二区域中的第一绝缘膜的厚度小于第一区域中的第一绝缘膜的厚度。
4.根据权利要求3所述的制造半导体器件的方法，还包括如下步骤：
（g）在步骤（f）之后，去除第一绝缘膜。
5.根据权利要求4所述的制造半导体器件的方法，还包括如下步骤：
（h）在步骤（g）之后，在由硅衬底形成的所述半导体衬底中形成的第一MISFET或第二MISFET的源区和漏区中的每一个上形成硅化物膜。
6.根据权利要求1所述的制造半导体器件的方法，
其中，第一绝缘膜是氧化硅膜，第二绝缘膜是氮化硅膜。
7.根据权利要求6所述的制造半导体器件的方法，
其中，步骤（d）是使用形成于第一区域中的第二绝缘膜上的光致抗蚀剂膜作为掩模蚀刻第二区域中的第二绝缘膜的步骤。
8.根据权利要求6所述的制造半导体器件的方法，
其中，步骤（d）是使用形成于第一区域中的第二绝缘膜上的由氧化硅制成的掩模膜作为掩模蚀刻第二区域中的第二绝缘膜的步骤。
9.根据权利要求3所述的制造半导体器件的方法，还包括如下步骤：
（g1）在步骤（f）之前，在第一绝缘膜和第二绝缘膜上形成第三绝缘膜，第三绝缘膜由与第一绝缘膜的材料相同的材料制成；
（g2）在第一区域中从其去除第三绝缘膜和第二绝缘膜；以及
（g3）在步骤（g2）之后，在第二区域中从其去除第一绝缘膜和第三绝缘膜，并且在第一区域中从其去除第一绝缘膜。
10.根据权利要求2所述的制造半导体器件的方法，在步骤（b）和步骤（c）之间还包括如下步骤：
在第一区域中从其表面去除第一绝缘膜的一部分，使得第一区域中的第一绝缘膜的厚度小于第二区域中的第一绝缘膜的厚度。
11.一种制造半导体器件的方法，包括以下步骤：
（a）提供半导体衬底，其具有形成于第一区域中的第一MISFET和形成于第二区域中的非易失性存储器；
（b）在第一MISFET和所述非易失性存储器单元上形成第一绝缘膜；
（c）在第一绝缘膜上形成第二绝缘膜；
（d）在第二区域中从其去除第二绝缘膜；以及
（e）在步骤（d）之后，进行热处理以给第一MISFET施加应力，
其中所述非易失性存储器单元具有形成于所述半导体衬底上的第一栅电极和形成于第一栅电极与所述半导体衬底之间的第一栅极绝缘膜，并且第一栅极绝缘膜在其内部具有电荷储存部。
12.根据权利要求11所述的制造半导体器件的方法，还包括如下步骤：
（f）在步骤（e）之后，去除第二绝缘膜。
13.根据权利要求11所述的制造半导体器件的方法，
其中，在步骤（d）之后，第二区域中的第一绝缘膜的厚度小于第一区域中的第一绝缘膜的厚度。
14.根据权利要求13所述的制造半导体器件的方法，还包括如下步骤：
（g）在步骤（f）之后，去除第一绝缘膜。
15.根据权利要求14所述的制造半导体器件的方法，还包括如下步骤：
（h）在步骤（g）之后，在由硅衬底形成的所述半导体衬底中形成的第一MISFET或所述非易失性存储器单元的源区和漏区中的每一个上形成硅化物膜。
16.根据权利要求11所述的制造半导体器件的方法，
其中，第一绝缘膜是氧化硅膜，第二绝缘膜是氮化硅膜。
17.根据权利要求13所述的制造半导体器件的方法，还包括如下步骤：
（g1）在步骤（f）之前，在第一绝缘膜和第二绝缘膜上形成第三绝缘膜，第三绝缘膜由与第一绝缘膜的材料相同的材料制成；
（g2）在第一区域中从其去除第三绝缘膜和第二绝缘膜；以及
（g3）在步骤（g2）之后，在第二区域中从其去除第一绝缘膜和第三绝缘膜，并且在第一区域中从其去除第一绝缘膜。
18.根据权利要求12所述的制造半导体器件的方法，在步骤（b）和步骤（c）之间还包括如下步骤：
在第一区域中从其表面去除第一绝缘膜的一部分，使得第一区域中的第一绝缘膜的厚度小于第二区域中的第一绝缘膜的厚度。
19.根据权利要求11所述的制造半导体器件的方法，
其中所述非易失性存储器单元具有第二栅电极和第二栅极绝缘膜，第二栅电极在所述半导体衬底上形成为与第一栅电极相邻，第二栅极绝缘膜形成于第二栅电极与所述半导体衬底之间。
20.根据权利要求11所述的制造半导体器件的方法，
其中所述非易失性存储器单元具有作为电荷储存部的第二栅电极，第二栅电极经由第四绝缘膜形成于所述半导体衬底上，并且
其中在其内部具有所述电荷储存部的第一栅极绝缘膜具有第四绝缘膜、第二栅电极和形成于第二栅电极上的第五绝缘膜。
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