DE3625860A1 - Halbleitervorrichtung mit einem kontakt und vorrichtung zur herstellung derselben - Google Patents

Halbleitervorrichtung mit einem kontakt und vorrichtung zur herstellung derselben

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Description

Die Erfindung betrifft elektrische Verbindungen für eine Halbleitervorrichtung, die aus einem Metall mit hohem Schmelzpunkt hergestellt ist, sowie zugehörige Verfahren zur Herstellung dieser Verbindungen, um einen guten elektrischen Kontakt zwischen miteinander verbundenen Halbleitervorrichtungselementen zu gewährleisten. Da der Integrationsgrad von MOS-integrierten Schaltungselementen ansteigt, wird die Fläche, die zur Herstellung elektrischer Verbindungen zwischen metallischen Leitern und Halbleiterflächenbereichen, wie beispielsweise polykristallinen Silicium-Gate-Elektroden oder diffundierten Source-Drain-Schichten, äußerst klein. Darüber hinaus wird die Tiefe von pn-Übergängen in oberflächendiffundierten Schichten äußerst dünn. Das Kathodenzerstäubungsverfahren, das normalerweise zur Herstellung elektrischer Verbindungen an solchen Bereichen verwendet wird, tendiert zur Produktion schadhafter Verbindungen, wenn die Größe der Kontaktlöcher durch überlagerte Isolierschichten zunehmend klein wird. Häufig unterbleibt bei metallischen Leitern ein Kontakt am Oberflächenbereich am Boden des Kontaktloches infolge eines "Verschattungs"-Effektes, der in Fig. 1 dargestellt ist, wo eine Metallablagerung an der Oberseite der Seitenwände des Kontaktloches eine ausreichende Metallabscheidung am Boden des Loches verhindert, die zur Erzielung einer guten elektrischen Verbindung mit dem darunterliegenden Oberflächenbereich erforderlich wäre. In sehr großen LSI-Schaltungen, die mehr als eine Million Elemente auf einem quadratischen Chip mit mehreren Millimetern Seitenlänge aufweisen, führt eine derartige Verschlechterung bei den elektrischen Verbindungen zu einer erheblichen Verringerung der Zuverlässigkeit der erhaltenen Vorrichtung.
Die Bildung dünner Wolfram-Filme am Boden des Kontaktloches zur Erleichterung einer Verbindung mit darüberliegenden Leitern kann zu einem Eindringen von Wolfram längs der Ränder der Grenzfläche der Isolierschicht, in welcher das Kontaktloch hergestellt wird, und in den Oberflächenbereich, mit welchem ein elektrischer Kontakt hergestellt werden soll, was zu einer Verschlechterung des Betriebsverhaltens der Halbleitervorrichtung führt. Dieses Eindringen wird gemäß Fig. 2 als mit der Temperatur und dem Partialdruck sich erhöhend angesehen.
In den heutigen dynamischen MOS-Speichern mit wahlfreiem Zutritt und 64K sowie 256K ist die Genauigkeit für eine Maskeneinstellung in der Größenordnung von 0,2 µm oder weniger als 10% der Mindestgröße von 2 bis 3 µm für ein Speicherelement. Wird die Mindestgröße 1 µm oder tritt sie in den Submikronbereich ein, so wird eine Genauigkeit der Maskeneinstellung von weniger als 0,1 µm erforderlich. Da jedoch die Einstellgenauigkeit weitgehend durch die mechanische Genauigkeit der Halbleitervorrichtung bestimmt wird, ist eine Genauigkeit von 0,1 µm schwierig zu erzielen und führt zu den nachfolgend aufgeführten Problemen. Erstens führt eine Kontaktloch-Fehleinstellung zu einer Verringerung des Kontaktbereiches zwischen dem Aluminiumverbindungswerkstoff und den darunterliegenden Oberflächenbereichen, mit welchem ein elektrischer Kontakt hergestellt werden soll, was zu einem erhöhten elektrischen Kontaktwiderstand führt. Zweitens verursacht ein zu starkes Ätzen während der Herstellung des Kontaktloches Fehler, wie Lochungen in den verbindenden Übergangsbereichen im Hinblick auf die Verringerung der Fläche des Feldisolierungsfilms in dem Abschnitt, der die Source- und Drain-Bereiche der darunterliegenden Fläche umgibt, was zu schadhaften Verbindungen führt.
Somit besteht ein Bedürfnis für ein Verfahren zur Herstellung äußerst zuverlässiger elektrischer Verbindungen, die nicht wesentlich das Betriebsverhalten der Halbleitervorrichtungen beeinträchtigen.
Der Erfindung liegt daher die Aufgabe zugrunde, äußerst zuverlässige elektrische Verbindungen, sowie ein Verfahren zur Herstellung derselben zu schaffen.
Weitere, der Erfindung zugrundeliegende Aufgabenstellungen und Vorteile werden in der anschließenden Beschreibung angegeben und sind teilweise aus der Beschreibung offensichtlich oder ergeben sich bei der Durchführung der Erfindung.
Zur Lösung der vorausgehend genannten Aufgabenstellung wird ein Verfahren zur Herstellung einer elektrischen Verbindung an einer Oberfläche Halbleitervorrichtung neben einer Seitenwand eines isolierenden Werkstoffs verwendet, das gekennzeichnet ist durch folgende Schritte:
(a) Aussetzen der Oberfläche einem Gas, das aus einer Verbindung eines Halogens mit einem hochschmelzenden Metall besteht, unter solchen Bedingungen, um das Gas mit der Oberfläche zu reduzieren, zwecks Ausbildung einer Schicht des Metalls auf der Oberfläche, wobei die Bedingungen die Abscheidung der Schicht bei einer ausreichend hohen Temperatur umfassen, um die erhaltene Stärke der Schicht in wesentlicher Weise möglichst klein zu halten, wobei die Schicht sich auch an der Seitenwand nach oben erstreckend ausgebildet wird; und
(b) Ausbildung eines Leiters im elektrischen Kontakt mit der Schicht, damit eine elektrische Verbindung mit der Oberfläche erfolgt.
Ferner wird durch die Erfindung eine elektrische Verbindung mit einer Oberfläche einer Halbleitervorrichtung neben einer Seitenwand eines isolierenden Werkstoffs geschaffen, die gekennzeichnet ist durch
(a) einen dünnen Film eines hochschmelzenden Metalls, der auf der Oberfläche mittels Dampfabscheidung ausgebildet wird und auf einem Abschnitt der Seitenwand durch Hochkriechen des Metalls auf dem Abschnitt der Seitenwand, ausgehend von dem auf der Oberfläche gebildeten Abschnitt des Metalls, hergestellt wird; und
(b) einen Leiter, der in elektrischem Kontakt mit dem dünnen Film ausgebildet ist und dabei die elektrische Verbindung mit der Oberfläche darstellt.
Die Erfindung wird anhand der Zeichnungen näher erläutert; es zeigen:
Fig. 1 eine Querschnittsdarstellung, die die Nachteile des Standes der Technik veranschaulicht,
Fig. 2 eine Kennlinie gemäß dem Stand der Technik, die die Beziehung zwischen Eindringtiefe und Temperatur angibt,
Fig. 3A bis 3C Querschnittsdarstellungen zur Erläuterung des Verfahrens gemäß einer ersten Ausführungsform der Erfindung,
Fig. 4 eine Querschnittsdarstellung, die eine abgeänderte Ausführung der in den Fig. 3A bis 3C dargestellten Vorrichtung angibt,
Fig. 5A bis 5C Querschnittsdarstellung, die das Verfahren gemäß einer zweiten Ausführungsform der Erfindung erläutern,
Fig. 6 eine Kennlinie, die die gefundene Beziehung zwischen der Abscheidungstemperatur und der gesättigten Filmstärke bei Wolfram angibt,
Fig. 7 eine Kennlinie, die die gefundene Beziehung zwischen der Abscheidungstemperatur und der Eindringlänge bei Wolfram angibt,
Fig. 8 Kennlinien des Kontaktwiderstandes, der durch die erfindungsgemäßen Ausführungsformen erhalten wird,
Fig. 9A bis 9G Querschnittsdarstellungen und eine Draufsicht, die das Verfahren gemäß einer dritten Ausführungsform der Erfindung erläutern; und
Fig. 10A bis 10G Querschnittsdarstellungen, die das Verfahren gemäß einer vierten Ausführungsform der Erfindung erläutern.
Es werden nunmehr die bevorzugten Ausführungsformen der Erfindung im einzelnen erläutern.
Fig. 3A bis 3C sind Darstellungen des Herstellungsverfahrens gemäß einer ersten Ausführungsform der Erfindung. Gemäß Fig. 3A wird eine n⁺-Diffusionsschicht (12) mit einer Übergangstiefe von 0,15 µm durch Ionenimplantation in einem p-Typ Si-Substrat (11) hergestellt, worauf ein Siliciumoxidfilm (13) mit einer Stärke von 1 µm als Isolierfilm über der Substratoberfläche mittels des Verfahrens der chemischen Dampfabscheidung (CVD) abgeschieden wird, und ein Kontaktloch (14) für die Diffusionsschicht (12) wird unter Verwendung des PEP-Verfahrens durch selektives Ätzen des Oxidfilms (13) gebildet. Anschließend wird gemäß Fig. 3B eine Schicht (15) aus Wolfram (w) mit einer Stärke von 200 Å auf der n⁺-Typ Diffusionsschicht (12) hergestellt, die dem Kontaktloch (14) frei zugewandt ist, und zwar mittels des selektiven Dampfphasen-Bildungsverfahrens, das Wolframhexafluorid (WF6) und Argon (Ar) verwendet. Die Bedingungen für die selektive Bildung bestehen in diesem Falle aus einer Substrattemperatur von 550°C, einem Druck im Reaktionsofen von 27,2 × 10-5 bar (0,2 torr), und einem WF6-Partialdruck von 13,6 × 10-6 bar (0,01 torr). Unter diesen Bedingungen kriecht der Film (15) während seines Wachstums vom Boden des Kontaktloches (14) über die Seitenwände. Anschließend wird gemäß Fig. 3C ein Film aus Aluminium (Al) als Verbindungsschicht durch Vakuumverdampfung hergestellt, wobei eine Verbindung (16) durch Musterbildung des Aluminiumfilms hergestellt wird. Schließlich erfolgt eine Wärmebehandlung in einem Formierungsgas bei 450°C während 15 Minuten. Gemäß dieser Ausführungsform ist es möglich, eine zufriedenstellende elektrische Verbindung mit einem Oberflächenbereich zu erhalten, der durch die Diffusionsschicht (12) beispielsweise repräsentiert wird, da der Wolframfilm (15) als Schutz gegen einen Fehlkontakt des Al-Films dient, jedoch am Übergang von Diffusionsschicht (12) und Substrat (11) als Folge des Eindringens von Wolfram am Bodenabschnitt des Kontaktloches längs der Grenzfläche zwischen Oxidfilm (13) und Substrat (11) kein Schaden auftritt. Wie im einzelnen nachfolgend erläutert wird, ist das Unterbleiben eines Eindringens und das Vorliegen des "Hochkriechens" an der Seitenwand der Kontaktöffnung (14) ein Ergebnis der Bedingungen, unter denen der Film (15) aus Wolfram gebildet wurde.
Fig. 4 ist eine Querschnittsdarstellung, die eine Abänderung der eben beschriebenen Ausführungsform erläutert. Hier besteht der Isolierungsfilm aus einer Schichtung eines SiO2-Films (13), der durch chemische Dampfabscheidung (CVD) erhalten wurde und aus einem PSG-Film (13′). Da der aus Wolfram bestehende Film (15) nicht auf die Oberfläche des PSG-Films (13′) hochkriecht, kann das Ausmaß des Hochkriechens bei dieser Ausführungsform gesteuert werden. Bei den Ausführungsformen gemäß den Fig. 3 und 4 wird, um zu verhindern, daß der Al-Film (16) keinen ausreichenden Kontakt macht, das Ausmaß des Hochkriechens des W-Films vorzugsweise so eingestellt, daß es mehr als ein Drittel der Tiefe der Öffnung im Isolierungsfilm beträgt.
Fig. 5A bis 5C sind Darstellungen des Herstellungsverfahrens für eine zweite Ausführungsform der Erfindung. Wie aus Fig. 5A hervorgeht, wird eine n⁺-Typ-Diffusionsschicht (12) auf einem p-Typ-Siliciumsubstrat (11) hergestellt und ein Oxidfilm (13) wird mit einer Stärke von 1 µm auf der Oberseite der Schicht (12) mittels des chemischen Dampfabscheidungsverfahrens (CVD) abgeschieden. Es wird ein Kontaktloch (14) für den Oxidfilm (13) erzeugt. Bis zu diesem Punkt ist das Verfahren ähnlich wie bei der ersten, in Fig. 3 dargestellten Ausführungsform. Ein erster W-Film (15) mit einer Stärke von 200 Å wird unter Verwendung von WF6-und Ar-Gasen und Bildungsbedingungen ähnlich wie bei der vorausgehenden Ausführungsform hergestellt, damit kein Eindringen des Wolframs längs der Grenzfläche zwischen Isolierung und Substrat erfolgt.
Anschließend wird ein dicker W-Film (17) auf der Innenseite des Kontaktloches (14) gemäß Fig. 5B mittels eines zweiten Bildungsverfahrens unter Verwendung von WF6- und H2-Gasen eingebracht. Die Bildungsbedingungen für den dicken W-Film (17) erfordern eine Substrattemperatur von 300 bis 600°C, einen Druck im Reaktionsofen von 13,6 × 10-6 bar bis 68 × 10-4 bar (0,01 bis 5 torr) und ein Molverhältnis zwischen H2/WF6 von 20. Würde das vor dem zweiten Bildungsverfahren stattfindende erste Bildungsverfahren weggelassen, so würde der zweite W-Film längs der Grenzfläche zwischen Isolierung und Substrat eindringen. Da ein dünner W-Film (15) vorweg durch das erste Bildungsverfahren eingebracht wird, unter Bedingungen, bei welchen kein Eindringen stattfindet, verursacht der zweite Film keine Verschlechterung der Vorrichtung. Zusätzlich veranlaßt der erste W-Film auf den Seitenwänden des Kontaktloches den zweiten W-Film, sich ausgehend vom Seitenwandbereich zu bilden. Daher ist die Zeit für die Bildung des zweiten W-Films kurz, und es verbleibt eine ausreichende Auswahl bezüglich der Abscheidung des Films über die flache Oberfläche des Oxidfilms (13). In Fällen, wo diese Auswahl nicht aufrecht erhalten werden kann, könnte sich ein W-Film auch auf dem flachen Oxidfilm bilden und zu einem Versagen der Vorrichtung führen. Als nächstes wird eine Al-Verbindung (16) gemäß Fig. 5C ähnlich wie bei der ersten Ausführungsform hergestellt.
Bei dieser zweiten Ausführungsform können die elektrischen Kontakte mittels extrem feiner Kontaktlöcher an die darunterliegenden Oberflächenbereiche geführt werden, ohne daß ein Durchschlag von den Oberflächenbereichen zum Substratübergang erfolgt, und, da das Kontaktloch mit einem dicken W-Film in einem zweistufigen Bildungsverfahren aufgefüllt ist, können Kontaktfehlstellen verhindert werden, wodurch sich Kontakte mit verbesserter Zuverlässigkeit ergeben.
Nachfolgend werden die Gründe angegeben, warum ein W-Film, der entsprechend dem erfindungsgemäßen Verfahren gebildet wurde, nicht längs der Grenzfläche zwischen Isolierungsfilm und Substrat eindringt, entsprechend den Vorstellungen, die auf den gegenwärtig verfügbaren experimentellen Daten basieren.
Bei der Siliciumreduktionsreaktion von WF6, erreicht die Stärke des W-Films einen Sättigungswert (gesättigte Filmstärke), der eine Funktion der Abscheidungsbedingungen ist. Die Temperaturanhängigkeit der gesättigten W-Filmstärke ist in Fig. 6 dargestellt. In diesem Falle wurden die Bildungsbedingungen für den W-Film auf einem Druck von 27,2 × 10-5 bar im Reaktionsofen und auf einem WF6-Partialdruck von 13,6 × 10-6 bar (0,01 torr) eingestellt. Fig. 7 zeigt die gefundene Temperaturabhängigkeit der Eindringlänge (D) des W-Films von Rand der Si/SiO2-Grenzfläche. Ein Eindringen des W-Films führt zu einer Beschädigung des Überganges. Gemäß experimentellen Ergebnissen zeigt die Sättigungsstärke des W-Films ein Maximum bei 450°C und ein Minimum bei 550°C. Die Eindringlänge (D) des W-Films weist ein Maximum bei 450°C auf und nimmt mit steigender Temperatur ab, bis in der Nachbarschaft von 550°C eine Bildung des W-Films eintritt, ohne ein Eindringen zu veranlassen. Stattdessen kriecht bei 550°C der W-Film an den Seitenwänden des Kontaktloches nach oben.
Obgleich der Mechanismus für einen Abfall in der Eindringtiefe mit einem Ansteig der Temperatur jenseits von 450°C noch nicht klar ist, kann diese Entdeckung wie folgt erklärt werden. Die Si-Reduktionsreaktion von WF6 kann durch die folgende Gleichung dargestellt werden:
WF6(g) + (3/2)Si(s) → W(s) + (3/2)SiF4(g)
Das bei dieser Reaktion erzeugte SiF4 lagert sich an den Seitenwänden des Kontaktloches an und der W-Film bildet sich mit dem angelagerten SiF4 als Basis. Daher ist das Aufwärtskriechen des W-Films eng an die Menge des erzeugten SiF4 und die Konzentration des WF6 gebunden. Das besonders auffallende Hochkriechen des W-Films, welches sich von der Reduktionsreaktion des WF6 mittels der Siliciumbasis ergibt, erfolgt in der Nachbarschaft von 550°C, bei welchem ein Minimum der Sättigung der abgeschiedenen Filmstärke auftritt.
Bei 550°C überschritt das Ausmaß des Hochkriechens des W-Films, das in Fig. 3 und in Fig. 9 (die noch beschrieben wird) gezeigt ist, um mehr als das 10-fache die Sättigungsfilmstärke (D). Selbst bei 550 ± 30°C war der Wert von L/D größer als 3. Somit ist es wichtig, den Film bei seiner Mindeststärke auszubilden, um ein beträchtliches Hochkriechen zustande zu bringen, ein Eindringen zu unterdrücken und einen äußerst zuverlässigen Kontakt zu erzielen.
Obgleich der W-Film bei 550°C unter den vorausgehend aufgeführten Bedingungen gebildet wurde, können die Bildungsbedingungen aus einem Substrattemperaturbereich von 550 bis 600°C, einem Druck von mehr als 13,6 × 10-6 bar (0,01 torr) (beispielsweise 13,6 × 10-6 bis 13,6 × 10-4 bar entsprechend 0,01 bis 1 torr) und einem Partialdruck des halogenisierten, einen hohen Schmelzpunkt ausweisenden Metalls von 13,6 × 10-7 bar (0,001 torr) ausgewählt werden, beispielsweise 13,6 × 10-7 bis 68 × 10-5 bar (0,001 bis 0,5 torr). WF6-Gas und Ar-Gase wurden bei den vorausgehend aufgeführten Ausführungsformen verwendet, jedoch kann Ar durch andere Edelgase, wie He, ersetzt werden. Ferner kann ein getrennter Einsatz von WF6 erfolgen, in welchem Fall der Druck im Reaktionsofen über 13,6 × 10-7 bar (0,001 torr) liegen sollte, beispielsweise 13,6 × 10-7 bar bis 68 × 10-5 bar (0,001 bis 0,5 torr).
Fig. 8 zeigt die Ergebnisse von Belastungsprüfungen (Verbindungsprüfungen) auf den Kontaktwiderstand der Al-Verbindung mit der darunterliegenden Diffusionsschicht für die erfindungsgemäßen Ausführungsformen. Die als "Ausführungsformen 1 und 2" bezeichnete Kurve entspricht den in den Fig. 3, 4 und 5 dargestellten Ausführungsformen. Die als "früheres Beispiel 1" bezeichnete Kurve entspricht dem Fall eines direkten Kontaktes mit der Al-Verbindung (Al + 1% Si) ohne Bildung eines W-Films für die n⁺-Typ-Diffusionsschicht. Die als "früheres Beispiel 2" bezeichnete kurve steht für ein Verfahren, welches im Grunde ähnlich der in Fig. 3 dargestellten Ausführungsform ist. Jedoch wurde die Substrattemperatur für die selektive Bildung des W-Films auf eine niedrige Temperatur von 350°C eingestellt und ein W-Film mit einer Stärke von 200 Å wurde nur im Bodenabschnitt des Kontaktloches gebildet. Wie aus diesen experimentellen Befunden hervorgeht, zeigt die erfindungsgemäße Verbindung keinen Anstieg des Kontaktwiderstandes, selbst bei einer Belastungsprüfung während 600 Stunden und weist eine deutliche Verbesserung der Zuverlässigkeit auf.
Die Erfindung ist keinesfalls auf die vorausgehend beschriebene Ausführungsform beschränkt. Beispielsweise wurde bei der beschriebenen Ausführungsform darauf Bezug genommen, daß eine Verbindung mit einer Oberfläche einer Halbleitervorrichtung in Gestalt einer Diffusionsschicht in der Oberfläche eines Si-Substrates hergestellt wird. Jedoch sind das erfindungsgemäße Verfahren und die sich hieraus ergebende Vorrichtung ebenfalls anwendbar, wenn eine Verbindung über ein Kontaktloch mit einer Oberfläche einer Halbleitervorrichtung in Gestalt einer Elektrode aus polykristallinem Si-Film hergestellt wird, der auf einem Oxidfilm gebildet wurde, unter Dotierung mit Phosphor, Bor oder Arsen. Die Gefahr eines Kontaktversagens ist in einem solchen Falle noch vorhanden, im Hinblick auf eine Volumenkontraktion in dem Eindringbereich, die Spalte im Isolierungsfilm erzeugt, wodurch die Verläßlichkeit des Kontaktes verringert wird.
Die in den Fig. 3 und 4 dargestellten Ausführungsformen weisen nur ein Verfahren zur Bildung des W-Films auf, während die in Fig. 5 dargestellte Ausführungsform zwei Bildungsstufen hat. Die vorliegende Erfindung ist solange wirksam, wie die Bildungsbedingungen so festgesetzt sind, daß ein Hochkriechen des W-Films an den Seitenwänden des Kontaktloches auftritt. Auch bei der zweiten Ausführungsform wurde eine selektive Bildung eines zweiten W-Films verwendet. Die Erfindung ist ferner auf die Bildung von Filmen aus anderen hochschmelzenden Metallen, wie beispielsweise Molybdän (Mo), Tantal (Ta) und Titan (Ti) mittels ähnlichen Dampfphasenbildungsverfahren anwendbar, unter Verwendung von MoF6, TaF5, TiF4 usw..
Die Fig. 9A bis 9G stellen das Herstellungsverfahren einer MOSFET-Vorrichtung gemäß einer dritten Ausführungsform der Erfindung dar.
Zunächst wird ein Feldoxidfilm (Isolierungsfilm) (22) zur Elemententrennung auf einem p-Typ-Siliciumsubstrat (21) gebildet, um einen Elementbildungsbereich zu erhalten. Anschließend wird auf einem dünnen Gate-Oxidfilm (23), der im Elementbildungsbereich erzeugt wurde, eine Gate-Elektrode (24) ausgebildet, die aus einer polykristallinen Siliciumschicht besteht, die stark mit Phosphor dotiert ist. Anschließend werden dünne n⁺-Diffusionsschichten (25 a, 25 b) erzeugt, um Source- und Drain-Bereiche mittels Implantierung von Phosphorionen (P⁺) mittels des Ionenimplantierungsverfahrens mit einer Beschleunigungsspannung von 40 KeV und einer Dotierung von 1 × 1014 cm2 zu erhalten, wobei die Gate-Elektrode (24) und der Feldoxidfilm (22) als Maske verwendet werden, wie in Fig. 9A dargestellt ist.
Weiterhin wird gemäß Fig. 9B die Oxidation des Wasserstoffs durch Verbrennung ausgeführt, indem das System auf eine Temperatur von 750°C erhitzt wird, damit ein Oxidfilm (Isolierungsfilm) (26) über der Oberfläche der dünnen Diffusionsschicht für die Gate-Elektrode (24) und die Source- und Drain-Bereiche erhalten wird. Dabei ist es möglich, die Abhängigkeit der Oxidationsgeschwindigkeit von der Fremdatomkonzentration zu erhöhen, indem die Wasserstoffoxidation durch Verbrennung bei einer niedrigen Temperatur von 750°C erfolgt, damit über der Gate-Elektrode ein dickerer Oxidfilm erhalten wird als über den Source- und Drain-Bereichen. Die Stärke des Oxidfilms betrug über der Gate-Elektrode 600 Å, während sie über den Source- und Drain-Bereichen 100 Å war.
Anschließend wird gemäß Fig. 9C der Oxidfilm (26) geätzt bis die Source- und Drain-Bereiche durch eine reaktive Ionenätzung freiliegen, die ein Gas der Freongruppe verwendet, oder mittels Naßätzen unter Verwendung einer verdünnten Lösung von Fluorsäure. Anschließend werden tiefe n⁺-Diffusionsschichten (27 a, 27 b) in den Source- und Drain-Bereichen mittels Implantierung von Arsenionen durch das Ionenimplantationsverfahren mit einer Beschleunigungsspannung von 50 KeV und einer Implantierungsmenge von 1 × 1014/cm2 gebildet.
Als nächstes werden gemäß Fig. 9D W-Filme (28) selektiv über den Tiefen n⁺-Diffusionsschichten (27 a, 27 b) und über den benachbarten Isolierungsfilme (22, 26) gebildet, damit ein Hochkriechen dieser Filme mittels des CVD-Verfahrens bei niedrigem Druck erfolgt.
Das mit niedrigem Druck arbeitende CVD-Verfahren für die W-Filmbildung besteht nun aus zwei Verfahren. Das erste Verfahren dient zur Bildung eines dünnen W-Films mit einer Stärke von etwa 200 Å über den n⁺-Diffusionsschichten (27 a, 27 b) und über den diese umgebenden Isolierungsfilmen (22, 26) unter Verwendung von WF6- und Ar-Gasen unter folgenden Bedingungen: Eine Substrattemperatur von 550°C, ein Vakuum von 27,2 × 10-5 bar, einen WF6-Partialdruck von 13,6 × 10-6 bar und einer Abscheidungszeit von 3 Minuten. Das zweite Verfahren dient zur Erhöhung der Stärke des dünnen W-Films, der durch das erste Verfahren in einer vorgegebenen Stärke erhalten wurde, wobei WF6 und H2 als Reaktionsgase verwendet werden (und das Molverhältnis von H2/WF6 auf 20 gehalten wird), bei einer Substrattemperatur von 300 bis 600°C und einem Druck im Reaktionsofen von 13,6 × 10-6 bis 68 × 10-4 bar (0,01 bis 5 torr). Infolgedessen erstreckt sich der W-Film (28) über die Isolierungsfilme (22, 26), die in der Nachbarschaft der n⁺-Diffusionsschichten (27 a, 27 b) liegen.
Ferner wird gemäß den Fig. 9E und 9F ein Isolierungsfilm (29), der aus Siliciumoxid (SiO2) mittels des Plasma-CVD-Verfahrens abgeschieden, unter Verwendung von Silan (SiH4)-und Stickstoffoxid (N2O)-Gasen. Anschließend werden Kontaktlöcher (30 a, 30 b, 30 c) mittels des Reaktions-Ionenätzverfahrens erzeugt, das unter Verwendung von Gas der Freongruppe arbeitet, mittels eines (nicht dargestellten), durch das Fotoätzverfahren gebildeten Abdeckmusters als Maske. Dabei ist der erzeugte Oxidfilm an der Gate-Elektrode stärker als an den Source- und Drain-Bereichen (n⁺-Diffusionsschichten (27 a, 27 b)). Im Gegensatz zum überätzen der Source- und Drain-Bereiche, das beim gewöhnlichen Verfahren auftritt, erfolgt beim vorliegenden Verfahren, bei welchem ein W-Film als eine Ätzungsabdeckung dient, kein Ätzen der n⁺-Diffusionsschichten (27 a, 27 b) und des Isolierungsfilms (26) an den Seitenwänden der Gate-Elektrode. Fig. 9E entspricht dem A-A-Querschnitt der Fig. 9F.
Als nächstes wird ein Al-Film mit einer Stärke von 0,8 µm über der Oberfläche mittels des Kathodenzerstäubungsverfahrens gemäß Fig. 9G abgeschieden. Die Verbindungen (31 a, 31 b) für die Source- und Drain-Bereiche und eine Verbindung für das (nicht dargestellte) Gate werden durch eine Musterbildung am Al-Film hergestellt.
Ein auf diese Weise hergestellter MOSFET hat Kontakte hoher Zuverlässigkeit mit niedrigem elektrischen Widerstand, da ein W-Film zwischengeschaltet ist, der sich von den dünnen diffundierten Source- und Drain-Bereichen bis zur Oberfläche des Gates erstreckt. Ferner kann der W-Film ein Überätzen bei der Bildung der Kontaktlöcher im Feldoxidfilm verhindern, die als Folge eines Überätzens und einer fehlerhaften Zuordnung der Source- und Drain-Bereiche erzeugt werden, selbst wenn das Überätzen und die fehlerhafte Zuordnung sich über einen Teil des Feldes erstrecken. Deshalb können selbst bei extremer Verkleinerung der Elemente Übergangsdurchschläge verhindert werden, und es werden elektrische Kontakte hoher Zuverlässigkeit erhalten.
Es wird nunmehr das Herstellungsverfahren von MOSFET-Vorrichtungen gemäß einer vierten Ausführungsform der Erfindung beschrieben. Zunächst wird gemäß Fig. 10A ein Elementbildungsbereich erhalten, indem ein Feldoxidfilm (42) zur Elementtrennung auf einem p-Typ-Siliciumsubstrat hergestellt wird. Anschließend werden ein Gate-Oxidfilm (43), ein polykristalliner Siliciumfilm (44), der stark mit Phosphor dotiert ist, und ein Isolierungsfilm (45), der aus einem mittels des CVD-Verfahrens gebildeten Siliciumoxidfilm besteht, aufeinanderfolgend über dem Feldoxidfilm (42) erzeugt. Anschließend wird der Siliciumoxidfilm (45) gemäß Fig. 10B mittels eines fotolitografischen Verfahrens mit einem Muster versehen. Anschließend wird eine Gate-Elektrode (44) gebildet, indem selektiv der Gate-Oxidfilm (43) und der polykristalline Siliciumfilm (44) mittels einer Reaktionsionenätzung entfernt werden, die unter Verwendung eines Gases der Freongruppe arbeitet, wobei der Siliciumoxidfilm (45) als Maske dient.
Anschließend werden die n--Diffusionsschichten (46 a, 46 b) in den Source- und Drain-Bereichen durch Implantierung von Phosphorionen mittels des Ionenimplantierungsverfahrens hergestellt, unter Verwendung einer Beschleunigungsspannung von 40 KeV und einer Implantierungsmenge von 1 × 1014/cm2, wie dies in Fig. 10C dargestellt ist. Weiterhin wird gemäß Fig. 10D ein Isolierungsfilm (47), der aus einem Siliciumoxidfilm mit einer Stärke von 0,3 µm besteht, mittels des CVD-Verfahrens auf der Oberfläche des Substrates abgeschieden. Dann wird die Oberfläche mittels des Reaktions-Ionenätzverfahrens unter Verwendung eines Gases der Freongruppe geätzt, wobei die Isolierungsfilme (45, 47) zur Abdeckung der Gate-Elektrode zurückbleiben. Beim Reaktions-Ionenätzverfahren schreitet das Ätzen allein in vertikaler Richtung fort, so daß der Isolierungsfilm (47) an den Seitenwänden der Gate-Elektrode (44) verbleibt. Andererseits wird der Isolierungsfilm (47) über den Isolierungsfilm (45) gelegt, der beim vorausgehenden Verfahren gebildet wurde, so daß der Isolierungsfilm (45) zurückbleibt, nachdem der Isolierungsfilm (47) auf den Source- und Drain-Bereichen entfernt ist.
Auf diese Weise werden n⁺-Diffusionsschichten (48 a, 48 b) tief in den Source- und Drain-Bereichen mittels Implantierung von Arsenionen (As⁺) mittels des Ionenimplantationsverfahrens gemäß Fig. 10E hergestellt, unter Verwendung einer Beschleunigungsspannung KeV und einer Implantationsmenge von 1 × 1016/cm2.
Anschließend ist das Verfahren ähnlich wie bei der vorausgehenden Ausführungsform. Zunächst wird ein W-Film (49) selektiv mittels des mit verringertem Druck arbeitenden CVD-Verfahrens auf den tiefen n⁺-Diffusionsschichten (48 a, 48 b) in den Source- und Drain-Bereichen und auf den benachbarten Isolierungsfilmen (42, 47, 45) aufgebracht, um auf diesen Filmen hochzukriechen. Anschließend wird ein Isolierungsfilm (50), der aus einem Siliciumoxidfilm besteht, auf der Oberfläche mittels des Plasma-CVD-Verfahrens abgeschieden, um Kontaktlöcher (51 a, 51 b) zu bilden, die durch Reaktions-Ionenätzung gemäß Fig. 10F erzeugt werden. Hier sind die Kontaktlöcher nach außen hin angeordnet, nämlich gegen den Feldoxidfilm hin, ausgehend von den Source- und Drain-Bereichen. In diesem Falle dient der W-Film (49) wiederum als Ätzungsabdeckung, so daß kein Ätzen in den n⁺-Diffusionsschichten (48 a, 48 b) und dem Feldoxidfilm (42) erfolgt.
Anschließend wird eine Verbindungsschicht, die aus einem Al-Film besteht, mittels des Kathodenzerstäubungsverfahrens hergestellt, und die Verbindungen (52 a, 52 b) sowie die Verbindung für das (nicht dargestellte) Gate werden durch Kathodenzerstäubung hergestellt.
Beim vorliegenden Verfahren unterscheidet sich das Bildungsverfahren des Isolierungsfilms zur Abdeckung der Gate-Elektrode von jenem der vorausgehenden Ausführungsform. Die auf diese Weise hergestellten Kontakte haben, wie bei der vorausgehenden Ausführungsform, eine extrem hohe Zuverlässigkeit. Ferner wird bei dieser Ausführungsform ein W-Film selektiv auf den Source- und Drain-Bereichen und auf dem diese umgebenden Isolierungsfilm hergestellt. Andere hochschmelzende Metalle, wie beispielsweise Mo, Ta und Ti, können verwendet werden.
Weitere Vorteile und Abänderungen sind für den Fachmann offensichtlich. Die Erfindung ist in ihren breiteren Aspekten daher nicht auf die spezifischen Einzelheiten, charakteristischen Verfahrensschritte und die dargestellten und beschriebenen Beispiele beschränkt und Abänderungen hiervon werden im Rahmen der anliegenden Ansprüche von der Erfindung mitumfaßt.

Claims (24)

1. Verfahren zur Herstellung einer elektrischen Verbindung mit einer Oberfläche einer Halbleitervorrichtung neben einer Seitenwand eines isolierenden Werkstoffs (13), gekennzeichnet durch folgende Schritte:
(a) Aussetzen der Oberfläche einem Gas das aus einer Verbindung eines Halogens mit einem hochschmelzenden Metall besteht, unter solchen Bedingungen, um das Gas mit der Oberfläche zu reduzieren, zwecks Ausbildung einer Schicht (15) des Metalls auf der Oberfläche, wobei die Bedingungen die Abscheidung der Schicht (15) bei einer ausreichend hohen Temperatur umfassen, um die erhaltene Stärke der Schicht (15) in wesentlicher Weise möglichst klein zu halten, wobei die Schicht (15) sich auch an der Seitenwand nach oben erstreckend ausgebildet wird; und
(b) Ausbildung eines Leiters im elektrischen Kontakt mit der Schicht, damit eine elektrische Verbindung (16) mit der Oberfläche erfolgt.
2. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Gas, welchem die Oberfläche ausgesetzt wird, WF6, MoF6, TaF5 oder TiF4 ist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Verfahrensschritt des Aussetzens der Oberfläche auch das Aussetzen der Oberfläche der Einwirkung eines Edelgases umfaßt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Edelgas Ar oder He ist.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Verfahrensschritt des Aussetzens der Oberfläche auch das Aussetzen der Oberfläche gegenüber einem H2-Gas umfaßt.
6. Verfahren nach Anspruch 1, 2, 3, 4 oder 5, dadurch gekennzeichnet, daß die ausreichend hohe Temperatur eine Oberflächentemperatur von 500 bis 600°C umfaßt.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Verfahrensbedingungen ferner einen Reaktionsdruck von 13,6 × 10-6 bar bis 13,6 × 10-4 bar (0,01 bis 1,0 torr) und einen Partialdruck des Metall-Halogen-Gases von 13,6 × 10-7 bis 68 × 10-5 bar (0,001 bis 0,5 torr) umfassen.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die hohe Temperatur auf ± 30°C der hohen Temperatur eingestellt wird, die tatsächlich die Stärke der Schicht so dünn wie möglich macht.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ausreichend hohe Temperatur 550°C ist.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Verfahrensbedingungen ferner einen Reaktionsdruck von 27,2 × 10-5 bar (0,2 torr) und einen Partialdruck für das Metall-Halogen-Gas von 13,6 × 10-6 bar (0,01 torr) umfassen.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das Metall-Halogen-Gas WF6 ist.
12. Verfahren nach Anspruch 1, 2, 3, 4, 5, 8, 9, 10 oder 11, dadurch gekennzeichnet, daß der Verfahrensschritt des Aussetzens der Oberfläche fortgesetzt wird, bis sich das Metall an der Seitenwand um einen Betrag nach oben erstreckt, der größer als das 3-fache der Stärke der Schicht ist.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Verfahrensschritt des Aussetzens der Oberfläche fortgesetzt wird, bis sich das Metall an der Seitenwand um einen Betrag nach oben erstreckt, der mehr als das 10-fache der Stärke der Schicht beträgt.
14. Verfahren nach Anspruch 1, 2, 3, 4, 5, 8, 9, 10 oder 11, dadurch gekennzeichnet, daß die Isolierungsschicht aus SiO2 besteht.
15. Elektrische Verbindung mit einer Oberfläche einer Halbleitervorrichtung neben einer Seitenwand eines isolierenden Werkstoffs, gekennzeichnet durch
(a) einen dünnen Film eines hochschmelzenden Metalls, der auf der Oberfläche mittels Dampfabscheidung ausgebildet wird und auf einem Abschnitt der Seitenwand durch Hochkriechen des Metalls auf dem Abschnitt der Seitenwand, ausgehend von dem auf der Oberfläche gebildeten Abschnitt des Metalls, hergestellt wird; und
(b) einen Leiter, der in elektrischem Kontakt mit dem dünnen Film ausgebildet ist und dabei die elektrische Verbindung mit der Oberfläche darstellt.
16. Elektrische Verbindung nach Anspruch 15, dadurch gekennzeichnet, daß der isolierende Werkstoff ein SiO2-Film ist.
17. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß das Metall die Seitenwand über eine Strecke hochkriecht, die länger als ein Drittel der Höhe der Seitenwand ist.
18. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß das Metall in dem dünnen Film Wolfram, Molybdän, Tantal oder Titan ist.
19. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß der isolierende Werkstoff einen SiO2-Film und einen Oxidfilm umfaßt, der stark mit Phosphor dotiert und über dem SiO2-Film aufgelegt ist.
20. Elektrische Verbindung nach Anspruch 18, dadurch gekennzeichnet, daß das Metall über den gesamten Abschnitt der Seitenwand, der den SiO2-Film umfaßt, bis zu dem Abschnitt der Seitenwand hochkriecht, der den stark dotierten Oxidfilm umfaßt.
21. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Oberfläche einen auf einem Substrat aufgebrachten Halbleiterbereich aufweist, dessen Leitungstyp entgegengesetzt dem Leitungstyp des Substrats ist.
22. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Oberfläche einen auf einem Substrat aufgebrachten leitenden Film aus Halbleiterwerkstoff umfaßt.
23. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß sich das Metall an der Seitenwand um eine Strecke hocherstreckt, die mehr als das 3-fache der Stärke der Schicht beträgt.
24. Elektrische Verbindung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß sich das Metall an der Seitenwand um eine Strecke hocherstreckt, die mehr als das 10-fache der Stärke der Schicht beträgt.
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DE (1) DE3625860A1 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319214A1 (de) * 1987-12-04 1989-06-07 AT&T Corp. Verfahren zum Herstellen von integrierten Schaltungskreisen bei selektiver Abscheidung von Wolfram
US4851369A (en) * 1987-12-04 1989-07-25 U.S. Philips Corporation Method of establishing a structure of electrical interconnections on a silicon semiconductor device
EP0326956A2 (de) * 1988-02-02 1989-08-09 National Semiconductor Corporation Verfahren um Elemente auf einem Integrierschaltungssubstrat an eine Metalisierungsschicht zu kontaktieren.
EP0343667A2 (de) * 1988-05-27 1989-11-29 Fujitsu Limited Kontaktstruktur um eine Elektrode an einem Halbleiterbauelement zu verbinden und ihr Herstellungsverfahren
USRE36663E (en) * 1987-12-28 2000-04-18 Texas Instruments Incorporated Planarized selective tungsten metallization system

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5643310A (en) * 1979-09-19 1981-04-22 Sumitomo Naugatuck Co Ltd Production of copolymer latex
FR2630587A1 (fr) * 1988-04-22 1989-10-27 Philips Nv Procede pour etablir des contacts electriques de petites dimensions sur un dispositif semiconducteur
US5202287A (en) * 1989-01-06 1993-04-13 International Business Machines Corporation Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2 reduction
US5110760A (en) * 1990-09-28 1992-05-05 The United States Of America As Represented By The Secretary Of The Navy Method of nanometer lithography
KR950012918B1 (ko) * 1991-10-21 1995-10-23 현대전자산업주식회사 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법
US5227336A (en) * 1991-12-27 1993-07-13 Small Power Communication Systems Research Laboratories Co., Ltd. Tungsten chemical vapor deposition method
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
DE4417966A1 (de) * 1994-05-21 1995-11-23 Fraunhofer Ges Forschung Verfahren zur modularen Kontaktierung mehrlagiger Halbleiterbauelemente
US5484747A (en) * 1995-05-25 1996-01-16 United Microelectronics Corporation Selective metal wiring and plug process
JPH0922896A (ja) * 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
JPH09139429A (ja) * 1995-11-10 1997-05-27 Nippon Steel Corp 半導体装置の製造方法
JPH1064848A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 半導体装置の製造装置および製造方法
US8722417B2 (en) * 2003-04-28 2014-05-13 Invoy Technologies, L.L.C. Thermoelectric sensor for analytes in a fluid and related method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1958807A1 (de) * 1968-11-28 1970-06-04 Fujitsu Ltd Verfahren zur Herstellung einer Halbleiteranordnung,insbesondere des Planartyps
EP0147913A2 (de) * 1983-08-30 1985-07-10 Kabushiki Kaisha Toshiba Verfahren zur Herstellung einer Halbleiteranordnung mittels einer selektiven Dampfphasenanwuchstechnik
EP0064805B1 (de) * 1981-03-23 1987-08-19 Fujitsu Limited Verfahren zum Herstellen einer metallischen Dünnschicht auf einem Halbleiterkörper

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS543480A (en) * 1977-06-09 1979-01-11 Fujitsu Ltd Manufacture of semiconductor device
JPS5928360A (ja) * 1982-08-10 1984-02-15 Nec Corp 半導体装置の製造方法
JPS5961446A (ja) * 1982-09-30 1984-04-07 Toshiba Corp 超電導回転子の電磁ダンパ−シ−ルドおよびその製造方法
JPS5984576A (ja) * 1982-11-08 1984-05-16 Nec Corp 半導体装置の製造方法
JPS5963745A (ja) * 1983-06-06 1984-04-11 Nec Corp 半導体装置
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
JPS60186038A (ja) * 1984-03-05 1985-09-21 Fujitsu Ltd 半導体装置
JPS60229350A (ja) * 1984-04-27 1985-11-14 Toshiba Corp 半導体装置の製造方法
JPS615580A (ja) * 1984-06-19 1986-01-11 Toshiba Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1958807A1 (de) * 1968-11-28 1970-06-04 Fujitsu Ltd Verfahren zur Herstellung einer Halbleiteranordnung,insbesondere des Planartyps
EP0064805B1 (de) * 1981-03-23 1987-08-19 Fujitsu Limited Verfahren zum Herstellen einer metallischen Dünnschicht auf einem Halbleiterkörper
EP0147913A2 (de) * 1983-08-30 1985-07-10 Kabushiki Kaisha Toshiba Verfahren zur Herstellung einer Halbleiteranordnung mittels einer selektiven Dampfphasenanwuchstechnik

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
US-Z.: J. Electrochem. Soc.: Solid-State Science and Technology Mai 1985, S. 1243-1250 *
US-Z.: Solid State Technology, Juni 1986, H. 21, S. 220-227 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319214A1 (de) * 1987-12-04 1989-06-07 AT&T Corp. Verfahren zum Herstellen von integrierten Schaltungskreisen bei selektiver Abscheidung von Wolfram
US4851369A (en) * 1987-12-04 1989-07-25 U.S. Philips Corporation Method of establishing a structure of electrical interconnections on a silicon semiconductor device
USRE36663E (en) * 1987-12-28 2000-04-18 Texas Instruments Incorporated Planarized selective tungsten metallization system
EP0326956A2 (de) * 1988-02-02 1989-08-09 National Semiconductor Corporation Verfahren um Elemente auf einem Integrierschaltungssubstrat an eine Metalisierungsschicht zu kontaktieren.
EP0326956A3 (de) * 1988-02-02 1991-03-13 National Semiconductor Corporation Verfahren um Elemente auf einem Integrierschaltungssubstrat an eine Metalisierungsschicht zu kontaktieren.
EP0343667A2 (de) * 1988-05-27 1989-11-29 Fujitsu Limited Kontaktstruktur um eine Elektrode an einem Halbleiterbauelement zu verbinden und ihr Herstellungsverfahren
EP0343667A3 (de) * 1988-05-27 1991-04-17 Fujitsu Limited Kontaktstruktur um eine Elektrode an einem Halbleiterbauelement zu verbinden und ihr Herstellungsverfahren
US5512516A (en) * 1988-05-27 1996-04-30 Fujitsu Limited Contact structure for connecting an electrode to a semiconductor device and a method of forming the same

Also Published As

Publication number Publication date
KR900001654B1 (ko) 1990-03-17
US5071789A (en) 1991-12-10
JPS6231116A (ja) 1987-02-10
KR870002645A (ko) 1987-04-06

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