JPH021944A - 半導体デバイス作成法及び半導体デバイス - Google Patents

半導体デバイス作成法及び半導体デバイス

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JPH021944A JP63306210A JP30621088A JPH021944A JP H021944 A JPH021944 A JP H021944A JP 63306210 A JP63306210 A JP 63306210A JP 30621088 A JP30621088 A JP 30621088A JP H021944 A JPH021944 A JP H021944A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路（ＩＣ）デバイス等の半導体
デバイスの作製方法及びその結果得られるデバイスに関
する。
［従来技術の説明］ 半導体ＩＣは、半導体基板上あるいは内に形成された、
電気的に相互接続された複数個のディスクリートデバイ
スを有するデバイスである。この種のＩＣには、ＭＯＳ
（金属−酸化物一半導体）及びＭＥＳ（金属−半導体）
ＩＣが含まれる。ＭＯＳＩＣは、通常、複数個のＭＯＳ
ＦＥＴ（ＭＯ８電界効果トランジスタ）を有し、その各
々が、シリコン等の半導体材料よりなる活性表面層を有
している。各々のＭＯＳＦＥＴは、さらに、前記活性層
の表面上に形成された比較的薄いゲート酸化物（ＧＯＸ
）　、ＧＯＸの表面上に形成された、例えば多結晶シリ
コン（ポリシリコン）よりなるゲート電極、及び、ＭＯ
ＳＦＥＴのソース及びドレインを形成するゲート電極の
反対側の活性層の比較的高ａ度にドープされた２部分を
有している。
比較的厚い（ＧＯＸと比較して）フィールド酸化物（Ｆ
ＯＸ）が、ＭＯＳＦＥＴを互いに分離して電気的に絶縁
する役割を担っている。同様に、ＭＥＳＩＣは、通常、
複数個のＭＥＳＦＥＴ（ＭＥＳ電界効果トランジスタ）
を有し、ＭＥＳＦＥＴが〜ＩＯ３ＦＥＴと異なる点は、
ＭＥＳＦＥＴのゲート電極が金属あるいは、例えば金属
珪化物等の金属含有化合物であって、直接半導体材料と
接触している点である。
現〆「、市販のＩＣにおいては、ゲート電極の長さ、従
って、電流チャネル長は通常約２μｍであるが、ソース
及びドレイン双方の厚さは通當約０．５μｍである。し
かしながら、より増大させられた（ディスクリートデバ
イスの）実装密度を達成するためには、ゲート電極長（
従って電流チャネル長）は、約１μｍ以下の値まで小さ
くされることが期待されている。それに付随して、通常
、短チヤネル効果と呼ばれる、ある種の望ましくない影
響を回避するために、ソース及び／あるいはドレインの
厚さが約０．２μｍ以丁の値にまで小さくされることが
、さらに期待されている。（本明細書において短チヤネ
ル効果と呼称する、望ましくない効果は、チヤネル長の
ソース／ドレイン厚に対する比が比較的小さい−例えば
約２．５以下−場合に生ずる、望ましくないスレッショ
ルド電圧のシフト及びソース−ドレインサブスレッショ
ルドリーク電流である。当該短チヤネル効果に関しては
、例えば、ジェイ・アール・ブリユース（Ｊ、Ｉ？。
Ｂｒｅｗｓ）らによる、“ＭＯｓＦＥＴ縮小化への一般
的指針“、アイ・トリプル・イー・エレクトロニクス・
デバイス・レターズ（ＩＥＥ　ＥＩｅｃｔ、Ｄｃｖ、Ｌ
ｅｔｔ、）第ＥＤＬ−１＠第１号第２頁（１９８０）を
コ照。）重要なことは、比較的浅いソース及びドレイン
−すなわち、約０．２μｍ以下の厚さを有するもの−は
、望ましくないほど大きな抵抗を示し、これが、デバイ
スの性能に悪影響を与えてしまうことである。比較的浅
いソース及びドレインを用いて比較的低いソース／ドレ
イン抵抗を実現するために、例えば珪化モリブデン（Ｍ
　ｏ　Ｓ　ｌ　２　）　、珪化タンゲスクン（Ｗ　Ｓ　
ｉ２　）　、あるいは珪化チタン（ＴｉＳｉ２）等の、
金属珪化物よりなる重畳層を含有するように比較的薄い
ソース及びドレインを形成する、という提案がなされて
いる。この種の珪化物を利用する目的は、低抵抗電流シ
ャントとして機能させることである。この意味では、金
属珪化物に覆われたソースあるいはドレインの実効（電
気的）厚、すなわち、ソース−ドレイン−ゲート相互作
用に係る厚みは、金属珪化物及びその下部の、活性層の
表面から側ってその下部に拡がる、（高濃度にドープさ
れた）ソースあるいはドレインの複金属である。
従来の、金属珪化物に覆われたソース及びトレインを有
するＩＣを作製する試みは、ソース及びドレインの形成
のための従来技術に係る方法の使用を含んでいる。すな
わち、シリコン基板上のソース及びドレインとなるべき
鎖酸にソース／ドレインドーパントを注入・拡散し、そ
れに引続いて当該表面上へＭＯｌＷ及びＴｉ等の金属を
デポジットする、という方法である。デポジットされた
金属は、その下層のソース及びドレイン部分のシリコン
と反応させられて（それゆえ少量のシリコンを消費して
）対応する金属珪化物を形成する。
この方法は、ソース及びドレインが初期に（金属珪化物
の形成前に）シリコン中へ比較的深く、すなわち、０．
２５μｍより深くまで拡がっている場合に有効であるこ
とが証明されている。しかしながら、この方法は、ソー
ス及びドレインが初期に比較的小さい距離、すなわち０
．２５μｍ以下しか拡がっていない場合には望ましくな
いことが明らかとなっている。その理由は、色々あるが
、特に、金属珪化物の形成時に望ましくないほど多量の
ソース／ドレインのシリコンが消費され、金属珪化物が
スパイク状に、ソース／ドレインのｐ−ｎ接合を貫いて
形成されてしまい、回路の短絡が生ずるからである。
金属珪化物に覆われたソース及びドレインを形成するた
めの異なった技法が、エイチ・オカバヤシ（１，０ｋａ
ｂａｙａｓｈｌ）らによって、ＩＥＤＭ予稿集第６７０
−８７３頁（１９８３年）に、“珪化物を貫く横方向へ
の拡散を用いた、新しい低抵抗浅接合形成法″という題
目で記述されている。この技法に従うと、ソース及びド
レインは、まず、シリコン基板表面上に、例えば０．１
μｍの厚さを有する珪化モリブデン（Ｍ　ｏ　Ｓ　ｌ　
２　）領域を作製することによって形成される。このこ
とは、モリブデンをシリコン基板上にデポジットして、
当該モリブデンをその下部のシリコと反応させることに
よって実現される。その後、ソース／ドレインドーパン
トが珪化モリブデンに拡散され、当該領域からその下部
のシリコンへと拡散されてソース／ドレインＰ−ｎ接合
が形成される。すなわち、珪化モリブデンに覆われたシ
リコン基板が、充分に高温かつ充分に長時間、例えば、
１０００℃で２０分、加熱させられている間に気体状あ
るいは固体のドーパント源と接触させられて、珪化モリ
ブデン、そして続いてその下部のシリコンへのドーパン
トの拡散が単一ステップで実現される。あるいは、第１
ステツプが、ドーパントを気体状あるいは固体のドーパ
ント源からの珪化モリブデン（シリコンではなく）へ、
まず珪化モリブデンに覆われたシリコン基板を比較的低
温、例えば８００℃で加熱することによって拡散させる
段階であり、引続いて当該基板を実質的により高い温度
、例えば９５０あるいは１０００℃で加熱することによ
ってドーパントを珪化モリブデンからシリコン内へ拡散
させる、という２ステツププロセスで拡散させてもよい
。重要なことは１ステツプ拡散プロセスにおいては比較
的厚いソース及びドレインが得られることである。
例えば、珪化モリブデンが０．１μｍの厚の場合、ソー
ス及びドレインは、珪化物の上部表面から約１．５μｍ
下まで拡がっている。２ステツププロセスの方がより浅
いソース及びドレインが得られるが、それらも比較的厚
いものである。例えば、珪化モリブデンが０．１μｍ厚
の場合には、ソース及びドレインは珪化物の上部表面か
ら約０．３６μｍ下まで拡がっている。
従来、金属珪化物に覆われたソース及びドレインを形成
するために用いられた他の方法においては、まずシリコ
ン基板上に珪化タングステン（ＷＳｉｚ）の領域が形成
され、ドーパントが当該珪化タングステンに（拡散され
るのではなく）注入される。（エフ・シー・ショーン（
Ｐ、Ｃ，５ｈｏｎｅ）らによる“ｏ、ｉμｍのＮ”　／
Ｐ及びＰ　　／Ｎ接合のドープ珪化物テクノロジーによ
る形成’、ＩＥＤＭ予稿集、第４０７−４１０頁（１９
８５年）を参照。）その後、注入されたドーパントが、
従来の電気炉を用いたアニーリング技法あるいは高速サ
ーマルアニーリング（ＲＴＡ）技法を用いた基板の加熱
により、珪化タングステンからシリコン基板へ拡散され
る（ＲＴＡに関しては、ティー・オー・セドウック（Ｔ
、Ｏ，Ｓｅｄｇｗｉｃｋ）による“短時間アニリング、
ジャーナル・オブ・ジ・エレクトロケミカル書ソサエテ
ィ（Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｏｒｏｃｈｃｍ
ｉｃａｌ　５ｏｃｉｅｔｙ）第１３０巻第４８頁（１９
８３年）を参照。）重要なことは（エフ・シー・ショー
ンによる前掲文献で教示されているように）、珪化タン
グステン領域の厚みは０．２μｍであり、対応する注入
量、加熱温度及び加熱時間が、全て（思うに）特にこの
特別な珪化タングステン厚に対して決められているとい
う点である。その結果、この技法によっでは、（珪化タ
ングステンの上部表面から測った）ソース及びドレイン
厚が０．３μｍ以上のものしか得られない。
上述の技法の変形が、エフ・コバヤシ（Ｎ、Ｋｏｂａｙ
ａｓｈｉ）らによる“サブミクロンＣＭ　ＯＳ用ＴｉＳ
ｉ　及びＷ　Ｓ　ｌ　２珪化物浅接合の比較″　（１９
８６年度ＶＬＳＩ技術に関するシンポジウム予稿集、す
ンジエゴ）１こシ己述されている。それ１こよれば、Ｏ
０■μｍ厚の珪化タングステンあるいは珪化チタンのい
ずれかの領域がまずシリコン基板上に形成され、ソース
／ドレイン用ドーパントが当該珪化物中に注入されて、
当該珪化物からシリコンへと拡散される。しかしながら
、タングステン珪化物の場合には、モしてエヌ・コバヤ
シらの手積の第１図に示されているように、当該著者た
ちは、ドーパントの注入量、加熱温度及び加熱時間を示
しているが、それに従うと、（珪化物タングステンの上
部表面からＡｌ１１った）ソース及びドレイン厚が０．
２μｍよりはるかに大きい、例えば０．２６μｍ及び０
．２８μｍ１ものとなってしまう。それとは対照的に、
珪化チタンの場合には、前記第１図に示されているよう
に、当該著者たちは、ヒ素注入量、加熱温度及び加熱時
間を示しており、それに従うと（珪化チタンの上部表面
から測った）ソース及びドレイン厚が０．２μｍ以下、
すなわち約０．１６μｍ１となる。しかしながら、前記
第１図より明らかなように、珪化チタン／シリコン界面
におけるヒ素の濃度は比較的低くなる。この事実は非常
に重要である。なぜなら、（当該手積における著者らに
よる主張とは反して）この比較的低い界面濃度のために
、望ましくないほど高い、すなわち実質的に１０−６Ω
ｃｍ”より高い、特性接触抵抗Ｒとなってしまう。実際
、当該手積集において、著者らは、界面ヒ素濃度を上げ
るため（おそらくＲを低下させる目的で）、さらにヒ素
をシリコン（珪化チタンにではなく）注入することが望
ましいことを示唆している。残念ながら、良く知られて
いるように、このような方法は望ましくない。なぜなら
、シリコン基板は、シリコン中の注入量１藁をアニリン
グにより消滅させるために比較的高温にまで加熱されな
ければならず、そのため、さらにドーパントの拡散が進
み、その結果として比較的深いソース及びドレインが生
じてしまうからである。
それゆえ、ＩＣ作製法の開発に携わっている者は、Ｒが
約ｔｏ’Ωｃ１１２以下の比較的浅い、金属珪化物を含
むソース及びドレインを有するＩＣの作製法を追及して
きたが、これまでのところ成功には至ってはいない。
（発明の概要） 本発明は、金属を含む材料領域、すなわち、金属元素あ
るいは金属珪化物等の金属含有化合物、によって覆われ
たソース及びドレインを形成するための新しい技法に係
るものである。重要な点は、本発明に係る技法により、
（当該材料領域の上部表面から）約０．２μｍ以下の厚
みを有し、Ｒが１０−６ΩｃＩＩ＋２以下の、当該材料
に覆われたソースあるいはドレインが得られることであ
る。
本発明に係る技法に従って、まず、平均厚ｔ１が約０．
２μｍ以下の金属含有材料領域が、半導体基板の表面上
に形成される。続いて、１種類あるいはそれ以上のドー
パントが当該領域に注入され、これらのドーパントを当
該領域から基板に拡散させるために、当該半導体基板が
加熱される。重要なことは、Ｒを約１０−６ΩＣｌｌ１
２以下とするため、当該加熱過程により、当該材料領域
／基板界面にすぐ隣接したところにおける、基板中の少
なくとも一種のドーパント濃度を、基板加熱前の界面で
のショットキーポテンシャル障壁の高さによって決定さ
れる最小値以上にしなければならないことである。この
最小値を達成するためには、以下の３つの条件が満たさ
なければならない。第１番目の条件は、少な（とも一種
のドーパントの基板中における固体溶解度が、当該加熱
過程において用いられる温度では、上記の最小値以上で
なければならないことである。第２の条件は、当該同一
ドーパントに関して、前記材料領域の平均厚ｔ５に対す
る当該ドーパントの注入量Ｉ、の比が加熱過程の温度に
おける当該材料領域での当該ドーパントの固体溶解度の
半分以上でなければならないことである。（この意味で
は、エヌ・コバヤシらの前掲文献で用いられたヒ素注入
量が、本発明に係る、当該第２限界条件を満足しないこ
とが、わかっている。）必要な界面濃度を達成し、利用
価値のあるソース／ドレイン接合を実現する、という双
方の目的のために満足されなければならない第３の条件
は、当該同一ドーパントに関して、前記材料領域に注入
されたドーパントイオンの総数が、実質的に、その下部
の、拡散させたソースあるいはドレインを形成するため
に必要な数よりも大きくなければならないことである。
基板中の、当該材料領域／基板界面にすぐに隣接したと
ころの必要なドーパント濃度の最小値をＣとし、当該材
料領域の底部に対するソース／ドレイン接合厚の望まし
い深さをＸとするとき、当該第３条件は、！≧５Ｃ−Ｘ
／２であるならば自動的に充足される。多くの場合、前
記第２条件を充足させる注入量は、自動的に第３条件を
も充足させる。しかしながら、注入量が第２条件を充足
させるが、５Ｃ−Ｘ／２より小さい場合、この注入量を
Ｃ８・Ｘ／２以上の量だけ増加させることによって、当
該第３条件は確実に充足させられる。
本発明に係る技法は、さらに、（以下に記述されるよう
な）所定厚を有するソースあるいはドレインを生成する
ために必要な加熱温度−時間プロファイルを選択する方
法をも含有するものである。
（実施例の説明） 本発明は、Ｍｏ５あるいはＭＥＳ半導体ＩＣ等の半導体
デバイスの作製方法及びその結果得られるデバイスの双
方に係るものである。重要なことは、本発明に従って作
製されたデバイスは、例えばタングステン（Ｗ）等の金
属元素を含む領域である、金属含有領域によって覆われ
た、少なくとも１つのソースあるいはドレインを有して
いる。
あるいは、当該金属含有領域は、例えば、珪化コバルト
（ＣｏＳｉ　　）、珪化チタン（Ｔ　ｔ　Ｓ　ｔ　２　
）、珪化タングステン（Ｗ　Ｓ　ｌ　２　）　、珪化モ
リブデン（ＭｏＳｉ）、珪化タンタル（Ｔ　ａ　Ｓ　Ｌ
　２　）あるいは珪化プラチナ（ＰｔＳｔ２）などの金
属珪化物等金属含有化合物を有している。さらに、当該
材料領域によって覆われたソースあるいはドレインの、
当該材料領域の上部表面から７Ｉｌ１１つだ厚みは、約
０，２μｍ以下である。（本明細書において、材料領域
によって覆われたソースあるいはドレインの厚みは、当
該材料領域の上部表面に対して行なった最小二乗法によ
る近似平面から、ソースあるいはドレインと、当該ソー
スあるいはドレインが形成されている半導体基板との間
の界面の最深点までの垂直方向の長さである。例えば、
ソースあるいはドレインがｎ型の伝導性を有する場合、
界面は、ソースあるいはドレイン中のｎ型ドーパントの
濃度が基板中のｐ型ドーパントの濃度と等しい点の軌跡
であり、その逆も成り立つ。この種の界面は、二次イオ
ン質量分析（Ｓ　ＩＭＳ）等の従来技術に係る方法で、
容易にその位置を決定される。）さらに、当該材料領域
の、その下部の（拡散させた）ソースあるいはドレイン
に対する特性接触抵抗、Ｒ、は１０−６ΩＣｌ１１２以
下である。
Ｒは、ケイ・ケイ・ラン（Ｋ、に、Ｎｇ、）による“Ｍ
ｏ ０３ＦＥＴの接触抵抗を測定する新しい方法″（アイ・
トリプル・イー・エレクトロン・デバイス（ＩＥＥＥ　
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ）第３４巻第５４４頁
（１９８７年）に記載されている、従来技術に係る方法
を用いて容易に測定される。） 本発明に係る方法に従って、材料領域によって覆われた
ソース及びドレインが、例えばシリコンあるいはガリウ
ムヒ素等の半導体材料よりなる基板上に、当該材料領域
をまず形成することによって、形成される。この種の材
料領域は、例えば、従来技術に係るスパッタリング技法
等の従来の技法を用いて基板上に当該領域を形成する材
料をデポジットすることにより、形成される。あるいは
、当該材料領域が例えば金属珪化物を含有し、かつ当該
基板がシリコンである場合には、当該材料領域は、少な
くとも一部は、対応する金属元素をシリコン基板上にデ
ポジットして、当該デポジットさせた金属を、その下層
のシリコンと反応させて金属珪化物を形成することによ
って、容易に形成される。約０．２μｍ以下の（上に定
義された）厚みを有する、材料領域に覆われたソースあ
るいはドレインを実現するためにには、当該材料領域（
一般には、−様な厚みを有さない）の最大厚、従って平
均厚、ｔｌが０．２μｍ未満でなければならない。加え
て（−様な厚みを有さない）当該材料領域の最小厚が、
約０．０１μｍ以上であることが望ましい。約０．０１
μｍ未満の最小厚は望ましくない。なぜなら、当該材料
領域の対応する（すなわち、約０．０１μｍ未満の）領
域は、しばしば好ましくないほど多数のピンホールを有
し、そのため、ドーパント注入の間に、好ましくないほ
ど多数のドーパントが、当該材料領域ではなく基板中へ
注入されてしまうからである。
前記材料領域の形成の後、１つあるいは多数の相異なっ
たドーパントが当該材料領域に注入され、引続いて、所
定のソースあるいはドレインを形成するために、前記基
板が加熱されて、注入されたドーパントが当該材料領域
から当該基板へ拡散される。当該基板を形成している半
導体材料がｐ型の伝導型を有する場合には、注入された
ドーパントは基板中で電子ドナーとなり、当該基板を形
成している半導体材料がｎ型の伝導型を有する場合には
、当該ドーパントは電子アクセプターとなる。
例えば、シリコンの場合には、よく用いられるドナーイ
オンにリン（Ｐ）及びヒ素（Ａｓ）イオンが含まれ、よ
く用いられるアクセプターイオンには、ホウ素（Ｂ）イ
オンが含まれる。
既に議論したように、１０−６ΩＣｌ１２以下のＲを達
成するためには、基板加熱処理により基板内の、前記材
料領域／基板界面に直ぐ隣接した位置における少なくと
も１つの種類のドーパント濃度が、基板加熱の前に当該
材料領域／基板界面におけるショットキーポテンシャル
障壁の高さによって決定される最小値以上とならなけれ
ばならない。すなわち、当該ポテンシャル障壁高を知る
ことが、それに対応する最小値を意味する。この意味で
は、はとんど全ての金属含有材料とほとんど全ての半導
体材料との間のショットキーポテンシャル障壁高は文献
から容易に得られる、すなわち、所定のＲを得るために
必要な、界面ドーパント農度の対応する最小値が容易に
得られる。例えば、広範な種類の金属元素と、例えばｎ
型あるいはｎ型シリコンとの間の界面におけるジョツキ
−ポテンシャル障壁高は、ニス、エム、スゼ（Ｓ、ＭＪ
ｚｅ）による半導体デバイスの物理第２版（ジョン・ウ
ィリイ・アンド・サンズ（〕ｏｈｎ　Ｗｊｌｅｙ　ａｎ
ｄ　５ｏｎｓ）社、ニューヨー１９８１年）第２９２頁
に見出される。同様に、広範な種類の金属珪化物とｎ型
あるいはｎ型シリコンとの間の界面におけるショットキ
ーポテンシャル障壁高は、ニス◆ピー・ムラルカ（Ｓ、
Ｐ。
Ｍｕｒａｒｋａ）によるＶＬＳＩ応用のための珪化物（
アカデミツク・プレス（Ａｃａｄｅａ＋ｉｃ　Ｐｒｅｓ
ｓ）社、ニューヨーク、１９８３年）第１５頁に見出さ
れる。さらに、はとんど全てのショットキーポテンシャ
ル障壁高に対応する、１Ｏ−６ΩｃＩＢ２以下のＲを得
るために必要なドーパント濃度の最小値も、ニス・エム
・スゼによる前掲書箱３０４−３０５頁に見出される。
例えば、前記材料領域が珪化コバルト（ＣｏＳｉ２）を
含有し、前記基板がｎ型シリコンで、注入されたｎ型ド
ーパントのうちの一種類がヒ素（ＡＳ）である場合には
、ニス・ビー・ムラルカによる前掲書に従うと、対応す
るショットキーポテンシャル障壁高は０．６４ボルト（
Ｖ）であり、ニス・エム。スゼによる前掲書箱３０４−
３０５頁に従うと、ヒ素濃度の対応する最小値はおよそ
１×１０２１０２０ｃＩとなる。同様に、当該材料領域
が珪化チタン（ＴｉＳ　ｌ　２　）を含有し、当該基板
がｎ型シリコンで、注入されたｐ型ドーパントのうちの
一種類がホウ素（Ｂ）である場合には、ニス・ビー・ム
ラルカによる前掲書に従うと、対応するショットキーポ
テンシャル障壁高は０．５Ｖであり、ニス・エム・スゼ
による前掲書箱３０４−３０５頁に従うと、ホウ素濃度
の対応する最小値はおよそ３　Ｘ　１０１９ｃｍ−３と
なる。
さ′らに、既に議論したように、ｌｏ−６Ωｃｍ２以下
のＲを得るために必要とされる、前記材料領域／基板界
面に直ぐ隣接した位置におけるドーパント濃度を達成す
るためにには、３つの条件が充足されなければならない
ことが見出される。第１の条件は、少なくとも一種類の
ドーパントの当該基板中における固体溶解度が基板加熱
処理の間に用いられる温度において、既に議論した当該
最小界面濃度以上でなければならないことである。重要
なのは、半導体中におけるドーパントの固体溶解度は、
一般に温度に対して非常に敏感であり、温度と共に増加
することである。その結果、当該第１条件は、実効的に
、前記基板加熱処理の間に用いられる温度に関する最小
値、Ｔａ＋ｉｎ、を規定していることになる。すなわち
、少なくとも一種類のドーパントの前記基板中における
個体溶解度が、所定のＲを得るために必要な、当該基板
中の前記材料領域／基板界面に直ぐ隣接した位置での最
小ドーパント濃度に少なくとも等しいことを保障するた
めにには、加熱温度は、Ｔｏｘｉｎ以上でなければなら
ない。この意味では、広範な種類の半導体材料中の広範
な種類のドーパントの、温度の関数としての固体溶解度
は、文献から得られる（例えば、ニス・エム・スゼ編の
ＶＬＳ　Ｉテクノロジー（マグロウヒル（ＭｃＧｒａｖ
−ＨＩ　Ｉ　ｌ）社、ニューヨーク、１９８３年））に
おけるジエイ・シー・シー・ツァイ（Ｊ、Ｊ、Ｃ，Ｔｓ
ａｌ）による第１９８−１９９頁を参照）。その結果、
当該第１条件を充足させるために必要なＴｍ１ｎは容易
に決定される。例えば、シリコン中のヒ素の個体溶解度
は、７４０℃、８００℃及び９００℃において、それぞ
れ、１×１０２１０２０ＣＩ、１．５Ｘ１０２０Ｃ１１
−３及び２×１０２０Ｃ１１−３である。（ジエイ・シ
ー・シー・ツァイによる、前掲書参照。）ヒ素がｐ型シ
リコンにおけるｎ型ドーパントとして用いられ、前記材
料領域がＣｏ　Ｓ　ｌ　２である場合には（既に議論し
たように）所定のＲを得るために必要な最小界面濃度は
１×１０２０Ｃ１１−３であり、従ってＴｍ１ｎは７４
０℃となる。同様に、シリコン中のホウ素の８００℃及
び９００℃における固体溶解度は、それぞれ、３　Ｘ　
１０１９ｃｍ−３及び６×１０１９Ｃ１１−３である。
ホウ素がｎ型シリコン中におけるｐ型ドーパントとして
用いられ、かつ前記材料領域がＴｉＳ　ｉ２である場合
には、（やはり、既に議論したように）所定のＲを得る
ために必要な最小界面濃度は３　Ｘ　１０１９ｃｎ＋−
３テあり、従ってＴ　ｏｋｉｎは８００℃となる。
充足さるべき第２の条件は既に言及された、少なくとも
一種類のドーパントに対して、対応する注入量、１１の
前記÷オ料領域の平均厚、ｔｌに対する比、すなわち、
Ｉ／ｌが、前記基板加熱処理において用いられる（対応
するＴｍｌｎ以上である必要がある）温度における、当
該ドーパントの当該材料領域における固体溶解度の１／
２以上、望むらくはそれ以上でなければならないことで
ある。
ここで議論されている固体溶解度とは、前記材料領域と
前記基板との界面を含む当該材料領域における前記少な
くとも一種類のドーパントの、前記基板加熱過程で用い
られる温度における飽和レベルを表わしている。重要な
のは、当該飽和レベルが温度に対して敏感、すなわち一
般的に温度と共に上昇することである。
加えて、当該飽和レベルは、当該材料領域の組成及び当
該領域の結晶化の度合いに依存している（すなわち、例
えば多結晶材料の場合には、ドーパントは結晶粒（グレ
イン）内及び結晶粒間の境界内の双方に分布している）
。
さらに、当該飽和レベルは、当該材料領域／基板界面の
性質、すなわち、ドーパントが当該界面において比較的
高濃度となるか否かに依存している。
一般に、（当該材料領域／基板界面を含む）当該材料領
域内のドーパントの、基板加熱処理の間に用いられる温
度における固体溶解度は、経験的に決定される。すなわ
ち、本発明に従って、当該材料領域がデバイスに用いら
れた場合と同一の平均厚、ｔｌを有する当該材料領域の
対照試料が、（当該デバイスに用いられるものと同一の
組成及び構造を有する）半導体基板上に（当該デバイス
の作製時に用いられるものと同一の技法を用いて）形成
される。（重要なのは、以下により詳細に説明されてい
るように、対照試料の上部表面の領域Ａが当該材料領域
のそれと同一である必要がない、ということである。） 対照試料を支持する基板が真空炉、すなわち、内部気圧
が例えば１Ｏ−６トールまで低下させられた電気炉、中
に配置される。
その後、所定のドーパントを含有するガスが当該炉中に
流入させられる。例えば、ドーパントがリンである場合
には、よく用いられるリン含有ガスはＰＨ３である。同
様に、ドーパントがヒ素である場合には、よく用いられ
るヒ素含有ガスはＡｓＨ３であり、ドーパントがホウ素
である場合には、よく用いられるホウ素含有ガスはＢ２
Ｈ６である。
（ＰＨ、ＡｓＨ及びＢ　２　Ｈｅは非常に有毒なガスで
あり、適切な安全対策がなされなければならないことに
留意されたい。）この意味では、ドーパント含ｆｆガス
の置皿は充分高く、少なくとも当該ガスの分圧は残留気
体の分圧の１００倍でなければならない。すなわち、残
留気圧が１ｏ−６ｈ−ルである場合には、ドーパント含
有ガスの分圧は少なくとも１０’トールでなければなら
ない。この条件により、前記対照試料が（次の段階の間
）残留汚染源ではなく、実質的にドーパントのみによっ
て飽和されていることが保障される。ドーパント含有ガ
スを前記炉中に流入させている間、当該炉は所定の温度
、すなわち、基板加熱段階で用いられる温度、まで加熱
される。対照試料内でのドーパントの飽和を達成するた
め、この温度は少なくとも１分間、望むらくは最低３０
分間、保持されなければならない。
ドーパント含有ガスに晒された後、当該対照試料は前記
炉中より取り出され、当該対照試料の、対照試料／基板
界面を含む領域におけるドーパント原子数Ｎが、例えば
従来技術に係るＳＩＭＳ技法を用いて測定される。前記
材料領域におけるドーパントの固体溶解度はＮ／Ａｔで
ある。（原子の総数、Ｎ１は表面領域、Ａ、に−次で比
例していることに留意されたい。よって、同一平均厚、
ｔｌを有し、異なった表面領域を有する対照試料は、同
一の固体溶解度を与えることになる。）以上より、第２
条件を充足させるためには、■が■／ｌ≧０．５Ｎ／Ａ
ｔを満たすように選択されなければならない。
上述の経験的な手続きを用いて、例えば、前記・材料領
域が珪化コバルトよりなり、平均厚０．０７μｍでシリ
コン基板上に存在して、ドーパントがヒ素である場合、
温度８００℃で５　Ｘ　１０１５ｃｍ’以上のドーパン
ト量が前記第２条件を充足させることが見出されている
。同様に、当該材料領域が珪化チタンよりなり、平均厚
０．０８μｍでシリコン基板上に存在して、ドーパント
がホウ素である場合、温度８００℃で１．　Ｘ　１０１
６ｃｍ−２以上のドーパント量が第２条件を充足させる
。
所定のＲを達成し、かつ利用しやすいソース／ドレイン
接合（すなわち、例えば電圧０．５Ｖ。
温度２５℃での、順方向電流の逆方向電流に対する比が
１０６以上であるような接合）を実現するために充足さ
るべき第３の条件は、少なくとも一種類のドーパントに
対して、前記材料領域に注入されたドーパントイオンの
総数が、その下層の拡散ソースあるいはドレインを形成
するために必要な数より実質的に大きくなければならな
いことである。
当該材料領域／基板界面に直ぐ隣接した、基板内部にお
ける位置でのドーパント濃度の最小値をＣとし、当該材
料領域の底部から測定した、ソ−ス／ドレインｐ−ｎ接
合の所定の厚みをＸと表わすと、当該第３条件は、■≧
５Ｃ−Ｘ／２であるならば自動的に充足される。多くの
場合には、前記第２条件を充足させる注入量は当該第３
条件を自動的に充足させる。しかしながら、注入量が前
記第２条件を充足させるが５Ｃ−Ｘ／２未満である場合
には、当該第３条件は、Ｃ−Ｘ／２以上前記注入量を増
加させることによって、確実に充足される。この意味で
は、前記の２つの注入量は、当該第３条件をも充足させ
ている。
前記金属含有材料領域に注入されるイオンのエネルギー
は、実質的に全てのイオン、すなわち、少なくとも９０
９６のイオンが、その下部の半導体基板にではなく、当
該材料領域内に注入されるように選択されることに留意
しなければならない。この意味では、シリコンは、本発
明に係る具体例において用いられる金属含ａ領域よりも
密度が小さく、同一エネルギーを有する同一イオンが当
該材料領域の場合に比べより深部までシリコン中に浸入
する、ということにも留意しなければならない。
その結果、実質的に全てのイオンが当該材料端域に注入
されることを保障するためには、イオンエネルギーは、
当該材料領域厚以下の、シリコンに対する侵入深度を与
えるように選択されなければならない。（イオンエネル
ギーの関数としての、シリコンに対する侵入深度は、ア
ール・エイーコルクレイサー（Ｒ，Ａ、Ｃｏ１ｃｌａｓ
ｅｒ）によるマイクロエレクトロニクス・プロセシング
及びデバイス設計（ウィリーアンドサンズ社、ニューヨ
ーク、１９８０年）第１５０−１５３頁、に見出される
。）例として、平均厚０．０７μｍの珪化コバルトｅＪ
ｉ域にヒ素イオンを注入する場合、［ｉｏｋ　ｅ　Ｖ以
下の注入エネルギー（９０％のヒ素イオンがシリコン中
に０６０７μｍ以下の深度まで侵入することになる、ヒ
素イオンのエネルギー）により実質的に全てのヒ素イオ
ンが珪化コバルトに注入されることが保障される。同様
に、平均厚０．０８μｍの珪化チタン領域にホウ素イオ
ンを注入する場合、１０ｋｅＶ以下の注入エネルギー（
９０％のホウ素イオンがシリコン中に０．０８μｍ以下
の深度まで侵入することになる、ホウ素イオンのエネル
ギー）により、実質的に全てのホウ素イオンが珪化チタ
ンに注入されることが保障される。
本発明は、さらに、所定のソース／ドレイン厚を得るた
めに基板加熱の間に用いられる温度−時間プロファイル
を選択するために反復技法も包含している。基板のドー
ピングレベル、ＮＡ１及び前記材料領域の平均厚ｔ、が
ここでは、既知あるいは規定されていることが仮定され
ている。さらに、前述の３つの条件が充足されていて、
基板加熱の結果、前記材料領域／基板界面に直ぐ隣接し
た位置における基板中のドーパント濃度が、所定のＲを
得るために必要とされる（既知の）最小値０１以上とな
ることも仮定されている。まず、簡単のために、Ｔｗｉ
ｎ以上であることが必要である単一温度、Ｔ％のみが当
該加熱プロセスで用いられる、ということをさらに仮定
する。変数Ｘ′を前記材料領域の底部から測定した、拡
散ソースあるいはドレイン内の垂直方向の位置を表わす
ものとし、τが時間を表わし、Ｄ　（−Ｄ　（Ｔ）　）
がドーパントの基板中への拡散係数、　Ｃ（−Ｃ（Ｘ′
、τ）がソースあるいはドレインにおけるドーパント濃
度、そしてＣ′が１０−６Ω（Ｊ２以下のＲを得るため
に必要な、材料領域／基板界面に直ぐ隣接した位置にお
ける所定のドーパント濃度、とすると、Ｃは次式によっ
てよく近似される：Ｃ（ｘ’、ｒ）ｘ　Ｃｏ’ｅｒｆｃ
（ｘ’　／　２ｆ目。
ここで、ｅｒｆｃは、相補的誤差関数を表わす。ソース
あるいはドレインの底部、すなわちＸ′がＸ（前記材料
領域の底部から測定したソースあるいはドレインの所定
の厚み）に等しい場所においては、Ｃ（Ｘ、τ）はＮＡ
に等しくなければならない。それゆえ、（１）式は ｅｒｆｃ（ｘ／２１町ｍｒ％／Ｃｏ’、　　　　　　　
（２）となる。（２）式の右辺は既知の量であるため、
（２）式の相補的誤差関数の引数、すなわち、Ｘ／２Ｊ
璽−は既知、例えばｅｒｆｃ表より直ちに決定されるこ
とになる。（例えば、エム・アブラモビッツ（Ｍ、Ａｂ
ｒａｍｏｗｉｔｚ）及びアイ・エイ・セーガン（１，Ａ
、Ｓｅｇｕｎ）編の数学関数ハンドブック（ドーパ−（
Ｄｏｖｅｒ）社、ニューヨーク、１９６８年）における
ワルター・ゴーチ（Ｗａｌｔｅｒ　Ｇａｕｔｓｃｈｉ）
による項目（第２９５−３１８頁）を参照。）ところが
Ｘは既知である。加えて、Ｄは本質的に温度のみの関数
であり、加熱プロセス中には単一の温度のみが用いられ
るため、Ｄもやはり既知である。すなわち、単一の温度
Ｔに対応するＤの値が例えば表から容易に決定される。
（例えば、ジェイ・シー・シー・ツァイによる前掲書箱
１９４−１９５頁を参照。）それゆえ、ｅｒ「ｃ関数の
引数の値が既知であり、Ｘ及びＤの値が既知であるので
、τの値（加熱時間）は容易に導出される。よって、本
発明に係る反復手続きに従って、イオン注入のなされた
対照試料を担持する基板が、前述のように決定されたτ
の間、温度Ｔで加熱される。その結果得られたソースあ
るいはドレインの厚み（対照試料の底部から測定したも
の）が所定の値と異なる（例えば、Ｓ工ＭＳ技法により
決定する）場合には、加熱時間及び／あるいは加熱温度
が変更される。
複数の加熱温度Ｔ１、Ｔ２・・・、Ｔｏが対応する加熱
時間間隔τ１、Ｔ２・・・、τ。の間用いられることが
望まれる場合には、Ｃは次式によってよく近似されるこ
とが知られている。： Ｃ（ｘ’、ｒｌ、７２、”’ｆｎ）−Ｃｏ’　ｅｒｆｃ
（ｘ’／２　１　ｌＴ１　２２　ｒ２°ｑ、　（３）こ
で、Ｄ　　、Ｄ　　　・・・、Ｄ　は、温度Ｔ１、Ｔ２
．１　　　２　ゝ　　　　　ｎ ・・・、Ｔ　における基板中のドーパントの拡散係数テ
する。よって、ソースあるいはドレインの底部、すなわ
ちｘ’−ｘにおいては、ＣはＮＡ・に等しいから、 ｅｒｌ”ｃ（Ｘ／２　　ｆｌ　　２ｒ２　奪ｏｒｏ　５
ＮＡ／ＣＯ’−（４）となる。前の場合と同様に、（４
〉式の右辺は既知であるので、（４）式のｅｒｆｃ関数
の引数は容易に決定される。加えて、Ｘは既知であり、
Ｔ１、Ｔ２・・・、Ｔ　が規定されていると仮定すれば
、Ｄｌ、Ｄ２、・・・、Ｄｎも容易に決定される。それ
ゆえ、（４〉式を充足させるＴ１、Ｔ２・・・、τ。の
値か容易に決定される。前の場合と同様に、これらτの
値によって所定のソース／ドレイン厚が得られない場合
は、反復手続きに従ってτ及び／あるいはＴが変更され
る。
上述の反復技法を用いて、前述の、ドープレベルＩ　Ｘ
　１１０１６ａ’かつヒ素を注入された珪化コバルト領
域を有するｎ型シリコン基板を８００℃で１３０分間加
熱することにより、（珪化コバルト上部表面から測定し
た）厚みが０．１５μｍに等しいソースあるいはドレイ
ンが得られることが見出されている。同様に、前述のド
ープレベルｌＸ１０１７Ｃ１１−３かつホウ素を注入さ
れた珪化チタン領域を有するｎ型シリコン基板を８００
℃で１２４分間加熱することにより、（珪化チタン上部
表面からａｌｌ定した）厚みが０．２μｍに等しいソー
スあるいはドレインが得られることが見出されている。
本発明をより完全に理解するための一助として、以下に
、ｎチャネルＭＯ５ＩＣ及びＣＭＯ３（相補的金属−酸
化物−半導体）ＩＣの作製に対する、本発明に係るデバ
イス作製法の応用を記載する。
（簡潔なものとするため、完全に従来技法に係るいくつ
かの段階は省略されている。） 第１図から第８図には、本発明の１つの具体例に係る、
ｎチャネルＭＯ５ＩＣの作製法が示されている。まず、
ｐ型シリコン基板ＩＯ上に、例えば従来技術に係る酸化
技法を用いて、ＦＯＸ２０（すなわちＳ　ｉＯ２からな
る比較的厚い層２０）が形成される。基板１０における
ｐ型ドーパントのドープレベルは、例えば、１×１Ｏ１
５ＣＬ１１−３である。さらに、ＦＯＸ２０の厚みは、
例えば０．３５μｍである。
次に、ＦＯＸ２０が、例えば、従来技術に係るリソグラ
フィー技法及び反応イオンエツチング（ＲＩＥ）技法を
用いて選択的にエツチングされ、ＭＯＳＦＥＴが形成さ
れるべきＧＡＳＡＤ　（ゲート及びソース及びドレイン
）と呼称される、基板表面領域３０が露出させられる。
例えば０．０１５μｍの厚みを有するＧＯＸ４０（すな
わち、Ｓ　ｔ　０２よりなる比較的薄い層４０）がＧＡ
ＳＡＤ領域３０の表面上に、例えば、従来技術に係る酸
化技法を用いて形成される。　ＭＯＳＦＥＴのゲート電
極は、まず、多結晶シリコン（以下、ポリシリコンと呼
称する）層５０を、ＧＡＳＡＤ領域３０及びＦＯＸ２０
上にデポジットすることにより、形成される。デポジシ
ョンは、例えば、従来技術に係る低圧化学気相成長法（
ＬＰＧＶＤ）を用いて実行され、デポジットされたポリ
シリコンの厚みは、例えば０．３μｍである。デポジシ
ョンの後、当該ポリシリコンは、ヒ素等のｎ型ドーパン
トを当該ポリシリコンに、注入量、例えばＩ　Ｘ　１０
１５ｃｍ−２かつイオンエネルギー、例えば８０ｋｅＶ
で注入することににより、導電性を持たせられる。
次に、当該デポジットされた導電性ポリシリコン５０（
ＧＯＸ４０も同様）が、従来技術に係るＲＩＥ技法を用
いてパターン描画され、第４図に示されているような、
各々のＧ　Ａ　Ｓ　Ａ　Ｄ　ｎＲ域３０を覆うポリシリ
コン構造が形成される。重要なことは、当該ｔｔＭ造の
各々の側壁が、対応するＧＡＳＡＤ領域の表面に対する
垂線と角度αをなし、αは１５゜以下、望むらくは０″
であることである。（第４図に示されたポリシリコン構
造の左の側壁に対しては、垂線から時計方向に７１１！
１定した場合にαが正となる。他方、右側壁に対しては
、この角度は反時計方向に測った場合に正となる。）こ
の、側壁角に関する限定は、以下に議論されるように、
２酸化シリコン側壁スペーサ５５の形成に関連して重要
である。
以下に記載されたデバイス作製手続きにより、各々のＭ
ＯＳＦＥＴのソース、ドレイン及びゲート電極に用いら
れる金属珪化物領域が形成される。
ゲート電極における金属珪化物領域とソース及びドレイ
ン電極における金属珪化物領域との間の電気的接触を避
けるために、各々のゲート電極のポリシリコン部が、各
々のポリシリコン側壁を覆っている２酸化シリコンスペ
ーサ５５を含むように形成される。このことは、例えば
、テトラエチルオルソシリケート（ＴＥＯＳ）等の、シ
リコン及び金属含有材料を、前記ポリシリコン構造の上
部及び側壁表面上、及びＧＡＳＡＤ領域の露出させられ
た領域及びＦＯＸの上部及び側壁表面上にデポジットす
ることによって実現される。ＴＥＯＳのデポジションは
、例えば従来技術に係るＬＰＧＶＤ技法を用いて容易に
実行され、ＴＥＯＳの厚みは例えば０．１μｍである。
デポジションの後、ＴＥＯＳは、当該ＴＥＯＳの密度を
増加させ、それを２酸化シリコン様の材料に実際に変換
するために、水蒸気雰囲気下で９００℃で２０分間加熱
されることが望ましい。その後当該ＴＥＯ３は、ＦＯＸ
及びＧＡＳＡＤ表面上、さらに前記ポリシリコン構造の
上部表面上のＴＥＯＳを除去するために、エツチング剤
として例えばＣＨＦ　　及び０２を用いたＲＩＥ法等に
よって、非等方的にエツチングされる。重要なのは、当
該エツチング処理の後、前記側壁角が前述の条件を満た
している場合には、例えば０．０６μｍ厚の高密度化さ
れたＴＥＯＳ層が前記ポリシリコン構造の側壁上に残存
することである。
側壁スペーサ５５の形成の後、シリコンと反応して金属
珪化物を形成しうるチタン等の金属よりなる層が、各々
のポリシリコン構造の上部表面上、側壁スペーサ５５の
表面上、ＧＡＳＡＤ領域の露出させられた表面上（ソー
ス及びドレインが形成さるべき場所）及びＦＯＸ２０の
上部及び側壁表面上にデポジットされる。このデポジシ
ョンは、例えば従来技術に係るスパッタリング技法を用
いて実現され、デポジットされたチタンの層厚は、例え
ば０．１μｍである。デポジションの後、チタンに覆わ
れたシリコン基板は従来技術に係るＲＴＡ技法を用いて
窒素（Ｎ２）雰囲気で約６００℃で約１分間加熱される
。チタン層がシリコンと接触している場所、すなわち、
前記ポリシリコン構造の上部表面及びＧＡＳＡＤ領域の
表面においては、当該加熱プロセスにより、それぞれＴ
ｉＮ、Ｔｉ及びＴｉＳｉ　　（ｙ≦２）よりなる連続し
た層が形成される。それに対して、デポジットされたチ
タン層が２酸化シリコンと接触している場所、すなわち
、ＦＯＸ及び側壁スペーサの表面では、当該加熱プロセ
スにより、それぞれＴｉＮ及びＴｉよりなる連続した層
が形成される。
ＴｉＮ及びＴｉよりなる層は、９０℃に加熱されたＨ２
ＳＯ４：Ｈ２Ｏ２（１：１）溶液等の選択湿性エツチン
グ剤を用いたエツチングにより除去されるが、ＴｉＳｉ
　　（ｙ≦２）よりなる層は除去されない。次に前記ポ
リシリコン構造の上部表面及びＧＡＳＡＤ領域の露出さ
れた表面を覆っている残存ＴＬＳｉ　　（ｙ≦２）層は
、従来技術に係るＲＴＡ技法を用いて、当該ＴｉＳｉ　
　層に覆われだシリコン基板を窒素雰囲気で例えば８０
０℃で２０秒間加熱することによって、その下層の（前
記ポリシリコン構造中及びシリコン基板中の）シリコン
とさらに反応させられる。その結果、ＴｉＳ　ｉ２含有
領域６０及び７０（第５図参照）が各々のポシリコン構
造をはさみ当該構造に対する垂直方向のアラインメント
がとれた状態で、Ｔ　Ｉ　Ｓ　ｌ　２含有領域８０が各
々のポリシリコン構造の頂部上に、それぞれ形成され、
各々のＴｉ５１２層の層厚は約０．０８μｍとなる。（
当該領域の各々は、通常、約Ｏ０旧μｍの厚みを有し、
Ｔｉ５１２を覆っているＴｉＮ層（良導体）を含んでい
る。）ｎ＋型のソース及びドレインを形成するために、
１種類あるいはそれ以上のｎ型ドーパント、例えば、ヒ
素イオン及びリンイオンが前記ＴｉＳｉ２含有領域６０
及び７０内に注入される。注入量は当然前述の３条件を
充足させるように選択される。加えて、イオンのエネル
ギーは、実質的に全てのイオンが領域６０及び７０に注
入されて、その下部のシリコンには注入されないように
選択される。
イオン注入の後、中間レベル誘電体９０（第６図参照）
が当該基板上にデポジットされる。よく用いられるこの
種の中間レベル誘電体の一例は、アンドープのＴＥ０１
及びリンをドープしたＴＥ０１よりなる連続層で、前者
は例えば０．２μｍの層厚を有し、後者は例えば０．８
μｍの層厚を有するものである。
デポジットされた中間レベル誘電体９０の上部表面は通
常非平面的であることは一般にはその後の処理において
望ましくない。当該中間レベル誘電体９０を流動させて
、それによって表面の平面性を実現し、注入されたドー
パントをＴ　ｉＳ　ｔ　２含有領域６０及び７０からそ
の下層のシリコンへ拡散させて珪化チタンに覆われたソ
ース及びドレイン１００及び１１０（第７図り照）を形
成するために、当該基板は加熱される。既に議論された
ように、当該加熱処理における温度−加熱時間プロファ
イルは、約０．２μｍ以下の（既に定義されたような）
厚みを有するソース及びドレインを生成するよう選択さ
れる。
ソース及びドレインの形成後、前記中間レベル誘電体が
従来技術に係る技法を用いてパターン描画され、ソース
、ドレイン及びゲート電極への細孔が開けられる。材料
層１２０．１３０及び１４０（第８図づ照）が当該基板
上にデポジットされ、前記細孔を通じて、それぞれ、ソ
ース、ドレイン、及びゲート電極に達し、アルミニウム
とシリコンの（望ましくない）相互拡散に対する障壁と
して機能する。当該層は、例えば、１０（重量）パーセ
ントのチタン及び９０パーセントのタングステンよりな
る混合物を有し、例えば、０．１μｍの厚みを有する。
次に、例えば１μｍの厚さを有するアルミニウム層が前
記中間レベル誘導体９０上及び前記細孔中の障壁層１２
０．１３０及び１４０上にデポジットされる。当該デポ
ジションに引続いて、当該アルミニウム層が従来技術に
係る技法を用いてパターン描画され、金属接触パッドに
その端部を有する相互接続アルミニウムランナー１５０
．１６０及び１７０が形成される。
ｎチャネルＭＯ９ＩＣは、通常、当該ＩＣへのシリコン
窒化物のデポジションによって水分及び機械的ダメージ
に対する障壁を形成する段階を含む、従来技術に係る一
連の段階によって仕上げられる。
第９図から第１７図には、本発明の第２の具体例に係る
、ＣＭＯ８ＩＣの作製が示されている。まず、従来技術
に係る技法を用いて、ｐ＋型シリコン基板２００上にｐ
型シリコン層２１Ｏ（第９図参照）がエピタキシャル成
長させられる。基板２００のドープレベルは、例えば１
０１９ｃｍ−”であり、一方、エピタキシャル成長層２
１０のドープレベルは、例えば１Ｏ１５ｃ１１−３であ
る。加えて、エピタキシャル成長層２１０の厚みは、例
えば５μｍである。
隣接するｎ型及びｐ型タブ領域２４０及び２５０が、エ
ピタキシャル成長層２１０中に、エル・シー・パリ口（
Ｌ、Ｃ，Ｐａｒｒｌ　１１ｏ）及びアール・ニス・ペイ
ン（Ｒ，Ｓ、Ｐａｙｎｅ）による１９８４年３月１３日
付の米国特許節４．４３５，８９６号に記載された、い
わゆるツインタブプロセスにより形成される。すなわち
、例えば０．１μｍの厚みを有するシリコン窒化物層２
２０（第１０図参照）が、まず、従来技術に係るデポジ
ション技法を用いて、層２１０の上部表面上にデポジッ
トされる。従来技術に係るリソグラフィー及びＲＩＥ技
法が用いられて、シリコン窒化物層２２０の一部が除去
され、ｎ型タブ領域２４０となるべき場所のシリコン表
面が露出させられる。リンイオン及びヒ素イオン等のド
ナーイオンが層２１０の露出させられたシリコン表面に
注入され（残存しているシリコン窒化物層は、層２１０
の未露出部分のシリコンにドーパントが注入されること
を防ぐための遮蔽として機能する）、リンイオン及びヒ
素イオンの双方の注入量及びエネルギーは、それぞれ２
　Ｘ　１０１２ｃｍ−２及び１００ｋｅＶである。その
後、当該シリコン基板は水蒸気含有雰囲気で例えば９５
０℃で１４０分間加熱されて、前記ｎ型タブ領域の表面
上に約ロー、４μｍの厚みを有する２酸化シリコン層２
３０（第１Ｏ図参照）が形成される。
次に、シリコン窒化物層２２０は、加熱されたＨ３ＰＯ
４等の湿性エツチング剤によってエツチングされて除去
され、ホウ素等のアクセプターイオンがｎ型タブ領域２
５０となるべく露出させられたシリコン表面に注入され
る。（２酸化シリコン層２３０はｎ型タブにイオン注入
がなされるのを防止する遮蔽として機能する。）ホウ素
イオンが用いられる場合には、注入量及び対応するエネ
ルギーは、それぞれ２　Ｘ　１０１２ｃ１１−２及び５
０ｋ　ｅ　Ｖである。
当該シリコン基板は窒素（Ｎ２）雰囲気で、例えば１１
５０℃で１２０分間加熱されて、ホウ素及びリンイオン
の双方が層２１０中に約２μｍの深さまで拡散させられ
、これによってｎ型タブ領域２４０及びｎ型タブ領域２
５０の双方が形成される（第１１図参照）。
ｎ型タブ領域２４０を覆っている２酸化シリコン層２３
０は、Ｎ２０：ＨＦ（７：１）等の湿性エツチング剤に
よってエツチングされて除去される。
比較的厚い、例えば０．４μｍの厚みを有する２酸化シ
リコン層２６０（第１２哩参照）が、（この時点では完
全に露出させられた）エピタキシャル成長層２１０の上
部表面上に形成され、当該層２６０は０ＭＯ３ＩＣのお
けるＦＯＸとして機能する。このことは、当該シリコン
基板を高圧水蒸気を含有する雰囲気、すなわち約２５気
圧を示す水蒸気含有雰囲気で例えば８５０℃で２５分間
加熱することによって実現される。
次に前記比較的厚い２酸化シリコン層２６０が従技術に
係る技法を用いてパターン描画され、ｎチャネルＭＯＳ
ＦＥＴが形成さるべきｎ型タブ領域２５０の表面上のＧ
ＡＳＡＤ領域２７０（第１２図参照）、及びｎチャネル
ＭＯＳＦＥＴが形成さるべきｎ型タブ領域２４０の表面
上のＧＡＳＡＤ領域４００が露出させられる。続いて当
該シリコン基板が、例えば９００℃で２７分間加熱され
て、ＧＡＳＡＤ領域２７０の表面上に２酸化シリコン層
２８０が、ＧＡＳＡＤ領域４００の表面上に２酸化シリ
コン層４１０がそれぞれ形成される。当該層２８０及び
４１０は、約０．０１２５μｍの厚みを有し、それぞれ
ｎチャネル及びｎチャネルのＭＯＳＦＥＴのＧＯＸとし
て機能する。
ｎチャネル及びｎチャネルＭＯＳＦＥＴのゲート電極は
、まず、例えば０．３μｍの厚みを有するポリシリコン
層をＧＡＳＡＤ領域２７０及び４００、及びＦＯＸ２８
０上へデポジットすることによって形成される。フォト
レジストが当該基板上にデポジットされてパターン描画
され、前記ｎ型タブ領域２４０に対応する基板表面が露
出される。ホウ素イオン等のアクセプターイオンが当該
ｎ型タブ領域を覆っているポリシリコンに注入され、前
記フォトレジストがｎ型タブ領域２５０を覆っているポ
リシリコンにイオン注入がなされるのを防止する。
ここでの注入量及び注入エネルギーは、それぞれＩ　Ｘ
　１０１５ｃｍ’及び３０ｋｅＶである。当該７ｔトレ
ジストが除去され、第２のフォトレジストが当該基板上
にデポジットされてパターン描画され、ｎ型タブ領域２
５０に対応する基板表面が露出される。
ヒ素イオン等のドナーイオンが当該ｐ型タブ領域を覆っ
ているポリシリコンに注入され、前記第２のレジストは
前記ｎ型タブ領域を覆っているポリシリコンにこの段階
でイオン注入がなされることを防止している。ドナーイ
オンの注入量及び注入エネルギーは、それぞれ１×１０
１５ｃｆｆｌ−２及び３０ｋｅＶである。前記第２のレ
ジストが除去され、当該基板は窒素（Ｎ２）雰囲気で、
例えば９００　”Ｃで３０分間加熱される。その結果、
注入されたドーパントはポリシリコン中に拡散し、ｎ型
タブ領域２４０を覆っているポリシリコンはｐ型缶導性
を示すようになり、ｎ型タブ領域２５０を覆っているポ
シリコンはｎ型伝導性を示すようになる。
デポジットされ、イオン注入がなされたポリシリコン（
及びその下部の比較的薄い２酸化シリコン層２８０及び
４１０）は、前述のようにパターン描画され、それぞれ
ＧＡＳＡＤ領域２７０及び４００を覆っているポリシリ
コン構造２９０及び４２０　１Ｗ１３図参照）が形成さ
れる。以前の場合と同様に、これらのポリシリコン構造
の側壁は、既に議論なさ・れたように、ある条件を充足
させなければならない。さらに既に記述されたように、
２酸化シリコン側壁スペーサ２９５及び４２５がそれぞ
れポリシリコン構造２９０及び４２０に形成される。
シリコンと反応して金属珪化物を形成できるコバルト等
の金属層が、ポリシリコン構造２９０及び４２０上、側
壁スペーサ２９５及び４２５上、（ソース及びドレイン
が形成さるべき）ＧＡＳＡＤ領域の露出させられた表面
及びＦ　ＯＸ　２６０の上部及び側壁表面上にデポジッ
トされる。デポジットされたコバルト層の厚みは、例え
ば０．０２μｍである。デポジションの後、コバルトに
覆われた基板は、Ｈ２雰囲気等の還元雰囲気で例えば４
５０℃で９０分間加熱される。コバルトがシリコンと接
触するところ、すなわち、前記ポリシリコン構造の上部
表面及びＧＡＳＡＤ領域の露出させた表面、においては
、当該加熱処理により、ＣｏＳ　ｉが生成される。他の
領域においてはコバルトは未反応のままである。未反応
のコバルト（Ｃｏｓｔを除く）はＨＰＯ：ＣＨＣ０ＯＨ
：ＨＮＯｓ：Ｈ２Ｏ（ＩＳ：２　：ｌ　　：　１）等の
選択湿性エツチング剤を用いて除去される。次に、当該
基板は、アルゴン（Ａｒ）雰囲気等の不活性気体雰囲気
で、例えば７００℃で３０分間加熱される。当該第２加
熱手続きにより、ＣｏＳｉが、さらにその下部のシリコ
ンと反応して、約０．０７μｍの厚みを有する２珪化コ
バルト（Ｃｏ　Ｓ　ｌ　２　）が形成される。このよう
にしてＣｏ　Ｓ　ｌ　２含有領域３００及び３１０（第
１４図）照）が各々のポリシリコン構造２９０をはさみ
、当該構造に対する垂直方向のアラインメントがとれた
状態で対峙するように、及びＣｏＳｉ２含有領域３２０
が各々のポリシリコン構造２９０の上部にそれぞれ形成
される。同様にＣｏ　Ｓ　ｉ　２含有領域４３０及び４
４０が、各々のポリシリコン構造４２０をはさみ、当該
構造に対する垂直方向のアラインメントがとれた状態で
、及びｃｏ　Ｓ　Ｌ　２含有領域４５０が各々のポリシ
リコン構造４２０の上部に、それぞれ形成される。
ｎ型タブ領域２４０にｐチャネルＭＯ３ＦＥＴのｐ＋型
ソース及びドレインを形成するために、例えば１μｍの
厚みを有するフォトレジストが当該基板上にデポジット
されてさらにパターン描画され、当該ｎ型タブ領域の表
面が露出される。次にアクセプターイオンがＣｏＳｉ２
含有領域４３０及び４４０に注入される。（前記レジス
トは当該注入からｎ型タブ領域２５０を遮蔽する働きを
する。）前述の場合と同様に、注入量は既に議論した３
つの条件を充足させるように選択され、イオンエネルギ
ーは、実質的に全てのイオンが領域４３０及び４４０に
注入されるように選択される。この意味では、アクセプ
ターイオンが例えばホウ素の場合には、よく用いられる
注入量は８Ｘ１０１５ＣＩ！−２であり、対応する注入
エネルギーはｌｏｋ　ｅ　Ｖである。
前記デポジットされ、パターン描画されたフォトレジス
トは除去され、他の、やはり約１μｍの厚みを有するフ
ォトレジストが当該基板上にデポジットされてパターン
描画され、この段階ではｎ型タブ領域２５０の表面が露
出される。次にドナーイオンがＣｏ　Ｓ　ｌ　２含有領
域３００及び３１０に注入される。（新たにデポジット
されたレジストは、当該第２注入からｎ型タブ領域２４
０を遮蔽する働きをする。）この場合も、注入量及びイ
オンエネルギーは、既に議論した条件及び要求を充足さ
せるように選択される。この意味では、ドナーイオンか
例えばヒ素イオンである場合には、よく用いられる注入
量は５　Ｘ　ｔｏ１５ｃｌ’で、対応する注入エネルギ
ーは８０ｋｅＶ以下である。また、ドナーイオンがリン
イオンである場合には、よく用いられれる注入量は５×
１０１５０ＩＱ−２で、対応する注入エネルギーは３０
ｋｅＶ以下である。
イオン注入の後、例えば０．２μｍ厚のアンドープＴＥ
Ｏ３及び０，８μｍ厚のリンをドープしたＴＥ０１より
なる中間レベル誘導体６００（第１５図り照）が当該基
板上にデポジットされる。前述の場合と同様に、当該基
板を加熱することにより、中間レベル誘導体６００は流
動させられ、注入されたドーパントはＣｏＳ　ｉ、、含
Ｋ　６／ｊ域からその下部のシリコンへ拡散して、Ｃｏ
Ｓｉ２に覆われたｎ＋型ソース及びドレイン３３０及び
３４０（第１６図参照）及びＣｏＳｉ２に覆われたｐ＋
型ソース４６０及びドレイン４７０が形成される。この
際、約０，２μｍ以下の厚みを有するソース及びドレイ
ンを実現するためにには、８００℃で１２０分間、当該
基板を加熱することが望ましい。
ＣＭＯＳＩＣの作製に関連して、注入したドーパントを
金属珪化物領域から当該基板に拡散させるのに用いられ
る加熱温度を選択する際にさらに充足させなければなら
ない条件がある事に留意しなければならない。すなわち
、例えば従来技術に係る電気炉加熱を用いる場合、９０
０℃以上の温度では、ｐ型ポリシリコン構造４２０中の
ｐ型ドーパントが（通常ｐ型ポリシリコン構造４２０に
接続されている）ｎ型ポリシリコン構造２９０中に拡散
する、すなわち逆ドープされる傾向があることが見出さ
れる。この種の逆ドープは、ｐチャネルＭＯ５Ｆ　Ｅ　
Ｔ’中のスレッショルド電圧の好ましくないシフトを誘
起するので望ましくない。よって、本発明の第２の具体
例に従って、ＣＭＯＳＩＣを作製するために用いられる
電気炉加熱においては、加熱温度は９００℃未満、望む
らくは約８５０℃以下が用いられる。
ソース及びドレインの形成後、中間レベル誘電体はパタ
ーン描画されて、ソース、ドレイン及びゲート電極への
細孔が形成される。アルミニウム及びシリコンの相互拡
散に対する障壁層３５０．３６０及び３７０（第１７図
参照）、及び４８０．４９０及び５００が前記細孔中に
デポジットされる。ソース、ドレイン、及びゲート電極
から金属接触パッドへと延びている相互接続アルミニウ
ムランナー３７５．３８５．３９５及び５０５．５１５
及び５２５（第１７図参照）が前述の場合と同様に形成
される。　ＣＭＯＳＩＣは、当該ＩＣへシリコン窒化物
層をデポジットして水分及び機械的ダメージに対する障
壁を形成する段階を含む、一連の従来技術に係る段階に
よって完成される。
尚、本明細書において、ソース、ドレインという用語は
可逆的に用いることができる。
【図面の簡単な説明】
第１図から第８図は、本発明に係るデバイス作製技法の
第１の具体例に含まれる段階を示した図；及び 第９図から第１７図は、本発明に係るデバイス作製技法
の第２の具体例に示される段階を示した図である。 ＩＯ・・・シリコン基板 ２０・・・ＦＯＸ　（２酸化シリコン層）３０・・・Ｇ
ＡＳＡＤ領域 ４０・・・ＧＯＸ　（２酸化シリコン層）５０・・・ポ
リシリコン層 ５５・・・側壁スペーサ ６０・・・ＴｉＳｉ２含有領域 ７０・・・ＴｉＳｉ２含有領域 ８０ＴｉＳｉ２含有領域 ９０・・・中間レベル誘電体 １０（１・・・ソース　　　　　１１０・・・ドレイン
１２０・・・障壁層　　　　　１３０・・・障壁層１４
０・・・障壁層 １５０・・・相互接続アルミニウムランナー１８０・・
・相互接続アルミニウムランナー１７０・・・相互接続
アルミニウムランナー２００・・・ｐ＋型シリコン基板 ２１０・・・ｐ型シリコン層 ２２０・・・シリコン窒化物層 ２３０・・・２酸化シリコン層 ２４０・・・ｎ型タブ領域　　２５０・・・ｐ型タブ領
域２６０・・・２酸化シリコン層（ＦＯＸ）２７０・・
・ＧＡＳＡＤ領域 ２８０・・・２酸化シリコン層 ２９０・・・ｎ型ポリシリコン構造 ２９５・・・側壁スペーサ ３００・・・Ｃｏ　Ｓ　ｌ　２含有領域３１０・・・Ｃ
ｏ　Ｓ　ｌ　２含有領域３２０　　Ｃｏ　Ｓ　ｉ　２含
有領域 ３３０・・・ｎ＋型ソース　　３４０・・・ｎ＋型ドレ
イン３５０・・・Ｍ！壁層　　　　　３８０・・・障壁
層３７０・・・障壁層 ３７５・・・相互接続アルミニウムランナー３８５・・
・相互接続アルミニウムランナー３９５・・・相互接続
アルミニウムランナー４００・・・ＧＡＳＡＤ領域 ４１０・・・２酸化シリコン層 ４２０・・・ｐ型ポリシリコン構造 ＦＩＧ、　　７ ４２５・・・側壁スペーサ ４３０・・・ＣｏＳｉ２含有領域 ４４０−Ｃｏ　Ｓ　ｉ　２含ｆ＝ｉ領域４５０　　Ｃｏ
　Ｓ　ｌ　２含有領域 ４６０　　・・・ｐ＋型ソース ４７０　　・・・ｐ＋型ドレイン ４８０・・・障壁層　　　　　３９０・・・障壁層５０
口・・・障壁層 ５０５・・・相互接続アルミニウムランナー５１５・・
・相互接続アルミニウムランナー５２５・・・相互接続
アルミニウムランナー６００・・・中間レベル誘電体 出　願　人：アメリカン テレフォン アンド ＦＩＧ。 ＦＩＧ。３ ＦＩｏ、　　９ ＡｓＡＤ ＦＴＧ。 ＦＴＧ。 ＦＩＧ。

Claims (26)

    【特許請求の範囲】
  1. （１）基板上に、その下層の半導体材料を含有する、金
    属含有材料領域を形成する段階； 少なくとも一種類のドーパントを前記材料領域に注入す
    る段階； 前記下層の半導体材料がｐ型伝導性を示す場合には前記
    ドーパントはドナーであり、前記下層の半導体材料がｎ
    型伝導性を示す場合には前記ドーパントはアクセプター
    である； 前記ドーパントを前記材料領域から前記基板中へ拡散さ
    せて、前記基板内にドーパント含有領域を形成するため
    に、前記基板を単一あるいは複数の温度で対応する単一
    あるいは複数の時間期間加熱する段階；及び、 前記デバイスの作製を完了する段階よりなる半導体デバ
    イス作製方法において、 前記材料領域が０．２μｍ未満の平均厚ｔを有し、前記
    加熱時間及び対応した加熱温度が、前記材料領域の頂部
    から測定した前記ドーパント含有領域の厚みが約０．２
    μｍ以下であるように選択され、及び、前記材料領域に
    注入された単位面積当たりのドーパント量Ｉが、Ｉのｔ
    に対する比が、前記加熱の際に用いられる温度における
    前記ドーパントの前記材料領域への固体溶解度の約１／
    ２以上であるように、選択されていることを特徴とする
    半導体デバイス作成法。
  2. （２）前記金属含有材料領域が、金属元素を含有するこ
    とを特徴とする請求項１に記載の半導体デバイス作成法
    。
  3. （３）前記金属元素が、タングステンを含むことを特徴
    とする請求項２に記載の半導体デバイス作成法。
  4. （４）前記金属含有材料領域が、金属含有化合物を含む
    ことを特徴とする請求項１に記載の半導体デバイス作成
    法。
  5. （５）前記金属含有化合物が、金属珪化物を含むことを
    特徴とする請求項４に記載の半導体デバイス作成法。
  6. （６）前記金属珪化物が、珪化コバルトを含むことを特
    徴とする請求項５に記載の半導体デバイス作成法。
  7. （７）前記金属珪化物が、珪化チタンを含むことを特徴
    とする請求項５に記載の半導体デバイス作成法。
  8. （８）前記金属珪化物が、珪化タングステンを含むこと
    を特徴とする請求項５に記載の半導体デバイス作成法。
  9. （９）前記金属珪化物が、珪化モリブデンを含むことを
    特徴とする請求項５に記載の半導体デバイス作成法。
  10. （１０）前記金属珪化物が、珪化タンタルを含むことを
    特徴とする請求項５に記載の半導体デバイス作成法。
  11. （１１）前記金属珪化物が、珪化白金を含むことを特徴
    とする請求項５に記載の半導体デバイス作成法。
  12. （１２）前記半導体材料がシリコンを含むことを特徴と
    する請求項１に記載の半導体デバイス作成法。
  13. （１３）表面、半導体材料、その周囲の前記半導体材料
    とは逆の伝導性を示す基板領域とを有する半導体基板； 前記基板領域は、前記表面から前記半導体基板内へ拡が
    っており、前記表面より小さい、横方向の拡がりを有す
    る；及び 前記表面及びそれに重畳している前記基板領域に接触し
    ている金属含有領域よりなる半導体デバイスにおいて、 当該デバイスが、 前記材料領域の頂部から測定した、前記基板領域の厚み
    が約０．２μｍ以下であり、かつ 前記材料領域の前記基板に対する特性接触抵抗が約１０
    ＾−＾６Ωｃｍ＾２以下であることを特徴とする半導体
    デバイス。
  14. （１４）前記デバイスがＭＯＳＦＥＴを含み、前記材料
    領域および前記基板領域が前記ＭＯＳＦＥＴのソースあ
    るいはドレインを構成することを特徴とする請求項１３
    に記載の半導体デバイス。
  15. （１５）前記デバイスがＭＥＳＦＥＴを含み、前記材料
    領域及び前記基板領域が前記ＭＥＳＦＥＴのソースある
    いはドレインを構成することを特徴とする請求項１３に
    記載の半導体デバイス。
  16. （１６）前記金属含有材料領域が金属元素を含むことを
    特徴とする請求項１３に記載の半導体デバイス。
  17. （１７）前記金属元素がタングステンを含むことを特徴
    とする請求項１６に記載の半導体デバイス。
  18. （１８）前記金属含有材料領域が金属含有化合物を含む
    ことを特徴とする請求項１３に記載の半導体デバイス。
  19. （１９）前記金属含有化合物が金属珪化物であることを
    特徴とする請求項１８に記載の半導体デバイス。
  20. （２０）前記金属珪化物が珪化コバルトであることを特
    徴とする請求項１９に記載の半導体デバイス。
  21. （２１）前記金属珪化物が珪化チタンであることを特徴
    とする請求項１９に記載の半導体デバイス。
  22. （２２）前記金属珪化物が珪化タングステンであること
    を特徴とする請求項１９に記載の半導体デバイス。
  23. （２３）前記金属珪化物が珪化モリブデンであることを
    特徴とする請求項１９に記載の半導体デバイス。
  24. （２４）前記金属珪化物が珪化タンタルであることを特
    徴とする請求項１９に記載の半導体デバイス。
  25. （２５）前記金属珪化物が珪化白金であることを特徴と
    する請求項１９に記載の半導体デバイス。
  26. （２６）前記半導体材料がシリコンを含むことを特徴と
    する請求項１３に記載の半導体デバイス。
JP63306210A 1987-12-04 1988-12-05 半導体デバイスの作成方法 Expired - Lifetime JP2769169B2 (ja)

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