JP3031343B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3031343B2 JP3031343B2 JP10218781A JP21878198A JP3031343B2 JP 3031343 B2 JP3031343 B2 JP 3031343B2 JP 10218781 A JP10218781 A JP 10218781A JP 21878198 A JP21878198 A JP 21878198A JP 3031343 B2 JP3031343 B2 JP 3031343B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。本発明は特に、金属シリサイド層を有す
る半導体装置の製造方法に関するものである。
方法に関する。本発明は特に、金属シリサイド層を有す
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来より半導体装置の分野において、金
属シリサイド層を有する装置が提案され、また実用に供
されている。金属シリサイド層はバリアメタルとして用
いられるほか、セルフアラインで（自己整合的に）シリ
サイドを形成し、これをコンタクト抵抗・拡散層抵抗の
低下や、相互配線抵抗の低下のために用いることが知ら
れている（シリサイド形成プロセスについては、プレス
ジャーナル社「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ」，１９８７年１２月号、１３９〜１４８頁参
照）。
属シリサイド層を有する装置が提案され、また実用に供
されている。金属シリサイド層はバリアメタルとして用
いられるほか、セルフアラインで（自己整合的に）シリ
サイドを形成し、これをコンタクト抵抗・拡散層抵抗の
低下や、相互配線抵抗の低下のために用いることが知ら
れている（シリサイド形成プロセスについては、プレス
ジャーナル社「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ」，１９８７年１２月号、１３９〜１４８頁参
照）。
【０００３】従来、半導体装置の拡散層上に、抵抗を低
下させるべくセルフアラインでシリサイドを形成する場
合、例えばシリサイド中で最も低抵抗のチタンシリサイ
ド（ＴｉＳｉ）によりシリサイド層を形成した場合に
は、半導体領域の拡散層中に存在しているドーパント
（例えばＡｓ等）の吸い込みにより、ジャンクションの
破壊が起こることがあった。また、セルフアラインでチ
タンシリサイドを形成する際に、あらかじめ堆積して形
成したチタンの膜厚が厚いと、拡散層部のシリコンがチ
タンに吸収されて、いわゆるシリコンがチタンに食われ
る形になり、チタンのつき抜け、すなわちチタンが直接
基板の半導体領域に接することが生じて、やはりジャン
クションの破壊が起こることがあるという問題があっ
た。
下させるべくセルフアラインでシリサイドを形成する場
合、例えばシリサイド中で最も低抵抗のチタンシリサイ
ド（ＴｉＳｉ）によりシリサイド層を形成した場合に
は、半導体領域の拡散層中に存在しているドーパント
（例えばＡｓ等）の吸い込みにより、ジャンクションの
破壊が起こることがあった。また、セルフアラインでチ
タンシリサイドを形成する際に、あらかじめ堆積して形
成したチタンの膜厚が厚いと、拡散層部のシリコンがチ
タンに吸収されて、いわゆるシリコンがチタンに食われ
る形になり、チタンのつき抜け、すなわちチタンが直接
基板の半導体領域に接することが生じて、やはりジャン
クションの破壊が起こることがあるという問題があっ
た。
【０００４】また例えば４Ｍ−ＳＲＡＭ程度の半導体装
置においては、ジャンクション深さは１２００Å程度と
浅いため、堆積するチタンの膜厚を５００Å以下と非常
に薄くする必要があり（形成するＴｉＳｉ膜厚を１００
０Å以下とする）、そのためシート抵抗が高めになると
いう問題があった。
置においては、ジャンクション深さは１２００Å程度と
浅いため、堆積するチタンの膜厚を５００Å以下と非常
に薄くする必要があり（形成するＴｉＳｉ膜厚を１００
０Å以下とする）、そのためシート抵抗が高めになると
いう問題があった。
【０００５】
【発明が解決しようとする課題】本発明は上記従来技術
の問題点を解決せんとするもので、その目的は、金属シ
リサイド層を有する半導体装置の製造方法において、金
属シリサイド層を形成する場合に、ドーパントの吸い込
み、及び金属（メタル）のつき抜けを防止し、もってジ
ャンクションの破壊を防ぐとともに、低抵抗化をも達成
できる半導体装置の製造方法を提供することである。
の問題点を解決せんとするもので、その目的は、金属シ
リサイド層を有する半導体装置の製造方法において、金
属シリサイド層を形成する場合に、ドーパントの吸い込
み、及び金属（メタル）のつき抜けを防止し、もってジ
ャンクションの破壊を防ぐとともに、低抵抗化をも達成
できる半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置の製造方法は、 （Ｉ）シリコンからなる半導体領域上のコンタクト領域
の上表面が半導体露出領域になっている該半導体領域に
対して、 （ＩＩ）少なくとも該コンタクト領域上にドープされて
いないシリコン層を形成する工程と、 （ＩＩＩ）該シリコン層上にチタン層を形成するととも
に、該チタン層の厚さは、該シリコン層の全厚みの半導
体が該チタン層を構成するチタンと反応し、さらに該チ
タン層の残余のチタンが、このシリコン層が形成されて
いるコンタクト領域における上記半導体領域の半導体の
一部と反応する量のチタンを与える厚さであるものと
し、かつ、チタンがシリコンと反応するに際し、チタン
の全膜厚の２．２倍のシリコンが消費される該２．２倍
量のうち、１．５倍量分が上記シリコン層から与えら
れ、残り０．７倍量分が上記半導体領域の半導体から与
えらるものとすることにより、該シリコン層とこのシリ
コン層が形成されているコンタクト領域における上記半
導体領域の半導体の一部と該チタンとを反応させ、上記
シリコン層表面のコンタクト領域に対応する部分のみに
選択的にチタンシリサイド層を形成する工程と、 （ＩＶ）該チタンシリサイド層上に電極を形成する工程
とを具備するように構成する。
め、本発明に係る半導体装置の製造方法は、 （Ｉ）シリコンからなる半導体領域上のコンタクト領域
の上表面が半導体露出領域になっている該半導体領域に
対して、 （ＩＩ）少なくとも該コンタクト領域上にドープされて
いないシリコン層を形成する工程と、 （ＩＩＩ）該シリコン層上にチタン層を形成するととも
に、該チタン層の厚さは、該シリコン層の全厚みの半導
体が該チタン層を構成するチタンと反応し、さらに該チ
タン層の残余のチタンが、このシリコン層が形成されて
いるコンタクト領域における上記半導体領域の半導体の
一部と反応する量のチタンを与える厚さであるものと
し、かつ、チタンがシリコンと反応するに際し、チタン
の全膜厚の２．２倍のシリコンが消費される該２．２倍
量のうち、１．５倍量分が上記シリコン層から与えら
れ、残り０．７倍量分が上記半導体領域の半導体から与
えらるものとすることにより、該シリコン層とこのシリ
コン層が形成されているコンタクト領域における上記半
導体領域の半導体の一部と該チタンとを反応させ、上記
シリコン層表面のコンタクト領域に対応する部分のみに
選択的にチタンシリサイド層を形成する工程と、 （ＩＶ）該チタンシリサイド層上に電極を形成する工程
とを具備するように構成する。
【０００７】本発明を構成を、後記詳述する本発明の一
実施例を示す図１の例示を用いて説明すると、次のとお
りである。
実施例を示す図１の例示を用いて説明すると、次のとお
りである。
【０００８】本発明の製造方法は、シリコンからなる半
導体領域上のコンタクト領域の上表面が半導体露出領域
になっている材料を用意する工程（工程Ｉ）を有する
が、図２（ｄ）が、用意された材料の構造を示す。即ち
第１図の例示では、図１（ｃ）に示すように、半導体領
域１をなす基板上に酸化膜１１（この一部がゲート酸化
膜を形成することになる）が形成されており、工程Ｉに
おいて該酸化膜１１を除去することにより、図２（ｄ）
に示すコンタクト領域１２が露出した材料（基板）を用
意する。
導体領域上のコンタクト領域の上表面が半導体露出領域
になっている材料を用意する工程（工程Ｉ）を有する
が、図２（ｄ）が、用意された材料の構造を示す。即ち
第１図の例示では、図１（ｃ）に示すように、半導体領
域１をなす基板上に酸化膜１１（この一部がゲート酸化
膜を形成することになる）が形成されており、工程Ｉに
おいて該酸化膜１１を除去することにより、図２（ｄ）
に示すコンタクト領域１２が露出した材料（基板）を用
意する。
【０００９】次に工程ＩＩにおいて、少なくとも該コン
タクト領域にドープされていないシリコン層を形成する
のであるが、図示例示では、図２（ｅ）が該工程ＩＩ終
了時の状態であり、図示例ではＣＶＤＳｉ（エピタキシ
ャルＳｉ、もしくはポリＳｉ）をシリコン層２として用
いて、これを形成した。
タクト領域にドープされていないシリコン層を形成する
のであるが、図示例示では、図２（ｅ）が該工程ＩＩ終
了時の状態であり、図示例ではＣＶＤＳｉ（エピタキシ
ャルＳｉ、もしくはポリＳｉ）をシリコン層２として用
いて、これを形成した。
【００１０】次に、上記シリコン層２上にチタン層を形
成するとともに、該チタン層の厚さは、該シリコン層の
全厚みの半導体が該チタン層を構成するチタンと反応
し、さらに該チタン層の残余のチタンが、このシリコン
層が形成されているコンタクト領域における上記半導体
領域の半導体の一部と反応する量のチタンを与える厚さ
であるものとし、かつ、チタンがシリコンと反応するに
際し、チタンの全膜厚の２．２倍のシリコンが消費され
る該２．２倍量のうち、１．５倍量が上記シリコン層か
ら与えられ、残り０．７倍量分が上記半導体領域の半導
体から与えらるものとすることにより、該シリコン層と
このシリコン層が形成されているコンタクト領域におけ
る上記半導体領域の半導体の一部と該チタンとを反応さ
せ、上記シリコン層表面のコンタクト領域に対応する部
分のみに選択的にチタンシリサイド層を形成する工程
（工程ＩＩＩ）については、図示例ではまず図３（ｆ）
の例示のようにチタンからなる金属層３を形成し、次い
で図３（ｇ）に工程ＩＩＩの終了時の状態で示すよう
に、コンタクト領域のみに選択的に金属シリサイド層４
（チタンシリサイド層）を形成する。この場合、チタン
からなる金属層である金属層３の厚さは、該シリコン層
２の全厚みのシリコンが該金属層３を構成する金属と反
応し、さらに該金属層３の残余の金属が、このシリコン
層２が形成されているコンタクト領域における上記半導
体領域（シリコン基板１）の半導体（シリコン）の一部
と反応する量の金属の量である厚さであるものとし、か
つ、チタンからなる金属層３の膜厚の２．２倍の半導体
（シリコン）が、金属層３との反応に消費される場合
に、シリコン層２の厚さは、そのうちの１．５倍の半導
体（シリコン）が与えられる膜厚とし、残りの０．７倍
の分は、半導体領域をなす例えば基板１のシリコンが消
費されて、この結果金属（チタン）シリサイド層が形成
されるように、シリコン層２の厚みに対して、チタンか
らなる金属層３の厚みを設定する。
成するとともに、該チタン層の厚さは、該シリコン層の
全厚みの半導体が該チタン層を構成するチタンと反応
し、さらに該チタン層の残余のチタンが、このシリコン
層が形成されているコンタクト領域における上記半導体
領域の半導体の一部と反応する量のチタンを与える厚さ
であるものとし、かつ、チタンがシリコンと反応するに
際し、チタンの全膜厚の２．２倍のシリコンが消費され
る該２．２倍量のうち、１．５倍量が上記シリコン層か
ら与えられ、残り０．７倍量分が上記半導体領域の半導
体から与えらるものとすることにより、該シリコン層と
このシリコン層が形成されているコンタクト領域におけ
る上記半導体領域の半導体の一部と該チタンとを反応さ
せ、上記シリコン層表面のコンタクト領域に対応する部
分のみに選択的にチタンシリサイド層を形成する工程
（工程ＩＩＩ）については、図示例ではまず図３（ｆ）
の例示のようにチタンからなる金属層３を形成し、次い
で図３（ｇ）に工程ＩＩＩの終了時の状態で示すよう
に、コンタクト領域のみに選択的に金属シリサイド層４
（チタンシリサイド層）を形成する。この場合、チタン
からなる金属層である金属層３の厚さは、該シリコン層
２の全厚みのシリコンが該金属層３を構成する金属と反
応し、さらに該金属層３の残余の金属が、このシリコン
層２が形成されているコンタクト領域における上記半導
体領域（シリコン基板１）の半導体（シリコン）の一部
と反応する量の金属の量である厚さであるものとし、か
つ、チタンからなる金属層３の膜厚の２．２倍の半導体
（シリコン）が、金属層３との反応に消費される場合
に、シリコン層２の厚さは、そのうちの１．５倍の半導
体（シリコン）が与えられる膜厚とし、残りの０．７倍
の分は、半導体領域をなす例えば基板１のシリコンが消
費されて、この結果金属（チタン）シリサイド層が形成
されるように、シリコン層２の厚みに対して、チタンか
らなる金属層３の厚みを設定する。
【００１１】次に工程ＩＶにおいて、該金属シリサイド
層４上に電極を形成する（この構造は特に図示せず）。
層４上に電極を形成する（この構造は特に図示せず）。
【００１２】上記のように、本発明においては、直接半
導体領域１上に金属層を形成して金属シリサイドを得る
方法とは異なり、半導体領域１のコンタクト領域１３に
シリコン層２を形成し（工程ＩＩ）、その後金属シリサ
イド層４を形成する（工程ＩＩＩ）手段を採る。この結
果、直接半導体領域１からシリサイド形成のために必要
な分の全量の半導体材料（シリコン等）が吸収されるの
と異なり、上記形成したシリコン層２がシリサイド形成
の供給源となるので、半導体領域１の食われによる拡散
層中のドーパントのとりこみや、また拡散層中のシリコ
ン等の食われが抑制され、このため、ジャンクションの
破壊を生じさせることを防止できる。かつこれにより、
拡散層の低抵抗化をも実現できるものである。
導体領域１上に金属層を形成して金属シリサイドを得る
方法とは異なり、半導体領域１のコンタクト領域１３に
シリコン層２を形成し（工程ＩＩ）、その後金属シリサ
イド層４を形成する（工程ＩＩＩ）手段を採る。この結
果、直接半導体領域１からシリサイド形成のために必要
な分の全量の半導体材料（シリコン等）が吸収されるの
と異なり、上記形成したシリコン層２がシリサイド形成
の供給源となるので、半導体領域１の食われによる拡散
層中のドーパントのとりこみや、また拡散層中のシリコ
ン等の食われが抑制され、このため、ジャンクションの
破壊を生じさせることを防止できる。かつこれにより、
拡散層の低抵抗化をも実現できるものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施例につい
て、図１ないし図３を参照して説明する。この実施例
は、本発明を、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｒｄ Ｄｒａｉｎ）構造を有するシリコン半導体装置
に適用したもので、特に、半導体領域の拡散層上部の露
出シリコン部（図示符号１２の部分に該当）にＣＶＤ選
択成長によりエピタキシャルＳｉ、またはポリＳｉを形
成し、その後金属（本例ではチタン）層を形成して（符
号３参照）、シリコンとシリサイド化反応を生じさせる
ように具体化したものである。
て、図１ないし図３を参照して説明する。この実施例
は、本発明を、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｒｄ Ｄｒａｉｎ）構造を有するシリコン半導体装置
に適用したもので、特に、半導体領域の拡散層上部の露
出シリコン部（図示符号１２の部分に該当）にＣＶＤ選
択成長によりエピタキシャルＳｉ、またはポリＳｉを形
成し、その後金属（本例ではチタン）層を形成して（符
号３参照）、シリコンとシリサイド化反応を生じさせる
ように具体化したものである。
【００１４】なお当然のことではあるが、本発明は以下
に述べる実施例によって限定されるものではない。
に述べる実施例によって限定されるものではない。
【００１５】図１を参照する。本実施例では、半導体基
板としてシリコン基板を用い、これが半導体領域１を構
成する。本例では該半導体領域１上に、ＬＯＣＯＳ（素
子間分離用酸化領域）５を形成するとともに、チャンネ
ルストップイオン注入により、チャンネルストップ領域
６を形成して、図１（ａ）の構造を得る。
板としてシリコン基板を用い、これが半導体領域１を構
成する。本例では該半導体領域１上に、ＬＯＣＯＳ（素
子間分離用酸化領域）５を形成するとともに、チャンネ
ルストップイオン注入により、チャンネルストップ領域
６を形成して、図１（ａ）の構造を得る。
【００１６】ＬＯＣＯＳ５形成後、ゲート酸化を施し、
酸化膜１１（本例ではＳｉＯ2 ）を形成し、さらにポリ
シリコン等でゲート配線を形成してゲート７を得、図１
（ｂ）の構造にする。
酸化膜１１（本例ではＳｉＯ2 ）を形成し、さらにポリ
シリコン等でゲート配線を形成してゲート７を得、図１
（ｂ）の構造にする。
【００１７】次に、ＬＤＤイオン注入を行って、低濃度
不純物拡散領域であるＬＤＤ領域を形成して、図１
（ｃ）の構造とする。
不純物拡散領域であるＬＤＤ領域を形成して、図１
（ｃ）の構造とする。
【００１８】次いで、ゲート７を少なくとも覆うように
図の全体に二酸化シリコン（ＳｉＯ2 ）膜をＣＶＤ等の
適宜手段で形成し、これを通常の手段によりエッチバッ
クして、ゲート７の側部にサイドウォール７１を形成す
る。このエッチバックにより、上記酸化膜１１及びさら
に形成した二酸化シリコン膜の、ゲート７の下部のゲー
ト酸化膜１１’部分及びサイドウォール７１の箇所以外
は除去されて、その部分が半導体領域が露出した状態に
なる。すなわち、これによりコンタクト領域１２が露出
されて、本発明の工程Ｉが終了するのである。その後ソ
ース／ドレインイオン注入を行い、拡散アニールを施し
て、ソース／ドレイン領域８２を形成する。この状態が
図２（ｄ）に示す構造である。
図の全体に二酸化シリコン（ＳｉＯ2 ）膜をＣＶＤ等の
適宜手段で形成し、これを通常の手段によりエッチバッ
クして、ゲート７の側部にサイドウォール７１を形成す
る。このエッチバックにより、上記酸化膜１１及びさら
に形成した二酸化シリコン膜の、ゲート７の下部のゲー
ト酸化膜１１’部分及びサイドウォール７１の箇所以外
は除去されて、その部分が半導体領域が露出した状態に
なる。すなわち、これによりコンタクト領域１２が露出
されて、本発明の工程Ｉが終了するのである。その後ソ
ース／ドレインイオン注入を行い、拡散アニールを施し
て、ソース／ドレイン領域８２を形成する。この状態が
図２（ｄ）に示す構造である。
【００１９】次に上記露出した半導体（本例ではシリコ
ン）領域であるコンタクト領域１２に、本例ではＣＶＤ
により、エピタキシャルＳｉ、もしくはポリＳｉを成長
させて、シリコン層２を形成する。図示例ではコンタク
ト領域１２にのみ、選択的にシリコン層２を成長させ
た。また、このＣＶＤ等によるシリコン層２の形成は、
拡散層（ソース／ドレイン領域８２等）が広がらない程
度の温度で行うことが好ましい。これによって、本発明
の工程ＩＩが終了し、図２（ｅ）の構造を得る。
ン）領域であるコンタクト領域１２に、本例ではＣＶＤ
により、エピタキシャルＳｉ、もしくはポリＳｉを成長
させて、シリコン層２を形成する。図示例ではコンタク
ト領域１２にのみ、選択的にシリコン層２を成長させ
た。また、このＣＶＤ等によるシリコン層２の形成は、
拡散層（ソース／ドレイン領域８２等）が広がらない程
度の温度で行うことが好ましい。これによって、本発明
の工程ＩＩが終了し、図２（ｅ）の構造を得る。
【００２０】そして、金属層３を形成させ、本例ではチ
タン層を形成させて、図３（ｆ）の構造とする。
タン層を形成させて、図３（ｆ）の構造とする。
【００２１】さらにシリサイド化アニールを行って、チ
タンと反応すべきシリコンが存在しているところのみ、
自己整合的にシリサイド形成する。すなわち、コンタク
ト領域１２及び、ポリシリコン等から成るゲート７に対
応する部分においてシリサイド化が進行し、これらの部
分にチタンシリサイドである金属シリサイド層４が形成
される。その後、アンモニア水、過酸化水素水等で選択
エッチングを行って、拡散層部、つまりソース／ドレイ
ン領域８２上に、抵抗の低い金属シリサイド層４を形成
させ、図３（ｇ）の構造を得る。
タンと反応すべきシリコンが存在しているところのみ、
自己整合的にシリサイド形成する。すなわち、コンタク
ト領域１２及び、ポリシリコン等から成るゲート７に対
応する部分においてシリサイド化が進行し、これらの部
分にチタンシリサイドである金属シリサイド層４が形成
される。その後、アンモニア水、過酸化水素水等で選択
エッチングを行って、拡散層部、つまりソース／ドレイ
ン領域８２上に、抵抗の低い金属シリサイド層４を形成
させ、図３（ｇ）の構造を得る。
【００２２】上記が本発明の選択的に金属シリサイド層
４を形成する工程に該当するのであるが、本実施例で
は、上記かかるシリサイド形成工程（シリサイド化アニ
ール工程）において、ＣＶＤシリコンはチタンとの反応
にすべて消費され、さらに１００〜５００Å程度半導体
領域をなす基板シリコンともチタンを反応させるように
設計した。
４を形成する工程に該当するのであるが、本実施例で
は、上記かかるシリサイド形成工程（シリサイド化アニ
ール工程）において、ＣＶＤシリコンはチタンとの反応
にすべて消費され、さらに１００〜５００Å程度半導体
領域をなす基板シリコンともチタンを反応させるように
設計した。
【００２３】このように本実施例では本発明を適用し
て、コンタクト領域１２にシリコン層２を形成するよう
にしたわけであるが、仮に、例えばＸｊ（ドーズ深さ）
が１５００Åである拡散層上に、上記シリコン層２を形
成することなく、直接金属シリサイド層４を形成したと
すれば、堆積する金属層３であるチタン層を、５００Å
以下と膜厚限定する必要があり、さらにそのために、シ
ート抵抗も３〜５Ω／□となって、低抵抗化に限度があ
る。しかし本実施例では、露出した半導体領域１である
シリコンの領域に、シリコン層２（ここではＣＶＤシリ
コン）を１５００Å程度堆積して形成したので、形成可
能なチタン層の膜厚も例えば８００Å程度まで厚く形成
することが可能となった。その結果得られるシート抵抗
も、１Ω前後ないしはそれ以下と、低抵抗のものが得ら
れ。
て、コンタクト領域１２にシリコン層２を形成するよう
にしたわけであるが、仮に、例えばＸｊ（ドーズ深さ）
が１５００Åである拡散層上に、上記シリコン層２を形
成することなく、直接金属シリサイド層４を形成したと
すれば、堆積する金属層３であるチタン層を、５００Å
以下と膜厚限定する必要があり、さらにそのために、シ
ート抵抗も３〜５Ω／□となって、低抵抗化に限度があ
る。しかし本実施例では、露出した半導体領域１である
シリコンの領域に、シリコン層２（ここではＣＶＤシリ
コン）を１５００Å程度堆積して形成したので、形成可
能なチタン層の膜厚も例えば８００Å程度まで厚く形成
することが可能となった。その結果得られるシート抵抗
も、１Ω前後ないしはそれ以下と、低抵抗のものが得ら
れ。
【００２４】本実施例では、さらに、図３（ｇ）の状態
から、金属シリサイド層４上に電極を形成した。
から、金属シリサイド層４上に電極を形成した。
【００２５】本実施例においては、上記のごとく、金属
シリサイド形成時にＣＶＤ選択Ｓｉによりシリコン層２
を形成し、これにより半導体材料の金属との反応分を補
うことにより、素子のペネトレーション防止及び拡散層
の低抵抗化を可能としたものであって、ストイキメトリ
ー（化学量論）に応じた半導体（シリコン）消費分をあ
る程度上記選択Ｓｉ等により補うことによって、従来技
術の問題点であったドーパントのすいこみ、及び金属
（チタン等）のつき抜けを防止したものであり、同時に
低抵抗化を実現したものである。
シリサイド形成時にＣＶＤ選択Ｓｉによりシリコン層２
を形成し、これにより半導体材料の金属との反応分を補
うことにより、素子のペネトレーション防止及び拡散層
の低抵抗化を可能としたものであって、ストイキメトリ
ー（化学量論）に応じた半導体（シリコン）消費分をあ
る程度上記選択Ｓｉ等により補うことによって、従来技
術の問題点であったドーパントのすいこみ、及び金属
（チタン等）のつき抜けを防止したものであり、同時に
低抵抗化を実現したものである。
【００２６】即ち、金属がチタンであるので、例えば堆
積により形成されたチタンの全膜厚の２．２倍のシリコ
ンが消費されることがわかっているが、本実施例ではそ
のうちの１．５倍量程度のみＣＶＤＳｉで補い、残り
０．７倍分を半導体領域であるシリコン基板と反応させ
ることにより、下地との密着性も得られるようにしたも
のである。
積により形成されたチタンの全膜厚の２．２倍のシリコ
ンが消費されることがわかっているが、本実施例ではそ
のうちの１．５倍量程度のみＣＶＤＳｉで補い、残り
０．７倍分を半導体領域であるシリコン基板と反応させ
ることにより、下地との密着性も得られるようにしたも
のである。
【００２７】
【発明の効果】上述のごとく本発明に係る半導体装置の
製造方法によれば、金属シリサイド層を形成してもドー
パントの吸い込み、及び金属のつき抜けを防止でき、し
たがってジャンクションの破壊を防ぐことができ、かつ
低抵抗化をも達成できるという効果がある。
製造方法によれば、金属シリサイド層を形成してもドー
パントの吸い込み、及び金属のつき抜けを防止でき、し
たがってジャンクションの破壊を防ぐことができ、かつ
低抵抗化をも達成できるという効果がある。
【図１】 本発明の一実施例を工程順に断面図で示すも
のである（１）。
のである（１）。
【図２】 本発明の一実施例を工程順に断面図で示すも
のである（２）。
のである（２）。
【図３】 本発明の一実施例を工程順に断面図で示すも
のである（３）。
のである（３）。
１・・・半導体領域、１２・・・コンタクト領域、２・
・・シリコン層（ＣＶＤＳｉ）、３・・・金属層（チタ
ン層）、４・・・金属シリサイド層（ＴｉＳｉ2 層）。
・・シリコン層（ＣＶＤＳｉ）、３・・・金属層（チタ
ン層）、４・・・金属シリサイド層（ＴｉＳｉ2 層）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51 H01L 29/872
Claims (1)
- 【請求項１】シリコンからなる半導体領域上のコンタク
ト領域の上表面が半導体露出領域になっている該半導体
領域に対して、 少なくとも該コンタクト領域上にドープされていないシ
リコン層を形成する工程と、 該シリコン層上にチタン層を形成するとともに、該チタ
ン層の厚さは、該シリコン層の全厚みの半導体が該チタ
ン層を構成するチタンと反応し、さらに該チタン層の残
余のチタンが、このシリコン層が形成されているコンタ
クト領域における上記半導体領域の半導体の一部と反応
する量のチタンを与える厚さであるものとし、かつ、チ
タンがシリコンと反応するに際し、チタンの全膜厚の
２．２倍のシリコンが消費される該２．２倍量のうち、
１．５倍量分が上記シリコン層から与えられ、残り０．
７倍量分が上記半導体領域の半導体から与えらるものと
することにより、該シリコン層とこのシリコン層が形成
されているコンタクト領域における上記半導体領域の半
導体の一部と該チタンとを反応させ、上記シリコン層表
面のコンタクト領域に対応する部分のみに選択的にチタ
ンシリサイド層を形成する工程と、 該チタンシリサイド層上に電極を形成する工程とを具備
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218781A JP3031343B2 (ja) | 1998-08-03 | 1998-08-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218781A JP3031343B2 (ja) | 1998-08-03 | 1998-08-03 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158486A Division JP2901616B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111643A JPH11111643A (ja) | 1999-04-23 |
| JP3031343B2 true JP3031343B2 (ja) | 2000-04-10 |
Family
ID=16725286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218781A Expired - Lifetime JP3031343B2 (ja) | 1998-08-03 | 1998-08-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031343B2 (ja) |
-
1998
- 1998-08-03 JP JP10218781A patent/JP3031343B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111643A (ja) | 1999-04-23 |
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