JPH10135189A - ドライエッチング後処理方法とmos型半導体装置の製造方法 - Google Patents
ドライエッチング後処理方法とmos型半導体装置の製造方法Info
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- JPH10135189A JPH10135189A JP28771996A JP28771996A JPH10135189A JP H10135189 A JPH10135189 A JP H10135189A JP 28771996 A JP28771996 A JP 28771996A JP 28771996 A JP28771996 A JP 28771996A JP H10135189 A JPH10135189 A JP H10135189A
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Abstract
接合リークやコンタクト抵抗のばらつき等の問題、素子
分離絶縁膜にサイドウォール膜を利用したMOS型トラ
ンジスタにおけるゲート絶縁膜の劣化の問題を解消でき
るドライエッチング後処理方法を提供することを目的と
する。 【解決手段】 ドライエッチング時に表面に堆積したフ
ロロカーボン膜を、温度を100℃以下室温以上に制御
しながら、少なくとも酸素ガスを用いた酸素プラズマに
よって除去することを特徴とする。この低温処理による
と、半導体シリコン基板の表面をエッチングすることな
く不要なフロロカーボン膜だけを除去できる。
Description
板または多結晶シリコン膜の上に形成された段差部の側
面にサイドウォール膜を形成するために、ドライエッチ
ングを行った後に実施されるドライエッチング後処理方
法に関するものである。
代表的なものに、Lightly-Doped Drain (以下、LDD
と称す)構造のMOS型トランジスタが良く知られてい
る。従来のLDD形成工程の一例を図1を用いて説明す
る。
ン基板1の上にゲート酸化膜2を介してゲート電極3を
公知のフォトリソグラフィー技術とドライエッチング技
術を用いて形成し、ゲート電極3をマスクとしてソース
およびドレインの一部となる低濃度の拡散層4,5をイ
オン注入法により自己整合的に形成する。
板6の表面を覆うように酸化シリコン膜7を公知のCV
D技術により成長させる。この後、図1の(c)に示す
ように、炭素とフッ素を含む、例えば、CF4 とCHF
3 の混合ガスをエッチングガスとして使用し、ゲート電
極3の側面だけを残すように、酸化シリコン膜7の全面
に異方性ドライエッチングを行い、ゲート電極3の側面
にサイドウォール膜8を形成する。
を形成した後、図1の(e)に示すようにゲート電極3
およびサイドウォール膜8をマスクとし、イオン注入よ
って前記ソースおよびドレインの他の部分となる高濃度
の拡散層9,10を自己整合的に形成する。
タ形成工程において、酸化シリコン膜7のドライエッチ
ング時に、図1の(c)に示すように被加工基板6の表
面に炭素とフッ素を含む重合膜であるフロロカーボン膜
11が堆積する。
して図1の(e)を実施する前に、フロロカーボン膜1
1を図1の(d)に示すように除去する後処理工程が実
施されている。
プラズマで剥離することができ、半導体シリコン基板1
は酸素プラズマでは剥離されないと云う従来の考えか
ら、通常のフォトレジストのアッシングに使用する酸素
プラズマ処理装置が使用されている。
使用する酸素プラズマ処理装置は、被加工基板6の温度
を150℃〜250℃の高温に制御し、酸素プラズマ中
でフォトレジストを剥離除去するよう構成されている。
たが、サイドウォール膜を用いる半導体装置として、他
に、素子分離絶縁膜にサイドウォール膜を利用したMO
S型トランジスタがある。
膜の形成工程の従来例を図2に示す。図2の(a)に示
すように、半導体シリコン基板1の上にトランジスタ活
性領域12を分離する絶縁膜の一部である絶縁膜13を
公知のフォトリソグラフィー技術とドライエッチング技
術を用いて形成する。
板6の表面を覆うように酸化シリコン膜7を公知のCV
D技術により成長させる。この後、図2の(c)に示す
ように、炭素とフッ素を含む、例えばCF4 とCHF3
の混合ガスをエッチングガスとして使用し、絶縁膜13
の側面だけを残すように、酸化シリコン膜7の全面に異
方性ドライエッチングを行い、絶縁膜13の側面にサイ
ドウォール膜8を形成する。
ジスタ活性領域12の上に、ゲート酸化膜2を介してゲ
ート電極3を公知のフォトリソグラフィー技術とドライ
エッチング技術を用いて形成し、MOS型トランジスタ
を作製する。
ル膜を利用したMOSトランジスタ形成工程において、
酸化シリコン膜7のドライエッチング時に、図2の
(c)に示すように被加工基板6の表面に炭素とフッ素
を含む重合膜であるフロロカーボン膜11が堆積する。
して図2の(e)を実施する前に、フロロカーボン膜1
1を除去して図2の(d)に示すような状態にするため
の後処理工程が必要となる。そのためLDD構造のMO
Sトランジスタ形成工程におけるフロロカーボン膜11
のアッシングの場合と同じように、通常のフォトレジス
トのアッシングに使用する酸素プラズマ処理装置を使用
し、被加工基板6の温度を150℃〜250℃の高温に
制御し、酸素プラズマ中で処理されている。
ようなドライエッチング後処理方法でフロロカーボン膜
11を剥離除去した場合、LDD構造のMOSトランジ
スタでは接合リークやコンタクト抵抗のばらつきが確認
され、素子分離絶縁膜にサイドウォール膜を利用したM
OS型トランジスタではゲート絶縁膜の劣化が確認され
た。
ランジスタの製造工程のフロロカーボン膜11をアッシ
ングした後の図1の(d)の状態の半導体シリコン基板
1の表面を観察した。その結果、図3の(a)に示すよ
うにアッシングの影響はないと思われていた半導体シリ
コン基板1の表面にエッチングされた跡20を確認し
た。このエッチングされた跡20は高さ約20nmの凹
凸が形成されていた。イオン注入よって高濃度の拡散層
9,10を形成した状態を観察すると、実際には図3の
(b)に示すように拡散層9,10が形成されていた。
ドウォール膜を利用したMOS型トランジスタの製造工
程のフロロカーボン膜11をアッシングした後の図2の
(d)の状態の半導体シリコン基板1の表面を観察し
た。その結果、図4の(a)に示すようにエッチングさ
れはいないと思われていた半導体シリコン基板1の表面
にエッチングされた跡30を確認した。このエッチング
された跡30は高さ約20nmの凹凸が形成されてい
た。トランジスタ活性領域12の上に、ゲート酸化膜2
を介してゲート電極3を形成した状態を観察すると、実
際には図4の(b)に示すようにゲート電極3が形成さ
れていた。
の接合リークやコンタクト抵抗のばらつき、素子分離絶
縁膜にサイドウォール膜を利用したMOS型トランジス
タのゲート絶縁膜の劣化の原因が、フロロカーボン膜1
1をアッシングするためのドライエッチング後処理の際
に、半導体シリコン基板1の表面にエッチングが発生し
ていることが原因であると仮定し、ドライエッチング後
処理の際に半導体シリコン基板1の表面をエッチングし
ないドライエッチング後処理方法を提供することを目的
とする。
グ後処理方法は、ドライエッチング時に表面に堆積した
フロロカーボン膜を、温度を100℃以下室温以上に制
御しながら、少なくとも酸素ガスを用いた酸素プラズマ
によって除去することを特徴とする。
の表面をエッチングすることなく不要なフロロカーボン
膜だけを除去できる。
後処理方法は、半導体シリコン基板または多結晶シリコ
ン膜の上に形成された段差部の上面および側面に、連続
した同一組成の絶縁膜を形成し、炭素とフッ素を含むエ
ッチングガスを使用する異方性ドライエッチングにより
前記段差部の側面のみに絶縁膜を残すようにドライエッ
チングを行った後に、前記ドライエッチング時に表面に
堆積したフロロカーボン膜を、温度を100℃以下室温
以上に制御しながら、少なくとも酸素ガスを用いた酸素
プラズマによって除去することを特徴とする。
下記の2つの事実に基づいて、半導体シリコン基板の表
面のエッチングは、フロロカーボン膜から発生するフッ
素ラジカルが原因で発生していると仮定してなされてい
る。
は多結晶シリコン膜を150℃〜250℃に制御して酸
素プラズマ処理しても半導体シリコン表面のエッチング
は見られない。
は多結晶シリコン膜にフロロカーボン膜を付けて150
℃〜250℃に制御して酸素プラズマ処理すると半導体
シリコン表面のエッチングが確認された。
カーボン膜が完全に除去されるまで、被加工基板の温度
を100℃以下の低温に制御して酸素プラズマ処理を実
施すれば、フロロカーボン膜から発生するフッ素ラジカ
ルによる下地の半導体シリコン基板のエッチング速度を
非常に遅くすることができ、ドライエッチング後処理の
終了のタイミングを正確にコントロールせずに適当時間
以上のドライエッチング後処理期間を設けることによっ
て、フロロカーボン膜が完全に除され、しかも下地の半
導体シリコン基板の表面を平滑にできることを見い出し
た。
方法は、半導体シリコン基板または多結晶シリコン膜の
上にゲート絶縁膜を介してゲート電極を形成した後、前
記ゲート電極をマスクとして半導体シリコン基板に不純
物を導入することによりソースおよびドレインの一部分
を形成し、前記ゲート電極の上面および側面に連続した
同一組成の絶縁膜を形成した後、炭素とフッ素を含むエ
ッチングガスを使用する異方性ドライエッチングにより
前記段差部の側面のみに絶縁膜を残すようにドライエッ
チングを行った後に、前記ドライエッチング時に表面に
堆積したフロロカーボン膜を、温度を100℃以下室温
以上に制御しながら、少なくとも酸素ガスを用いた酸素
プラズマによって除去し、前記ゲート電極と前記ゲート
電極の側面に残した絶縁膜をマスクとして、半導体シリ
コン基板表面に不純物を導入して前記ソースおよびドレ
インの他の部分を形成することを特徴とする。
方法は、半導体シリコン基板または多結晶シリコン膜の
上に素子分離絶縁膜の一部となる第一の絶縁膜を形成し
た後、第一の絶縁膜の上面および側面に連続した同一組
成の第二の絶縁膜を形成した後、炭素とフッ素を含むエ
ッチングガスを使用する異方性ドライエッチングにより
第一の絶縁膜の側面に第二の絶縁膜を残すようにドライ
エッチングを行ない素子分離絶縁膜を形成し、前記ドラ
イエッチング時に表面に堆積したフロロカーボン膜を、
温度を100℃以下室温以上に制御しながら、少なくと
も酸素ガスを用いた酸素プラズマによって除去し、素子
分離絶縁膜に分離された半導体シリコン基板の活性領域
上にゲート絶縁膜を介してゲート電極を形成することを
特徴とする。
に基づいて説明する。 (実施の形態1)本発明のドライエッチング後処理方法
を採用したLDD構造のMOS型トランジスタの形成工
程は次のように構成されている。
ジスタの形成工程は図1の(a)(b)(c)を経て図
3の(a)(b)で構成されていたが、この(実施の形
態1)では本発明のドライエッチング後処理方法を採用
することによって、ドライエッチング後処理とそれ以降
の工程を図3の(a)(b)とせずに図1の(d)
(e)にできることが確認できた。
P型の半導体シリコン基板1の上に20nmのゲート酸
化膜2を介して、膜厚約300nmの多結晶シリコン膜
からなるゲート電極3を公知のフォトリソグラフィー技
術とドライエッチング技術を用いて形成する。次に、ソ
ースおよびドレインの一部となる不純物濃度の低いN型
拡散層4,5をゲート電極3をマスクとしてイオン注入
(この実施の形態では、P+ 、40keV、5×13個
cm-2を用いた)により自己整合的に形成する。
基板6の表面を覆うように酸化シリコン膜7をCVDに
より約250nm成長させる。この後、図1の(c)に
示すように、CF4 とCHF3 の混合ガスをエッチング
ガスとする異方性ドライエッチングによりゲート電極3
の側面だけを残すように酸化シリコン膜7を除去し、サ
イドウォール膜8を形成する。
a、RFパワー1kWの条件下で行った。このとき、図
1の(c)に示すように被加工基板6の表面にフロロカ
ーボン膜11が堆積する。
ロロカーボン膜11を酸素プラズマ処理により除去す
る。酸素プラズマ処理には枚葉式装置を使用した。被加
工基板6を設置するステージの温度を100℃以下に制
御する。本発明の効果は、100℃以下で顕著になり、
この実施の形態では80℃とした。
ガスを導入し、プラズマを発生(具体的には、ガス圧力
133pa、RFパワー500W)させ、被加工基板6
の表面に堆積したフロロカーボン膜11の除去を実施し
た。
0〜20nmであった。15秒のドライエッチング後処
理を実施すると、被加工基板6の表面に堆積したフロロ
カーボン膜11だけを図1の(d)に示すように完全に
除去することができた。
実施したが、フロロカーボン膜11が完全に除去された
後の半導体シリコン基板1の表面のエッチングは認めら
れず、図1の(d)に示すように半導体シリコン基板1
の表面は平滑であった。
基板6の温度を100℃以下の低温に制御するため、フ
ロロカーボン膜11から発生するフッ素ラジカルのシリ
コンのエッチング速度が非常に遅くなり、図1の(d)
に示すように下地の半導体シリコン基板1がほとんどエ
ッチングされなかったと推察できる。
ソースおよびドレインの他の部分となる高不純物濃度の
N型拡散層9,10を、前記ゲート電極3とサイドウォ
ール膜8をマスクとして、イオン注入(具体的には、A
s+ 、20keV、5×15個cm-2を用いた)により
自己整合的に形成し、LDD構造のMOS型トランジス
タを作製した。
定すると、接合リークやコンタクト抵抗のばらつき等の
ない良好な特性が得られた。この(実施の形態1)では
80℃で15秒のドライエッチング後処理を実施した
が、被加工基板6の温度を室温(24℃)にしてドライ
エッチング後処理を実施したが、フロロカーボン膜11
を完全に除去するのに80℃の場合よりも僅かに処理時
間が長くなるものの同様な結果が得られ、被加工基板6
の温度制御を簡単にするために、ドライエッチング後処
理の被加工基板6の温度は100℃以下室温以上が好ま
しい。
DD形成工程の一例を示したが、この(実施の形態2)
はサイドウォール膜を利用した素子分離絶縁膜の形成工
程の一例を示す。
素子分離絶縁膜の形成工程は図2の(a)(b)(c)
を経て図4の(a)(b)で構成されていたが、この
(実施の形態2)では本発明のドライエッチング後処理
方法を採用することによって、ドライエッチング後処理
とそれ以降の工程を図4の(a)(b)の状態とせずに
図2の(d)(e)の状態にできることが確認できた。
P型の半導体シリコン基板1の上にトランジスタ活性領
域12を分離する絶縁膜の一部となる絶縁膜13を公知
のフォトリソグラフィー技術とドライエッチング技術を
用いて形成する。
板6の上に200nmの酸化シリコン膜7をCVD法に
より堆積させる。この後、図2の(c)に示すようにC
F4 とCHF3 の混合ガスをエッチングガスとする異方
性ドライエッチングにより絶縁膜13の側面だけを残す
ように酸化シリコン膜7を除去し、サイドウォール膜8
を形成する。
a、RFパワー1kWの条件下で行った。このとき、図
2の(c)に示すように被加工基板6の表面にフロロカ
ーボン膜11が堆積する。
ロロカーボン膜11を酸素プラズマ処理により除去す
る。酸素プラズマ処理には枚葉式装置を使用した。被加
工基板6を設置するステージの温度を100℃以下に制
御する。本発明の効果は、100℃以下で顕著になり、
この実施の形態では、80℃とした。
ガスを導入し、プラズマを発生(具体的には、ガス圧力
133pa、RFパワー500W)させ、被加工基板6
の表面に堆積したフロロカーボン膜11の除去を実施し
た。
0〜20nmであった。15秒のドライエッチング後処
理を実施すると、被加工基板6の表面に堆積したフロロ
カーボン膜11だけをを図2の(d)に示すように完全
に除去することができた。
実施したが、フロロカーボン膜11が完全に除去された
後の半導体シリコン基板1の表面のエッチングは認めら
れず、図2の(d)に示すように半導体シリコン基板1
の表面は平滑であった。
基板6の温度を100℃以下の低温に制御するため、フ
ロロカーボン膜11から発生するフッ素ラジカルのシリ
コンのエッチング速度が非常に遅くなり、図2の(d)
に示すように下地の半導体シリコン基板1がほとんどエ
ッチングされなかったと推察できる。
に、20nmのゲート酸化膜2を介して、膜厚約300
nmの多結晶シリコン膜からなるゲート電極3を公知の
フォトリソグラフィー技術とドライエッチング技術を用
いて形成し、MOS型トランジスタを作製した。
定すると、ゲート絶縁膜の劣化のない良好な特性が得ら
れた。この(実施の形態2)では80℃で15秒のドラ
イエッチング後処理を実施したが、被加工基板6の温度
を室温(24℃)にしてドライエッチング後処理を実施
したが、フロロカーボン膜11を完全に除去するのに8
0℃の場合よりも僅かに処理時間が長くなるものの同様
な結果が得られ、被加工基板6の温度制御を簡単にする
ために、ドライエッチング後処理の被加工基板6の温度
は100℃以下室温以上が好ましい。
理ガスに酸素ガスのみを用いた例を示したが、処理ガス
には、酸素ガスに窒素ガス、CF4 ガス、CHF3 ガス
等を添加した混合ガスを用いても同様の効果が得られる
ことは云うまでもない。
エッチングガスとして、CF4 とCHF3 の混合ガスを
用いた例を示したが、炭素とフッ素を含むガスであれ
ば、どのようなガスを用いても、同様の効果が得られる
ことは言うまでもない。
基板を用いた例を示したが、多結晶シリコン膜を用いた
場合でも同様な効果があることは言うまでもない。
後処理方法によると、半導体シリコン基板または多結晶
シリコン膜の上に形成された段差部の上面および側面
に、連続した同一組成の絶縁膜を形成し、炭素とフッ素
を含むエッチングガスを使用する異方性ドライエッチン
グにより前記段差部の側面のみに絶縁膜を残すようにド
ライエッチングを行った後に、前記ドライエッチング時
に表面に堆積したフロロカーボン膜を、温度を100℃
以下室温以上に制御しながら、少なくとも酸素ガスを用
いた酸素プラズマによって除去するので、フロロカーボ
ン膜から発生するフッ素ラジカルによる下地のエッチン
グ速度を非常に遅くすることができ、ドライエッチング
後処理の終了のタイミングを正確にコントロールせずに
適当時間以上のドライエッチング後処理期間を設けるだ
けで、フロロカーボン膜が完全に除され、しかも下地の
表面を平滑にでき、例えばLDD構造のMOS型トラン
ジスタにおける接合リークやコンタクト抵抗のばらつき
等の問題や、また、例えば素子分離絶縁膜にサイドウォ
ール膜を利用したMOS型トランジスタにおけるゲート
絶縁膜の劣化の問題がなくなり、サイドウォール膜を用
いた半導体装置の信頼性の大幅な改善が実現できる。
製造工程を示す断面図
MOS型トランジスタの理想的な製造工程を示す断面図
ライエッチング後処理工程後の実際の断面図
MOS型トランジスタにおけるドライエッチング後処理
工程後の実際の断面図
散層 6 被加工基板 7 酸化シリコン膜 8 サイドウォール膜 9,10 ソースおよびドレインの一部となる高濃度
拡散層 11 フロロカーボン膜 12 トランジスタ活性領域 13 絶縁膜 20,30 半導体シリコン基板1の表面のエッチン
グされた跡
Claims (3)
- 【請求項1】 半導体シリコン基板または多結晶シリコ
ン膜の上に形成された段差部の上面および側面に、連続
した同一組成の絶縁膜を形成し、炭素とフッ素を含むエ
ッチングガスを使用する異方性ドライエッチングにより
前記段差部の側面のみに絶縁膜を残すようにドライエッ
チングを行った後に、前記ドライエッチング時に表面に
堆積したフロロカーボン膜を、温度を100℃以下室温
以上に制御しながら、少なくとも酸素ガスを用いた酸素
プラズマによって除去するドライエッチング後処理方
法。 - 【請求項2】 半導体シリコン基板または多結晶シリコ
ン膜の上にゲート絶縁膜を介してゲート電極を形成した
後、前記ゲート電極をマスクとして半導体シリコン基板
に不純物を導入することによりソースおよびドレインの
一部分を形成し、前記ゲート電極の上面および側面に連
続した同一組成の絶縁膜を形成した後、炭素とフッ素を
含むエッチングガスを使用する異方性ドライエッチング
により前記段差部の側面のみに絶縁膜を残すようにドラ
イエッチングを行った後に、前記ドライエッチング時に
表面に堆積したフロロカーボン膜を、温度を100℃以
下室温以上に制御しながら、少なくとも酸素ガスを用い
た酸素プラズマによって除去し、前記ゲート電極と前記
ゲート電極の側面に残した絶縁膜をマスクとして、半導
体シリコン基板表面に不純物を導入して前記ソースおよ
びドレインの他の部分を形成するMOS型半導体装置の
製造方法。 - 【請求項3】 半導体シリコン基板または多結晶シリコ
ン膜の上に素子分離絶縁膜の一部となる第一の絶縁膜を
形成した後、第一の絶縁膜の上面および側面に連続した
同一組成の第二の絶縁膜を形成した後、炭素とフッ素を
含むエッチングガスを使用する異方性ドライエッチング
により第一の絶縁膜の側面に第二の絶縁膜を残すように
ドライエッチングを行ない素子分離絶縁膜を形成し、前
記ドライエッチング時に表面に堆積したフロロカーボン
膜を、温度を100℃以下室温以上に制御しながら、少
なくとも酸素ガスを用いた酸素プラズマによって除去
し、素子分離絶縁膜に分離された半導体シリコン基板の
活性領域上にゲート絶縁膜を介してゲート電極を形成す
るMOS型半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28771996A JP3217280B2 (ja) | 1996-10-30 | 1996-10-30 | ドライエッチング後処理方法とmos型半導体装置の製造方法 |
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TW086111107A TW376551B (en) | 1996-08-07 | 1997-08-04 | Aftertreatment method of dry etching and process of manufacturing semiconductor device |
KR1019970037622A KR100353590B1 (ko) | 1996-08-07 | 1997-08-06 | 드라이에칭후처리방법과반도체장치의제조방법 |
EP97113592A EP0823725B1 (en) | 1996-08-07 | 1997-08-06 | Dry etching post-treatment method and method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28771996A JP3217280B2 (ja) | 1996-10-30 | 1996-10-30 | ドライエッチング後処理方法とmos型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10135189A true JPH10135189A (ja) | 1998-05-22 |
JP3217280B2 JP3217280B2 (ja) | 2001-10-09 |
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JP28771996A Expired - Fee Related JP3217280B2 (ja) | 1996-08-07 | 1996-10-30 | ドライエッチング後処理方法とmos型半導体装置の製造方法 |
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Country | Link |
---|---|
JP (1) | JP3217280B2 (ja) |
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---|---|---|---|---|
WO2011040047A1 (en) * | 2009-10-04 | 2011-04-07 | Tokyo Electron Limited | Semiconductor device, method for fabricating the same and apparatus for fabricating the same |
-
1996
- 1996-10-30 JP JP28771996A patent/JP3217280B2/ja not_active Expired - Fee Related
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CN102549756A (zh) * | 2009-10-04 | 2012-07-04 | 东京毅力科创株式会社 | 半导体器件、其制造方法及其制造装置 |
JP2013506986A (ja) * | 2009-10-04 | 2013-02-28 | 東京エレクトロン株式会社 | 半導体デバイス、半導体デバイスの製造方法および半導体デバイスの製造装置 |
US8497196B2 (en) | 2009-10-04 | 2013-07-30 | Tokyo Electron Limited | Semiconductor device, method for fabricating the same and apparatus for fabricating the same |
TWI423336B (zh) * | 2009-10-04 | 2014-01-11 | Tokyo Electron Ltd | 半導體元件及其製造方法,以及製造半導體元件之裝置 |
Also Published As
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---|---|
JP3217280B2 (ja) | 2001-10-09 |
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