JPS59175135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59175135A JPS59175135A JP4973183A JP4973183A JPS59175135A JP S59175135 A JPS59175135 A JP S59175135A JP 4973183 A JP4973183 A JP 4973183A JP 4973183 A JP4973183 A JP 4973183A JP S59175135 A JPS59175135 A JP S59175135A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- insulating film
- oxide film
- element isolation
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に関し、特に電界効
果形トランジスタ等の半導体素子の素子間分離領域の形
成方法に係るもので、半導体素子の微細化、高密度化に
適した半導体装置の製造方法を提供するものである。
果形トランジスタ等の半導体素子の素子間分離領域の形
成方法に係るもので、半導体素子の微細化、高密度化に
適した半導体装置の製造方法を提供するものである。
従来、電界効果形トランジスタ等の半導体素子の素子間
分離領域の形成方法としては、第１図（Ａ）〜（Ｄ）
Ｋ示すものがあった。これらの図において、１はシリコ
ン等の半導体基板、２は酸化シリコン膜、３は窒化シリ
コン膜、４はレジスト、７は素子間分離領域、８は活性
化領域、９は分離酸化膜、１０は選択酸化後にできるバ
ーズビークと呼ばれる形状の酸化膜の足状の領域である
。
分離領域の形成方法としては、第１図（Ａ）〜（Ｄ）
Ｋ示すものがあった。これらの図において、１はシリコ
ン等の半導体基板、２は酸化シリコン膜、３は窒化シリ
コン膜、４はレジスト、７は素子間分離領域、８は活性
化領域、９は分離酸化膜、１０は選択酸化後にできるバ
ーズビークと呼ばれる形状の酸化膜の足状の領域である
。
次に第１図（Ａ）〜（Ｄ）の半導体素子の素子間分離に
ついて説明する。従来使用されている半導体素子の素子
間分離は、活性化領域８の窒化シリコン膜３を使った選
択酸化法により行われ、前述の第１図（Ａ）〜（Ｄ）Ｋ
示すような工程が行われる。
ついて説明する。従来使用されている半導体素子の素子
間分離は、活性化領域８の窒化シリコン膜３を使った選
択酸化法により行われ、前述の第１図（Ａ）〜（Ｄ）Ｋ
示すような工程が行われる。
すなわち半導体基板１上の窒化シリコン膜３の下に半導
体基板１と窒化シリコン膜３との熱膨張係数の差から生
じるス）Ｌ／スを緩和するために、一般的には酸化シリ
コン膜２が設けられる（第１図（Ａ））。素子間分離は
厚い分離酸化膜９で形成されているが（第１図（Ｄ））
、この分離酸化膜９を形成する際、例えば高温の酸素雰
囲気で長時間材われる。すなわち窒化シリコン膜３を形
成後、Ｖジス）４に素子間分離パターンを形成し、これ
を現像処理して素子間分離領域７を形成しく第１図（Ｂ
））、次いで／シスト４をマスクとして窒化シリコン膜
３をエツチングする（第１図（Ｃ））。窒化シリコン膜
３か形成されている活性化領域８は酸素の拡散が少なく
、はとんど半導体基板１と反応はせず、窒化シリコン膜
３のない素子間分離領域（フィールド領域）７は酸素と
反応して分離酸化膜９が形成される（第１図（Ｄ））。
体基板１と窒化シリコン膜３との熱膨張係数の差から生
じるス）Ｌ／スを緩和するために、一般的には酸化シリ
コン膜２が設けられる（第１図（Ａ））。素子間分離は
厚い分離酸化膜９で形成されているが（第１図（Ｄ））
、この分離酸化膜９を形成する際、例えば高温の酸素雰
囲気で長時間材われる。すなわち窒化シリコン膜３を形
成後、Ｖジス）４に素子間分離パターンを形成し、これ
を現像処理して素子間分離領域７を形成しく第１図（Ｂ
））、次いで／シスト４をマスクとして窒化シリコン膜
３をエツチングする（第１図（Ｃ））。窒化シリコン膜
３か形成されている活性化領域８は酸素の拡散が少なく
、はとんど半導体基板１と反応はせず、窒化シリコン膜
３のない素子間分離領域（フィールド領域）７は酸素と
反応して分離酸化膜９が形成される（第１図（Ｄ））。
この反応で素子間分離領域７に形成された分離酸化膜９
（酸化シリコン膜）は、その膜厚の約１／２程度盛り上
がる。同時に前記窒化シリコン膜３の端部は分離酸化膜
９が（い込んで、いわゆるバーズビークと呼ばれる酸化
膜の足状の領域１０が形成される。
（酸化シリコン膜）は、その膜厚の約１／２程度盛り上
がる。同時に前記窒化シリコン膜３の端部は分離酸化膜
９が（い込んで、いわゆるバーズビークと呼ばれる酸化
膜の足状の領域１０が形成される。
上記したような分離酸化膜９のくい込み（バーズビーク
）により、例えば１μｍの膜厚の分離酸化膜９を形成し
た場合、約０．５μｍのくい込みが活性化領域８０両側
から生じる。このため超ＬＳＩ１例えば２５６にビット
やＩＭビットＲＡＭ等の半導体素子の微細化、高密度化
が困難となる。
）により、例えば１μｍの膜厚の分離酸化膜９を形成し
た場合、約０．５μｍのくい込みが活性化領域８０両側
から生じる。このため超ＬＳＩ１例えば２５６にビット
やＩＭビットＲＡＭ等の半導体素子の微細化、高密度化
が困難となる。
この発明は、上記欠点を除去するためになされたもので
、素子間分離領域を分離酸化膜等の絶縁膜のサイドエツ
チング量を制御することＫより、分離酸化膜のくい込み
の少ない、かつ従来に比べて平坦な分離用の絶縁膜が形
成できる半導体装置の製造方法を提供するものである。
、素子間分離領域を分離酸化膜等の絶縁膜のサイドエツ
チング量を制御することＫより、分離酸化膜のくい込み
の少ない、かつ従来に比べて平坦な分離用の絶縁膜が形
成できる半導体装置の製造方法を提供するものである。
以下この発明の一実施例を第２図（Ａ）〜（Ｇ）Ｋつい
て説明する。
て説明する。
まず、第２図（Ａ）のように半導体基板１上にレジスト
４を形成した後、素子間分離パターンを光または電子ビ
ームにより形成し、現像処理して素子間分離領域７を形
成し、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃ
ｈｉｎｇ ） 等により素子間分離領域７の半導体基板
１をエツチングする。このエツチングはフッ素系ガスを
使用する場合が多（、例えば０．５μｍエツチングする
ためには、ＣＦ、＋Ｏ，ガスを１３Ｐａ。
４を形成した後、素子間分離パターンを光または電子ビ
ームにより形成し、現像処理して素子間分離領域７を形
成し、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃ
ｈｉｎｇ ） 等により素子間分離領域７の半導体基板
１をエツチングする。このエツチングはフッ素系ガスを
使用する場合が多（、例えば０．５μｍエツチングする
ためには、ＣＦ、＋Ｏ，ガスを１３Ｐａ。
０、５ Ｗ／ｍ”の条件で約５分行う必要がある。
次いで第２図（Ｂ）のようＫｖレジスト４除去した後、
第２図（Ｃ）のようＫＣＶＤ法またはスパッタまたは電
子ビーム（ＥＢ）等によりシリコン酸化膜等の絶縁膜５
を低温でデポジットする。
第２図（Ｃ）のようＫＣＶＤ法またはスパッタまたは電
子ビーム（ＥＢ）等によりシリコン酸化膜等の絶縁膜５
を低温でデポジットする。
次に第２図（Ｄ）のようＫ、絶縁膜５の全面に光または
ＥＢ用のレジスト６を塗布した後、素子間分離領域７上
のみにレジスト６′が残るように他のレジスト６を酸素
プラズマまたはＲＩＥ等で第２図（Ｅ）のように除去す
る。
ＥＢ用のレジスト６を塗布した後、素子間分離領域７上
のみにレジスト６′が残るように他のレジスト６を酸素
プラズマまたはＲＩＥ等で第２図（Ｅ）のように除去す
る。
次いで第２図（Ｆ）のように、／シスト６′をマスクと
して酸化シリコン膜等の絶縁膜５をプラズマまたはウェ
ットケミカル法により除去し、さらに第２図（Ｇ）のよ
うに前記レジスト６′を除去することにより素子間分離
が行われ分離酸化膜５′が形成される。なお、プラズマ
エツチングを使用する場合は（ＣＦ、＋Ｈ，）混合ガス
を、ウェットエツチング法を使用する場合はＨＦ等で行
う。
して酸化シリコン膜等の絶縁膜５をプラズマまたはウェ
ットケミカル法により除去し、さらに第２図（Ｇ）のよ
うに前記レジスト６′を除去することにより素子間分離
が行われ分離酸化膜５′が形成される。なお、プラズマ
エツチングを使用する場合は（ＣＦ、＋Ｈ，）混合ガス
を、ウェットエツチング法を使用する場合はＨＦ等で行
う。
このようにこの発明は、素子間分離領域７を高温で長時
間酸化する工程がないため、従来のような分離酸化膜９
のくい込み、すなわちバーズビークのないものが得られ
る。従来の分離酸化膜９の形成は１０００℃前後の高温
処理を行うのに比べて、この発明の方法ではシリコン酸
化膜等の絶縁膜５をＣＶＤ法では５００℃〜８００℃、
蒸着法では１００℃前後で行うため、従来法による問題
は生じない。
間酸化する工程がないため、従来のような分離酸化膜９
のくい込み、すなわちバーズビークのないものが得られ
る。従来の分離酸化膜９の形成は１０００℃前後の高温
処理を行うのに比べて、この発明の方法ではシリコン酸
化膜等の絶縁膜５をＣＶＤ法では５００℃〜８００℃、
蒸着法では１００℃前後で行うため、従来法による問題
は生じない。
シリコン酸化膜等の絶縁膜５の厚さは、エツチングで形
成した素子間分離領域７の深さと同程度であれば良い。
成した素子間分離領域７の深さと同程度であれば良い。
ＣＶＤ法または蒸着法によるシリコン酸化膜等の絶縁膜
５は低温で形成されているため密度が小さく、厚膜のエ
ツチングも前記したようにプラズマ法でもウェットケミ
カル法でも容易に行うことができる。
５は低温で形成されているため密度が小さく、厚膜のエ
ツチングも前記したようにプラズマ法でもウェットケミ
カル法でも容易に行うことができる。
なお、分離酸化膜５′の密度を上げ従来法の分離酸化膜
９に近付げるために分離酸化膜５′の形成後、窒素また
は酸素雰囲気中で熱処理しても良い。この場合は、分離
酸化膜５′の厚さを素子間分離領域７の深さよりも厚く
しておき密度を上げたとき素子間分離領域Ｔの深さに等
しくなるようＫする必要がある＠ また、酸素ガスを使ったＲＩＥＫよりレジスト６を除去
すると（第２図（Ｆ））、素子間分離領域７上以外のレ
ジスト６が除去されても、素子間分離領域Ｔのレジスト
６′は厚いため残存する。この／シスト６′をマスクに
シリコン酸化膜等の絶縁膜５のエツチングが可能となる
。また、この方法はセルファライフになっており、写真
製版もいらず高精度の素子間分離が可能である。
９に近付げるために分離酸化膜５′の形成後、窒素また
は酸素雰囲気中で熱処理しても良い。この場合は、分離
酸化膜５′の厚さを素子間分離領域７の深さよりも厚く
しておき密度を上げたとき素子間分離領域Ｔの深さに等
しくなるようＫする必要がある＠ また、酸素ガスを使ったＲＩＥＫよりレジスト６を除去
すると（第２図（Ｆ））、素子間分離領域７上以外のレ
ジスト６が除去されても、素子間分離領域Ｔのレジスト
６′は厚いため残存する。この／シスト６′をマスクに
シリコン酸化膜等の絶縁膜５のエツチングが可能となる
。また、この方法はセルファライフになっており、写真
製版もいらず高精度の素子間分離が可能である。
以上説明したように、この発明によれば、高温を使用し
ないで低温酸化膜が形成でき、セル７７ラインによるエ
ツチングとなるので、高精度の素子間分離領域を形成す
ることができ、従来法によるバーズビークをなくすこと
が可能となり、超ＬＳＩ等半導体装置の高密度化が可能
となる効果が得られる。
ないで低温酸化膜が形成でき、セル７７ラインによるエ
ツチングとなるので、高精度の素子間分離領域を形成す
ることができ、従来法によるバーズビークをなくすこと
が可能となり、超ＬＳＩ等半導体装置の高密度化が可能
となる効果が得られる。
第１図（Ａ）〜（Ｄ）は従来の半導体装置の製造方法を
示す断面図、第２図（Ａ）〜（Ｇ）はこの発明の一実施
例の半導体装置の製造方法を示す断面図である。 図中、１は半導体基板、２は酸化シリコン膜、３は窒化
シリコン膜、４はレジスト、５は絶縁膜、６．６′はレ
ジスト、Ｔは素子間分離領域である。 なお、図中の同一符号は同一または相当部分を示すＯ 代理人 葛 野 信 −（外１名）
示す断面図、第２図（Ａ）〜（Ｇ）はこの発明の一実施
例の半導体装置の製造方法を示す断面図である。 図中、１は半導体基板、２は酸化シリコン膜、３は窒化
シリコン膜、４はレジスト、５は絶縁膜、６．６′はレ
ジスト、Ｔは素子間分離領域である。 なお、図中の同一符号は同一または相当部分を示すＯ 代理人 葛 野 信 −（外１名）
Claims (1)
- 【特許請求の範囲】 ＋１） 半導体基板上ＫＬ／シストを用いて半導体素
子の素子間分離パターンを形成する工程、前記素子間分
離パターンのレジストをマスクとして素子間分離領域の
半導体基板をエツチングする工程。 前記レジストを除去した後、全面に低温で絶縁膜を形成
する工程、前記絶縁膜上にレジストを塗布した後、前記
素子間分離領域のレジストを残し、かつ前記素子間分離
領域以外のレジストが除去されるまでドライエツチング
法によりエツチングする工程、前記素子間分離領域に残
ったレジストをマスクとして前記絶縁膜をドライエツチ
ングにより除去した後、前記レジストを除去する工程を
含むことを特徴とする半導体装置の製造方法。 （２） 絶縁膜に塗布したレジストのエツチングは、
酸素のプラズマエツチングであることす特徴とする特許
請求の範囲第（１１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4973183A JPS59175135A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4973183A JPS59175135A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175135A true JPS59175135A (ja) | 1984-10-03 |
Family
ID=12839329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4973183A Pending JPS59175135A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675984A (en) * | 1985-09-19 | 1987-06-30 | Rca Corporation | Method of exposing only the top surface of a mesa |
-
1983
- 1983-03-23 JP JP4973183A patent/JPS59175135A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675984A (en) * | 1985-09-19 | 1987-06-30 | Rca Corporation | Method of exposing only the top surface of a mesa |
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