JPS59175136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59175136A JPS59175136A JP4973283A JP4973283A JPS59175136A JP S59175136 A JPS59175136 A JP S59175136A JP 4973283 A JP4973283 A JP 4973283A JP 4973283 A JP4973283 A JP 4973283A JP S59175136 A JPS59175136 A JP S59175136A
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- JP
- Japan
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- film
- silicon
- resist
- oxide film
- forming
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に関し、特に電界効
果形トランジスタ等の半導体素子の素子間分離領域の形
成方法に係なもので、半導体素子の微細化、高密度化に
適した半導体装置の製造方法ン提供丁＾ものである。
果形トランジスタ等の半導体素子の素子間分離領域の形
成方法に係なもので、半導体素子の微細化、高密度化に
適した半導体装置の製造方法ン提供丁＾ものである。
従来、区界効果形トランジスタ等の半導体素子の素子間
分離領域の形成方法としては、第１図囚〜（Ｄ）に示す
ものがあった３、これらの図において。
分離領域の形成方法としては、第１図囚〜（Ｄ）に示す
ものがあった３、これらの図において。
１はンリコ／等の半導体基板、２は酸化ンリコン膜、３
は窒化シリコン膜、４はレジスト、Ｉは素子間分離領域
、８は活性化領域、９は分離酸化膜１０は選択酸化後に
できるバースビークと呼ばれる形状の酸化膜の足状の領
域である。
は窒化シリコン膜、４はレジスト、Ｉは素子間分離領域
、８は活性化領域、９は分離酸化膜１０は選択酸化後に
できるバースビークと呼ばれる形状の酸化膜の足状の領
域である。
次に第１図（Ａ）〜（Ｄ）の半導体素子の素子間分離に
ついて説明する。従来使用されている半導体素子の素子
間分離は、活性化領域８の窒化シリコン膜３を使った選
択酸化法により行われ、前述の第１図（Ａ）〜（Ｄ）に
示すような工程が行われる。
ついて説明する。従来使用されている半導体素子の素子
間分離は、活性化領域８の窒化シリコン膜３を使った選
択酸化法により行われ、前述の第１図（Ａ）〜（Ｄ）に
示すような工程が行われる。
すなわち半導体基板１上の窒化シリコン膜３の下に半導
体基板１と窒化シリコン膜３との熱膨張係数の差から生
じろストレスを緩和するために、一般的には酸化シリコ
ン膜２が設けられる（第１図（Ａ））、素子間分離は厚
い分ｍｉｓ化膜９で形成されているが（第１図（Ｄ））
、この分離酸化膜９を形成する際、例えば高温の酸素雰
囲気で長時間材われる０丁なわち窒化シリコン膜３を形
成後、レジスト４に素子間分離パターンを形成し、これ
を現像処理して素子間分離領域ｙｖ影形成く第１図（Ｂ
））、次いでレジスト４ケマスクとして窒化シリコン膜
３をエツチングする（第１図（Ｃ））。窒化シリコン膜
３が形成されている活性化領域８は酸素の拡散が少な（
、はとんど半導体基板１と反応はせず、窒化シリコン膜
３のない素子間分離領域（フィールド領域）７は酸素と
反応して分離酸化膜９が形成される（第１図（Ｄ））。
体基板１と窒化シリコン膜３との熱膨張係数の差から生
じろストレスを緩和するために、一般的には酸化シリコ
ン膜２が設けられる（第１図（Ａ））、素子間分離は厚
い分ｍｉｓ化膜９で形成されているが（第１図（Ｄ））
、この分離酸化膜９を形成する際、例えば高温の酸素雰
囲気で長時間材われる０丁なわち窒化シリコン膜３を形
成後、レジスト４に素子間分離パターンを形成し、これ
を現像処理して素子間分離領域ｙｖ影形成く第１図（Ｂ
））、次いでレジスト４ケマスクとして窒化シリコン膜
３をエツチングする（第１図（Ｃ））。窒化シリコン膜
３が形成されている活性化領域８は酸素の拡散が少な（
、はとんど半導体基板１と反応はせず、窒化シリコン膜
３のない素子間分離領域（フィールド領域）７は酸素と
反応して分離酸化膜９が形成される（第１図（Ｄ））。
この反応で素子間分離領域７に形成された分離酸化膜９
（酸化シリコン膜）は、その膜厚の約１／２程度盛り上
がる。同時に前記窒化シリコン膜３の端部は分離酸化膜
９がくい込んで、いわゆるバーズビークと呼ばれΦ酸化
膜の足状の領域１０が形成される。
（酸化シリコン膜）は、その膜厚の約１／２程度盛り上
がる。同時に前記窒化シリコン膜３の端部は分離酸化膜
９がくい込んで、いわゆるバーズビークと呼ばれΦ酸化
膜の足状の領域１０が形成される。
上記したような分離酸化膜９のくい込み（バーズビーり
）にエリ、例えば１μｍの膜厚の分離酸化膜９ン形成し
た場合、約０．５μｍの（い込みが１ｔ５性化領域８０
肉側から生じる。このため超ＬＳ１１例えば２５６にビ
ットやＩＭビットＲＡＭ等の半導体系子の微細化、高密
度化が困難となる。
）にエリ、例えば１μｍの膜厚の分離酸化膜９ン形成し
た場合、約０．５μｍの（い込みが１ｔ５性化領域８０
肉側から生じる。このため超ＬＳ１１例えば２５６にビ
ットやＩＭビットＲＡＭ等の半導体系子の微細化、高密
度化が困難となる。
この発明は、上記欠点を除去するためになされｋもので
、素子間分離領域にあらかじめシリコンとの界面Ｙ安定
化させるために薄い熱ｅ 化膜ｗ形成した後、素子間分
離領域に低温酸化膜であるシリコン酸化膜等の絶縁膜を
選択的にエツチングで残すことで、シリコン酸化膜のく
い込みの少ない、かつ従来に比べて平坦なシリコン酸化
膜が形成できる半導体装置の製造方法を提供することを
目的としている。以下この発明の一実施例ヶ第２図（４
）〜（）ｌ）について説明する。
、素子間分離領域にあらかじめシリコンとの界面Ｙ安定
化させるために薄い熱ｅ 化膜ｗ形成した後、素子間分
離領域に低温酸化膜であるシリコン酸化膜等の絶縁膜を
選択的にエツチングで残すことで、シリコン酸化膜のく
い込みの少ない、かつ従来に比べて平坦なシリコン酸化
膜が形成できる半導体装置の製造方法を提供することを
目的としている。以下この発明の一実施例ヶ第２図（４
）〜（）ｌ）について説明する。
ずす、第２図（Ａ）のようにシリコン基板１′上に窒化
シリコン膜３′ｆｔ形成し、この上にレジスト４を塗布
した後、光または電子ビーム（ＥＢ）により素子間分離
パターンを形成し、現像処理して素子間分離領域Ｔｔ影
形成、異方性エツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ等）により素子間分離領域７の窒化シリ
コン膜３およびシリコン基板１”ｋエツチングする。こ
のエツチングはフッ素系ガスを使用′ｆる場合が多（、
例えば０．５μｍエツチングするためにはＣＦ４＋ Ｏ
，ガスＹ１３Ｐａ、０．５Ｗ／Ｃｌ１１２の条件で約５
分行う必要がある。
シリコン膜３′ｆｔ形成し、この上にレジスト４を塗布
した後、光または電子ビーム（ＥＢ）により素子間分離
パターンを形成し、現像処理して素子間分離領域Ｔｔ影
形成、異方性エツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ等）により素子間分離領域７の窒化シリ
コン膜３およびシリコン基板１”ｋエツチングする。こ
のエツチングはフッ素系ガスを使用′ｆる場合が多（、
例えば０．５μｍエツチングするためにはＣＦ４＋ Ｏ
，ガスＹ１３Ｐａ、０．５Ｗ／Ｃｌ１１２の条件で約５
分行う必要がある。
次に第２１１Ｎ（Ｂ）のようにレジスト４を除去後、バ
ースビークができない程度に薄い酸化シリコン膜２を熱
酸化により形成する。その恢第２図（Ｃ）のよ５にＣＶ
Ｄ法またはスパッタまたはＥＢ等により酸化シリコン膜
等の絶縁膜５を低温でデポジットする。さらにこの絶縁
膜５上に光またはＥＢ用のレジスト６を第２図（Ｄ）の
ように塗布した後、第２図（Ｅ）のように素子間分離領
域Ｔ上にレジスト６′が残るように光またはＥＢを照射
し、所定の処理ケ施してパターンを形成する。素子間分
離領域７に残ったレジスト６′ンマスクとして酸化シリ
コン膜等の絶縁膜５を、プラズマまたはウェットケミカ
ル法により除去する。プラズマエツチングを使用する場
合（ＣＦ４＋Ｈ，）混合ガスを、ウェットエツチング法
を使用する場合はＨＦ等で行う。
ースビークができない程度に薄い酸化シリコン膜２を熱
酸化により形成する。その恢第２図（Ｃ）のよ５にＣＶ
Ｄ法またはスパッタまたはＥＢ等により酸化シリコン膜
等の絶縁膜５を低温でデポジットする。さらにこの絶縁
膜５上に光またはＥＢ用のレジスト６を第２図（Ｄ）の
ように塗布した後、第２図（Ｅ）のように素子間分離領
域Ｔ上にレジスト６′が残るように光またはＥＢを照射
し、所定の処理ケ施してパターンを形成する。素子間分
離領域７に残ったレジスト６′ンマスクとして酸化シリ
コン膜等の絶縁膜５を、プラズマまたはウェットケミカ
ル法により除去する。プラズマエツチングを使用する場
合（ＣＦ４＋Ｈ，）混合ガスを、ウェットエツチング法
を使用する場合はＨＦ等で行う。
エツチングは第２図（Ｆ）、 （Ｇ）に示すようにサ
イドエッチを行う。ウェットケミカル法の場合はオーバ
ぎみにエツチングを行えばよ（、プラズマ法でシエ真空
度を０．５ Ｔｏｒｒ程度で行えは等方性エツチングが
容易に行える。
イドエッチを行う。ウェットケミカル法の場合はオーバ
ぎみにエツチングを行えばよ（、プラズマ法でシエ真空
度を０．５ Ｔｏｒｒ程度で行えは等方性エツチングが
容易に行える。
次いで、第２図（）ｌ）のようにレジスト６′を除去す
ることにより、素子間分離が行われる。
ることにより、素子間分離が行われる。
上記のようにこの発明は、素子間分離領域７ン高温で長
時間酸化する工程がないため酸化シリコン膜の（い込み
、すなわちバーズビークのないものが得られる。従来の
分離酸化膜の形成が１０００℃前後の高温処理を行うの
に比べて、この発明は酸化シリコン膜等の絶縁膜５ＹＣ
ＶＤ法では５００℃〜８００℃、蒸着法では１００℃前
後で行うため、従来法による問題は生じない。
時間酸化する工程がないため酸化シリコン膜の（い込み
、すなわちバーズビークのないものが得られる。従来の
分離酸化膜の形成が１０００℃前後の高温処理を行うの
に比べて、この発明は酸化シリコン膜等の絶縁膜５ＹＣ
ＶＤ法では５００℃〜８００℃、蒸着法では１００℃前
後で行うため、従来法による問題は生じない。
酸化シリコン膜等の絶縁膜５の厚さは、エツチングで形
成した素子間分離領域７の深さと同程度であればよい、
ＣＶＤ法または蒸着法によるシリコン酸化膜等の絶縁膜
５は低温で形成されるため密度が小さく、この発明によ
るサイドエツチングは前記したように、プラズマ法また
はウェットケミカル法でも各易に行うことができる。
成した素子間分離領域７の深さと同程度であればよい、
ＣＶＤ法または蒸着法によるシリコン酸化膜等の絶縁膜
５は低温で形成されるため密度が小さく、この発明によ
るサイドエツチングは前記したように、プラズマ法また
はウェットケミカル法でも各易に行うことができる。
酸化シリコン膜等の絶縁膜５の密度を上げ、従来法の分
離酸化膜に近付けるために分離酸化膜、すなわち素子間
分離領域Ｔに形成された絶縁膜５′を形成後、窒素また
は酸素雰囲気中で熱処理してもよい、この場合は絶縁膜
５′の厚さン、素子間分離領域１の深さよりも厚くして
お（必要がある。
離酸化膜に近付けるために分離酸化膜、すなわち素子間
分離領域Ｔに形成された絶縁膜５′を形成後、窒素また
は酸素雰囲気中で熱処理してもよい、この場合は絶縁膜
５′の厚さン、素子間分離領域１の深さよりも厚くして
お（必要がある。
また、この発明は、素子間分離領域１に低温絶縁膜であ
る酸化シリコン膜等の絶縁膜５′ヲ形成するためシリコ
ンとの界面が不安定になることが予想されるために、あ
らかじめ薄く熱酸化膜２ケ形成しておくことである。こ
こで熱酸化により形成される酸化シリコン膜２の厚さは
、バーズビークが発生しない程度の厚さにしてお（こと
が必要である。
る酸化シリコン膜等の絶縁膜５′ヲ形成するためシリコ
ンとの界面が不安定になることが予想されるために、あ
らかじめ薄く熱酸化膜２ケ形成しておくことである。こ
こで熱酸化により形成される酸化シリコン膜２の厚さは
、バーズビークが発生しない程度の厚さにしてお（こと
が必要である。
以上説明したように、この発明は、薄い酸化シリコン膜
を熱酸化により形成することでシリコン界面の安定化と
低温酸化膜であるシリコン酸化膜等の絶縁膜の形成を行
うようにしたことにエリ、素子間分離領域ン形成しんの
で、従来問題となっていＬバースビークななく丁ことか
可能となり。
を熱酸化により形成することでシリコン界面の安定化と
低温酸化膜であるシリコン酸化膜等の絶縁膜の形成を行
うようにしたことにエリ、素子間分離領域ン形成しんの
で、従来問題となっていＬバースビークななく丁ことか
可能となり。
超ＬＳＩ等半導体装置の高密度化が可能となる効果が得
られる。
られる。
第１図（Ａ）〜（Ｄ）は従来の半導体装置り製造方法の
工程ン示す断面図、第２図（Ａ）〜（Ｈ）はこの発明の
一実施例の半導体装置の製造方法の工程を示す断面図で
ある。 図中、１′はシリコン基板、２は酸化シリコン膜、３は
窒化シリコン膜、 ４． ６． ６’はレジスト、５
は絶縁膜、７は素子間分離領域である。なお、図中の同
一符号は同一または相当部分を示す。 代理人 葛野信−（外１名） 第１図 第２図 ７ 第２図
工程ン示す断面図、第２図（Ａ）〜（Ｈ）はこの発明の
一実施例の半導体装置の製造方法の工程を示す断面図で
ある。 図中、１′はシリコン基板、２は酸化シリコン膜、３は
窒化シリコン膜、 ４． ６． ６’はレジスト、５
は絶縁膜、７は素子間分離領域である。なお、図中の同
一符号は同一または相当部分を示す。 代理人 葛野信−（外１名） 第１図 第２図 ７ 第２図
Claims (2)
- （１） シリコン基板上に鴛化シリコン膜を形成する
工程、前記屋化シリコン膜上にレジス）ｋ用いて半導体
素子の素子間分離パターンン形成する工程、前記素子間
分離パターンが形成されんレジストンマスクとして素子
間分離領域の前記窒化シリコン膜およびシリコン基板を
エツチングする工程、前記レジストン除去した後、前記
エツチングした部分に熱酸化により酸化シリコン膜を形
ｇする工程、次いで前記シリコン基板上全面に低温で絶
縁膜を形成ｊる工程、前記絶縁膜上にレジストン塗布し
た後、前記素子間分離領域上に前記レジストが残るよう
にパターンケ形成する工程、前記素子間分離領域上に残
ったレジストンマスクとして前記絶縁膜をプラズマドラ
イエツチング法またはウェットケミカル伝により味去し
Ｌ後、前記レジストおよび窒化シリコン膜′ｆｔ詠去ｊ
ゐ工程乞含むことを特徴と丁心半導体装置の製造方法。 - （２）分ｍ憤域の熱酸化膜は、ノ・−ズビークができな
い程度の厚さとすることｔ特徴と１句特許請求の範囲第
ｉ１１項記載Ｖノ半導体装置の製造方法。 Ｆ３＋ Ｘ子間分離領域上に残りにレジストンマスク
として絶縁膜ンエッチングする際に、サイドエッチング
ケ併せ行うことを特徴とする特許請求の範囲第（１）項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4973283A JPS59175136A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4973283A JPS59175136A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175136A true JPS59175136A (ja) | 1984-10-03 |
Family
ID=12839357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4973283A Pending JPS59175136A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175136A (ja) |
-
1983
- 1983-03-23 JP JP4973283A patent/JPS59175136A/ja active Pending
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