JPS594169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594169A JPS594169A JP11320082A JP11320082A JPS594169A JP S594169 A JPS594169 A JP S594169A JP 11320082 A JP11320082 A JP 11320082A JP 11320082 A JP11320082 A JP 11320082A JP S594169 A JPS594169 A JP S594169A
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Classifications
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にゲート電極に多結
晶シリコンを用いた電界効果半導体装置の製造方法に関
するものである。
晶シリコンを用いた電界効果半導体装置の製造方法に関
するものである。
従来、多結晶シリコングー）ＭＯＳ）ランジスタのソー
ス・ドレイン形成は多結晶シリコンゲートをマスクとし
て、不純物をイオン注入するセルフアライメント技術が
用いられて来た。ソース・ドレインの不純物にボロンを
用いたＰチャンネルＭＯ８）ランジスタのソース・ドレ
イン形成の場合、セルフアライメントでボロンをイオン
注入する。このようなソース・ドレインの形成方法では
、ボロンの熱拡散係数が大きいため、ソース・ドレイン
イオン注入後の熱処理工程によって、ボロンが多結晶シ
リコンゲートの下側に向って、横方向に拡散し、多結晶
シリコンゲート幅に比べ実効的なソース・ドレイン間隔
が小さくなるため、多結晶シリコンゲート幅を予め太く
設計しておく必要があシ、短多結晶シリコンゲート幅の
ＰチャンネルＭＯ８）ランジスタを製造する事が阻害さ
れていた。また、ゲート電極とドレインの横方向の拡散
によりオーバーラツプ容量が増加Ｌ 、高速化の妨げに
なっていた。
ス・ドレイン形成は多結晶シリコンゲートをマスクとし
て、不純物をイオン注入するセルフアライメント技術が
用いられて来た。ソース・ドレインの不純物にボロンを
用いたＰチャンネルＭＯ８）ランジスタのソース・ドレ
イン形成の場合、セルフアライメントでボロンをイオン
注入する。このようなソース・ドレインの形成方法では
、ボロンの熱拡散係数が大きいため、ソース・ドレイン
イオン注入後の熱処理工程によって、ボロンが多結晶シ
リコンゲートの下側に向って、横方向に拡散し、多結晶
シリコンゲート幅に比べ実効的なソース・ドレイン間隔
が小さくなるため、多結晶シリコンゲート幅を予め太く
設計しておく必要があシ、短多結晶シリコンゲート幅の
ＰチャンネルＭＯ８）ランジスタを製造する事が阻害さ
れていた。また、ゲート電極とドレインの横方向の拡散
によりオーバーラツプ容量が増加Ｌ 、高速化の妨げに
なっていた。
従来例を第１図に従って説明する。
第１図（ａ）；通常の方法によって、トランジスタ領域
とフィールド領域に分け、トランジスタ領域にゲート酸
化膜（１５）を形成し、その後、多結晶シリコンをパタ
ーンニングしてゲート電極となるべき多結晶シリコン（
１３）を残す。その後、多結晶シリコンゲートをマスク
として、イオン注入を行ない、セルフアライメントでソ
ース・ドレイン（１４）を形成する１、この時多結晶シ
リコンゲートへも不純物がイオン注入される。
とフィールド領域に分け、トランジスタ領域にゲート酸
化膜（１５）を形成し、その後、多結晶シリコンをパタ
ーンニングしてゲート電極となるべき多結晶シリコン（
１３）を残す。その後、多結晶シリコンゲートをマスク
として、イオン注入を行ない、セルフアライメントでソ
ース・ドレイン（１４）を形成する１、この時多結晶シ
リコンゲートへも不純物がイオン注入される。
第１図（ｂ）；ＣＶＤ法によって層間膜（１６）を厚く
成長させ、熱処理を行なう。この熱処理によって、拡散
係数の大なる不純物が、横方向へ拡散し、多結晶シリコ
ングー）・と、ソース・ドレイン拡散層とのオーバー・
ラップ領域を有するソース・ドレイン（１７）が形成さ
れる。
成長させ、熱処理を行なう。この熱処理によって、拡散
係数の大なる不純物が、横方向へ拡散し、多結晶シリコ
ングー）・と、ソース・ドレイン拡散層とのオーバー・
ラップ領域を有するソース・ドレイン（１７）が形成さ
れる。
第１図（Ｃ）；ソース・ドレインに金属配線を施こすだ
めの、所定の位置に絶縁膜１６に開孔し、金属配線を施
す１．この図Ｃは従来方法での最終構造断面図である。
めの、所定の位置に絶縁膜１６に開孔し、金属配線を施
す１．この図Ｃは従来方法での最終構造断面図である。
このよう力従来の方法では、ゲート多結晶シリコンとソ
ース・ドレインの拡散層とのオーバーラツプが大きいた
めに、容量が大きくなって高速動作のさまたげになって
いた１゜ 本発明の目的は、ゲート電極に多結晶シリコンを用いた
電界効果半導体装置の製造工程のうち、ソース・ドレイ
ンをイオン注入によって形成するにあたって、イオン注
入後の熱処理工程で拡散係数の犬なる不純物の横方向へ
の拡散を制御し、ソース・ドレイン拡散層が、多結晶シ
リコンゲートとオーバーラツプするのを極力抑えること
によって、短ケート多結晶シリコン幅、かつ高速なＭＯ
Ｓトランジスタを提供するものである。
ース・ドレインの拡散層とのオーバーラツプが大きいた
めに、容量が大きくなって高速動作のさまたげになって
いた１゜ 本発明の目的は、ゲート電極に多結晶シリコンを用いた
電界効果半導体装置の製造工程のうち、ソース・ドレイ
ンをイオン注入によって形成するにあたって、イオン注
入後の熱処理工程で拡散係数の犬なる不純物の横方向へ
の拡散を制御し、ソース・ドレイン拡散層が、多結晶シ
リコンゲートとオーバーラツプするのを極力抑えること
によって、短ケート多結晶シリコン幅、かつ高速なＭＯ
Ｓトランジスタを提供するものである。
上記目的を達成するだめの本発明の構成を次に説明する
１３本発明は、ＭＯＳトランジスタのソース・ドレイン
形成を、拡散係数の大々る不純物のイオン注入で行なう
場合、例えばアルコール中にＳＴＯ□を溶かしたシリカ
フィルムを塗布し、二酸化ケイ素絶縁膜がゲート・多結
晶シリコン部の側面に厚くつき、平坦部に薄くつくので
、ゲート多結晶シリコンの縁で拡散係数が大々る不純物
がイオン注入されないようにイオン注入を行ない、その
後の熱処理時間で、不純物の拡散距離を制御し、多結晶
シリコンゲート下への不純物の横方向への拡散を抑える
ことに依って、ゲート多結晶シリコンとソース・ドレイ
ンのオーツく−ランプ容量を小さくして、高速動作可能
で、短テ４・ンネル化が可能な］・ランシスタを得る事
を特徴とする半導体装置の製造方法である。
１３本発明は、ＭＯＳトランジスタのソース・ドレイン
形成を、拡散係数の大々る不純物のイオン注入で行なう
場合、例えばアルコール中にＳＴＯ□を溶かしたシリカ
フィルムを塗布し、二酸化ケイ素絶縁膜がゲート・多結
晶シリコン部の側面に厚くつき、平坦部に薄くつくので
、ゲート多結晶シリコンの縁で拡散係数が大々る不純物
がイオン注入されないようにイオン注入を行ない、その
後の熱処理時間で、不純物の拡散距離を制御し、多結晶
シリコンゲート下への不純物の横方向への拡散を抑える
ことに依って、ゲート多結晶シリコンとソース・ドレイ
ンのオーツく−ランプ容量を小さくして、高速動作可能
で、短テ４・ンネル化が可能な］・ランシスタを得る事
を特徴とする半導体装置の製造方法である。
これを第２し１によυ具体的に説明すれば下記のとおり
である。
である。
第２図（ａ）；通常の方法によって、トランジスタ領域
とフィールド領域とに分けられ、トランジスタ領域にゲ
ート酸化膜（２５）を形成し、その後、多結晶シリコン
をパターンニングして、グー）！極となるべき多結晶シ
リコン（２３）を残す。
とフィールド領域とに分けられ、トランジスタ領域にゲ
ート酸化膜（２５）を形成し、その後、多結晶シリコン
をパターンニングして、グー）！極となるべき多結晶シ
リコン（２３）を残す。
第２図（ｂ）：拡散層上の薄い酸化膜をエッグング５−
した彼、アルコール中に二酸化ケイ素（ＳＩＯ□）を溶
かしたシリカフィルムの回転塗布を行なう。この時、シ
リカフィルムは拡散層上および多結晶シリコンゲート上
には薄く塗布されるが、多結晶シリコンゲートの段部に
は傾斜をもって塗布される（２９）。しかる後、ソース
ドレインを形成すべき、拡散係数が大々る不純物のイオ
ン注入を打力う１゜この時、シリカフィルムが厚く塗布
されている多結晶シリコンケートの縁では、基板にイオ
ン注入はされず、多結晶シリコンゲートから離わ、るに
・従い、基板へのイオン注入量は増大し、シリカフィル
ムが傾斜をもって、塗布されている領域以外の平坦部で
は一定のイオン注入量と々る１、その給米、イオン注入
直後のソース・ドレイン形状は第２図中）（２４）のよ
うにかり、オフセット型のソース・ドレインが形成され
る。この時、同時に多結晶シリコンゲートへも不純物を
イオン注入され、多結晶シリコンを導電化し７、ゲート
電極となる。
かしたシリカフィルムの回転塗布を行なう。この時、シ
リカフィルムは拡散層上および多結晶シリコンゲート上
には薄く塗布されるが、多結晶シリコンゲートの段部に
は傾斜をもって塗布される（２９）。しかる後、ソース
ドレインを形成すべき、拡散係数が大々る不純物のイオ
ン注入を打力う１゜この時、シリカフィルムが厚く塗布
されている多結晶シリコンケートの縁では、基板にイオ
ン注入はされず、多結晶シリコンゲートから離わ、るに
・従い、基板へのイオン注入量は増大し、シリカフィル
ムが傾斜をもって、塗布されている領域以外の平坦部で
は一定のイオン注入量と々る１、その給米、イオン注入
直後のソース・ドレイン形状は第２図中）（２４）のよ
うにかり、オフセット型のソース・ドレインが形成され
る。この時、同時に多結晶シリコンゲートへも不純物を
イオン注入され、多結晶シリコンを導電化し７、ゲート
電極となる。
第２図（ｃ） ； ＣＶ Ｄ法によシ例えばＰ２Ｏのよ
うな層間膜（２６）を厚く成長させ熱処理を行なう。
うな層間膜（２６）を厚く成長させ熱処理を行なう。
＝６−
この時の熱処理時間によって拡散係数の大々る不純物の
横方向への拡散距離を制御し多結晶シリコンゲートの幅
と、実効的なソース・ドレイン間の距離を一致するよう
に、ソース・ドレイン（２７）を形成する。
横方向への拡散距離を制御し多結晶シリコンゲートの幅
と、実効的なソース・ドレイン間の距離を一致するよう
に、ソース・ドレイン（２７）を形成する。
第２図（（１）はその後、所定の箇所に開孔部を設けて
、金属配線を施こした本発明の半導体装置の最終工程断
面図である３Ｊ 本発明では、多結晶シリコンゲート段部におけるシリカ
フィルム膜厚に傾斜を持たせた後ソース・ドレイン形成
のためのイオン注入を行々９１．このときイオン注入さ
れる不純物の投影飛程よυシリカフィルム膜厚が薄くな
る距離まで、基板に不純物がイオン注入されず、それよ
り薄い膜厚の領域では、シリカフィルムの膜厚に応じて
、イオン注入される３、このようにして、オフセント型
のソースドレインを形成した後イオン注入後の熱処理に
よって不純物の横方向の拡散距離を制御し、多結晶シリ
コンゲート幅と実効的碌ソース・ドレイン間隔を一致さ
せる。その結果、本発明では、従来のソース・ドレイン
形成法における多結晶シリコンゲートとソース・ドレイ
ン拡散層のオーバーランプ分だけ、短チャンネル化でき
るだけでなく、オーバーランプ容ｌ：が減少するため、
高速なＭＯＳトランジスタの製造が可能となるという効
果がある。。
、金属配線を施こした本発明の半導体装置の最終工程断
面図である３Ｊ 本発明では、多結晶シリコンゲート段部におけるシリカ
フィルム膜厚に傾斜を持たせた後ソース・ドレイン形成
のためのイオン注入を行々９１．このときイオン注入さ
れる不純物の投影飛程よυシリカフィルム膜厚が薄くな
る距離まで、基板に不純物がイオン注入されず、それよ
り薄い膜厚の領域では、シリカフィルムの膜厚に応じて
、イオン注入される３、このようにして、オフセント型
のソースドレインを形成した後イオン注入後の熱処理に
よって不純物の横方向の拡散距離を制御し、多結晶シリ
コンゲート幅と実効的碌ソース・ドレイン間隔を一致さ
せる。その結果、本発明では、従来のソース・ドレイン
形成法における多結晶シリコンゲートとソース・ドレイ
ン拡散層のオーバーランプ分だけ、短チャンネル化でき
るだけでなく、オーバーランプ容ｌ：が減少するため、
高速なＭＯＳトランジスタの製造が可能となるという効
果がある。。
ここでは多結晶シリコンケートを用いた場合を実施例で
示したが、ゲート電極を耐熱性全極で形成しても同様で
ある。また、実施例ではシリカフィルムを用いた場合を
述べたが、プラズマ状態で成長されるシリコン窒化膜や
、シリコン酸化膜を成長し、その後、リアクティブイオ
ンエツチング法を用いて全面エッチを行ない、同様にゲ
ート電極の側面に厚く絶縁膜を残し、平坦部に薄く残す
方法があり、シリカフィルムと同じ効果があ見本発明の
言及するところである。
示したが、ゲート電極を耐熱性全極で形成しても同様で
ある。また、実施例ではシリカフィルムを用いた場合を
述べたが、プラズマ状態で成長されるシリコン窒化膜や
、シリコン酸化膜を成長し、その後、リアクティブイオ
ンエツチング法を用いて全面エッチを行ない、同様にゲ
ート電極の側面に厚く絶縁膜を残し、平坦部に薄く残す
方法があり、シリカフィルムと同じ効果があ見本発明の
言及するところである。
第１図（ａ）乃至（Ｃ）は従来技術におけるＭＯＳ）ラ
ンジスタのソース・ドレイン形成工程の半導体装置の製
造方法を示す工程順断面図である。第２図（ａ）乃至（
ｄ）は本発明におけるＭＯＳ）ランジスタのソース・ド
レイン形成工程の半導体装置の製造方法を示す工程順断
面図である。 なお図において、１１．２１・・・・・・半導体基板、
１２゜２２・・・・・・厚い酸化膜、１３．２３・・・
・・・多結晶シリコンゲート、１５．２５・・・・・・
ゲート酸化膜、２９・・・・・・シリカフィルムに依っ
て形成された絶縁膜、１４．２４・・・・・・イオン注
入によって形成されたソース・ドレイン、１６．２６・
・・・・・層間絶縁膜、１７，２７・・・・・・熱処理
後のソース・ドレイン、１８．２８・・・・・・金属配
線、である。 −９＝ 第１図 ＋７ ７３ １５ １’／
ンジスタのソース・ドレイン形成工程の半導体装置の製
造方法を示す工程順断面図である。第２図（ａ）乃至（
ｄ）は本発明におけるＭＯＳ）ランジスタのソース・ド
レイン形成工程の半導体装置の製造方法を示す工程順断
面図である。 なお図において、１１．２１・・・・・・半導体基板、
１２゜２２・・・・・・厚い酸化膜、１３．２３・・・
・・・多結晶シリコンゲート、１５．２５・・・・・・
ゲート酸化膜、２９・・・・・・シリカフィルムに依っ
て形成された絶縁膜、１４．２４・・・・・・イオン注
入によって形成されたソース・ドレイン、１６．２６・
・・・・・層間絶縁膜、１７，２７・・・・・・熱処理
後のソース・ドレイン、１８．２８・・・・・・金属配
線、である。 −９＝ 第１図 ＋７ ７３ １５ １’／
Claims (1)
- ゲート電極に多結晶シリコンを用いた電界効果半導体装
置の製造方法に於いて、半導体基板上にケート酸化膜を
介して多結晶シリコンのケーｔ％？極部を形成する工程
と１、前記多結晶シリコンを覆い絶縁膜全平面部に薄く
、段差部に傾斜をもって膜厚が変化するように形成する
工程と、イオン注入法を用いてソース・ドレインとなる
べき前記半導体基板と逆導電型の不純物を注入する工程
と、熱処理をもって前記ソース・ドレイン不純物を横方
向に拡散させ前記ゲート電極下にまで達するようにする
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11320082A JPS594169A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11320082A JPS594169A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594169A true JPS594169A (ja) | 1984-01-10 |
Family
ID=14606085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11320082A Pending JPS594169A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194571A (ja) * | 1984-03-16 | 1985-10-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7070880B2 (en) | 2001-08-10 | 2006-07-04 | Matsushita Electric Industrial Co., Ltd. | Coin shaped battery and manufacturing method thereof |
| US10840079B2 (en) | 2016-11-29 | 2020-11-17 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and storage medium |
-
1982
- 1982-06-30 JP JP11320082A patent/JPS594169A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194571A (ja) * | 1984-03-16 | 1985-10-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7070880B2 (en) | 2001-08-10 | 2006-07-04 | Matsushita Electric Industrial Co., Ltd. | Coin shaped battery and manufacturing method thereof |
| US10840079B2 (en) | 2016-11-29 | 2020-11-17 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and storage medium |
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