KR100532978B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 반도체소자가 고집적화됨에 따라 엘디디 영역이 열처리에 의해 확산되어 유효 채널길이가 짧아지게 되어 단채널에 의한 영향이 심화되며, 이를 개선하기 위해서 할로 영역의 농도를 증가시키게 되면 접합에서의 누설전류가 증가하게 되고, 할로 영역의 형성시에 엘디디 영역을 감싸도록 하기 위해서 경사 이온주입을 적용함에 따라 공정시간이 4배이상 길어져 수율이 저하되는 문제점이 있었다. 따라서, 본 발명은 소자간 분리영역이 형성된 제1도전형 반도체기판 또는 웰의 표면에 버퍼산화막을 형성한 후, 그 상부에 감광막 패턴을 형성하고, 제1도전형 불순물이온을 주입하여 채널 이온주입영역을 형성하는 공정과; 상기 감광막 패턴 및 버퍼산화막을 제거하고 게이트산화막을 성장시킨 후, 그 상부에 게이트전극 및 캡절연막을 형성하고 패터닝하여 게이트를 형성하는 공정과; 상기 게이트를 마스크로 하여 제1도전형 불순물이온을 할로 주입함으로써, 할로 이온주입영역을 형성하는 공정과; 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 게이트측벽을 형성하는 공정과; 상기 게이트 및 게이트측벽을 마스크로 하여 제2도전형 불순물이온을 경사지게 주입함으로써, 소스/드레인을 형성하는 공정과; 상기 소스/드레인이 형성된 구조물을 열처리하여 주입된 불순물이온들을 활성화시키는 공정으로 이루어지는 반도체소자의 제조방법을 제공함으로써, 저농도 영역을 형성하기 위한 이온주입을 생략하여 공정의 단순화에 기여함과 아울러 저농도 영역의 확산에 따른 유효 채널길이의 감소를 억제할 수 있으며, 할로 영역의 농도를 감소시킬 수 있게 되므로 누설전류를 최소화할 수 있고, 할로 영역과 소스/드레인 영역의 이온주입 간격을 게이트측벽을 통해 조절할 수 있게 되므로, 할로 영역에 경사 이온주입을 실시할 필요가 없게 되어 공정시간을 단축하여 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 단채널에 의한 영향(short channel effect)을 억제함과 아울러 공정을 단순화할 수 있도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 도1a 내지 도1e에 보인 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 소자간 분리영역(2)이 형성된 제1도전형 반도체기판 또는 웰(1)의 표면에 버퍼산화막(3)을 형성한 후, 그 구조물의 상부에 채널이 형성될 영역이 노출되는 감광막(PR1) 패턴을 형성하고, 제1도전형 불순물 이온주입을 통해 문턱전압 및 펀치쓰루(punch-through) 특성조절을 위한 채널 이온주입영역(4)을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 감광막(PR1) 패턴 및 버퍼산화막(3)을 제거하고 게이트산화막(5)을 성장시킨 후, 그 게이트산화막(5)의 상부에 게이트전극(6)과 캡절연막(7)을 형성하고, 패터닝하여 게이트를 형성한다. 계속해서, 단채널에 의한 영향을 억제하기 위하여 제1도전형 불순물이온을 경사지게(tilt) 할로(halo) 주입하여 할로 영역(8)을 형성한다.
그리고, 도1c에 도시한 바와같이 상기 할로 영역(8)이 형성된 구조물의 게이트를 마스크로 하여 제2도전형 불순물이온을 주입함으로써 엘디디(lightly doped drain : LDD) 영역(9)을 형성한다.
그리고, 도1d에 도시한 바와같이 상기 엘디디 영역(9)이 형성된 구조물의 상부전면에 화학기상증착법을 통해 절연막을 증착한 후, 선택적으로 건식식각하여 상기 게이트의 측면에 게이트측벽(10)을 형성하고, 상기 게이트 및 게이트측벽(10)을 마스크로 하여 제2도전형 불순물이온을 주입함으로써 소스/드레인 영역(11)을 형성한다.
그리고, 도1e에 도시한 바와같이 상기 소스/드레인 영역(11)이 형성된 구조물을 열처리하여 주입된 불순물이온들을 활성화(activation)시킨다.
이후에 층간절연막을 형성하고, 선택적으로 콘택을 형성한후, 금속배선을 형성하여 반도체소자의 제조를 완료한다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 반도체소자가 고집적화됨에 따라 엘디디 영역이 열처리에 의해 확산되어 유효 채널길이가 짧아지게 되어 단채널에 의한 영향이 심화되며, 이를 개선하기 위해서 할로 영역의 농도를 증가시키게 되면 접합(junction)에서의 누설전류가 증가하게 되고, 할로 영역의 형성시에 엘디디 영역을 감싸도록 하기 위해서 경사 이온주입을 적용함에 따라 공정시간이 4배이상 길어져 수율이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 반도체소자의 고집적화에 따른 단채널에 의한 영향을 효과적으로 억제함과 아울러 공정을 단순화할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 소자간 분리영역이 형성된 제1도전형 반도체기판 또는 웰의 표면에 버퍼산화막을 형성한 후, 그 상부에 감광막 패턴을 형성하고, 제1도전형 불순물이온을 주입하여 채널 이온주입영역을 형성하는 공정과; 상기 감광막 패턴 및 버퍼산화막을 제거하고 게이트산화막을 성장시킨 후, 그 상부에 게이트전극 및 캡절연막을 형성하고 패터닝하여 게이트를 형성하는 공정과; 상기 게이트를 마스크로 하여 제1도전형 불순물이온을 할로 주입함으로써, 할로 이온주입영역을 형성하는 공정과; 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 게이트측벽을 형성하는 공정과; 상기 게이트 및 게이트측벽을 마스크로 하여 제2도전형 불순물이온을 경사지게 주입함으로써, 소스/드레인을 형성하는 공정과; 상기 소스/드레인이 형성된 구조물을 열처리하여 주입된 불순물이온들을 활성화시키는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 도2a 내지 도2d에 도시한 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 소자간 분리영역(2)이 형성된 제1도전형 반도체기판 또는 웰(1)의 표면에 버퍼산화막(3)을 형성한 후, 그 구조물의 상부에 채널이 형성될 영역이 노출되는 감광막(PR1) 패턴을 형성하고, 제1도전형 불순물 이온주입을 통해 문턱전압 및 펀치쓰루 특성조절을 위한 채널 이온주입영역(4)을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 감광막(PR1) 패턴 및 버퍼산화막(3)을 제거하고 게이트산화막(5)을 성장시킨 후, 그 게이트산화막(5)의 상부에 게이트전극(6)과 캡절연막(7)을 형성하고, 패터닝하여 게이트를 형성한다. 계속해서, 단채널에 의한 영향을 억제하기 위하여 제1도전형 불순물이온을 할로 주입함으로써, 할로 영역(8)을 형성한다.
그리고, 도2c에 도시한 바와같이 상기 할로 영역(8)이 형성된 구조물의 상부전면에 화학기상증착법을 통해 절연막을 증착한 후, 선택적으로 건식식각하여 상기 게이트의 측면에 게이트측벽(10)을 형성하고, 상기 게이트 및 게이트측벽(10)을 마스크로 하여 제2도전형 불순물이온을 경사지게(tilt) 주입함으로써 소스/드레인 영역(11)을 형성한다. 이때, 상기 화학기상증착법을 통해 증착되는 절연막은 질화막이나 산화막을 통해 형성하거나 또는 질화막과 산화막의 2중 적층막이나 산화막의 3중 적층막을 통해 형성할 수 있으며, 총 두께는 100Å∼5000Å 정도로 형성하는 것이 바람직하다.
그리고, 도2d에 도시한 바와같이 상기 소스/드레인 영역(11)이 형성된 구조물을 열처리하여 주입된 불순물이온들을 활성화시킨다.
이후에 층간절연막을 형성하고, 선택적으로 콘택을 형성한후, 금속배선을 형성하여 반도체소자의 제조를 완료한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 저농도 영역을 형성하기 위한 이온주입을 생략하여 공정의 단순화에 기여함과 아울러 저농도 영역의 확산에 따른 유효 채널길이의 감소를 억제할 수 있으며, 할로 영역의 농도를 감소시킬 수 있게 되므로 누설전류를 최소화할 수 있고, 할로 영역과 소스/드레인 영역의 이온주입 간격을 게이트측벽을 통해 조절할 수 있게 되므로, 할로 영역에 경사 이온주입을 실시할 필요가 없게 되어 공정시간을 단축하여 수율을 향상시킬 수 있는 효과가 있다.
도1은 종래 반도체소자의 제조방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
1:웰2:소자간 분리영역
3:버퍼산화막4:채널 이온주입영역
5:게이트산화막6:게이트전극
7:캡절연막8:할로 영역
10:게이트측벽11:소스/드레인 영역
PR1:감광막

Claims (3)

  1. 소자간 분리영역이 형성된 제1도전형 반도체기판 또는 웰의 표면에 버퍼산화막을 형성한 후, 그 상부에 감광막 패턴을 형성하고, 제1도전형 불순물이온을 주입하여 채널 이온주입영역을 형성하는 공정과; 상기 감광막 패턴 및 버퍼산화막을 제거하고 게이트산화막을 성장시킨 후, 그 상부에 게이트전극 및 캡절연막을 형성하고 패터닝하여 게이트를 형성하는 공정과; 상기 게이트를 마스크로 하여 제1도전형 불순물이온을 할로 주입함으로써, 할로 이온주입영역을 형성하는 공정과; 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 게이트측벽을 형성하는 공정과; 상기 게이트 및 게이트측벽을 마스크로 하여 제2도전형 불순물이온을 경사지게 주입함으로써, 소스/드레인을 형성하는 공정과; 상기 소스/드레인이 형성된 구조물을 열처리하여 주입된 불순물이온들을 활성화시키는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 절연막은 질화막이나 산화막을 통해 형성되거나 또는 질화막과 산화막의 2중 적층막이나 산화막의 3중 적층막을 통해 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절연막은 총 두께가 100Å∼5000Å 로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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