JPS58137257A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58137257A JPS58137257A JP1909682A JP1909682A JPS58137257A JP S58137257 A JPS58137257 A JP S58137257A JP 1909682 A JP1909682 A JP 1909682A JP 1909682 A JP1909682 A JP 1909682A JP S58137257 A JPS58137257 A JP S58137257A
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくにゲート電極及び、
ゲート電極をマスクにイオン注入により形成されたソー
ス・ドレイン領域を有する電界効果トランジスタにおけ
るゲート電極の形状に関する。
ゲート電極をマスクにイオン注入により形成されたソー
ス・ドレイン領域を有する電界効果トランジスタにおけ
るゲート電極の形状に関する。
本発明は従来の電界効果トランジスタのゲート電極とソ
ース・ドレイン間に発生するカップリング容量減少を目
的とするものである。
ース・ドレイン間に発生するカップリング容量減少を目
的とするものである。
従来ゲート電極の形状は嬉１図に示すように１牛導体基
板側Ｋｌ！する面の巾Ｂが、その反対側の藺すなわち上
面の巾Ａと同じか又はＢ〉ムとなっていえ、以後この形
状を台形型ゲートと称する。
板側Ｋｌ！する面の巾Ｂが、その反対側の藺すなわち上
面の巾Ａと同じか又はＢ〉ムとなっていえ、以後この形
状を台形型ゲートと称する。
この為ゲート電極ｌと、ソース・ドレイン３とのオーバ
ーラツプが避けられず、ゲート電極ｌとゲート絶縁膜２
−とソース・ドレイン３とのカップリング容量がふえる
結果となうていた。従来前記カップリング容量を減する
為Ｋ、ソース・ドレインの拡散層押込み深さｔできるだ
け小さくする方法が取られていたが、以前として、ソー
ス・ドレイン拡散層の押込み分だけのオーバーラツプが
生じる事、又、押込みを小さくする事でソース−ドレイ
ンと基板間との電気的耐圧が下る事等の欠点を有してい
た。この従来の方法の欠点を補なう方法として第２図に
示すような方法が取られていた。
ーラツプが避けられず、ゲート電極ｌとゲート絶縁膜２
−とソース・ドレイン３とのカップリング容量がふえる
結果となうていた。従来前記カップリング容量を減する
為Ｋ、ソース・ドレインの拡散層押込み深さｔできるだ
け小さくする方法が取られていたが、以前として、ソー
ス・ドレイン拡散層の押込み分だけのオーバーラツプが
生じる事、又、押込みを小さくする事でソース−ドレイ
ンと基板間との電気的耐圧が下る事等の欠点を有してい
た。この従来の方法の欠点を補なう方法として第２図に
示すような方法が取られていた。
すなわち、あらかじめ形成されたゲート酸化膜２を有す
る半導体基板上に一様にゲート電極を形成する。続いて
、その後ゲート電極１ｔエツチング形成する為のマスク
４を所用模様に形成する。この場合マスク４の材質は、
ゲート電極のエツチングに耐え、かつソース・ドレイン
形成のためのイオン注入のマスクにもなるものでなくて
はならない６例えばゲート電極に多結晶シリコンが用い
られる場合は、フォトレジスト・酸化膜などが使用され
ている。その後、ゲート電極１ｔマスク４を用いて形成
する。この時、アンダーカット量Ｃｌ。
る半導体基板上に一様にゲート電極を形成する。続いて
、その後ゲート電極１ｔエツチング形成する為のマスク
４を所用模様に形成する。この場合マスク４の材質は、
ゲート電極のエツチングに耐え、かつソース・ドレイン
形成のためのイオン注入のマスクにもなるものでなくて
はならない６例えばゲート電極に多結晶シリコンが用い
られる場合は、フォトレジスト・酸化膜などが使用され
ている。その後、ゲート電極１ｔマスク４を用いて形成
する。この時、アンダーカット量Ｃｌ。
ソース・ドレインの拡散層領域が押し込まれるであろう
深さＤより大きくする。しかる後４をマスクにソース・
ドレイン形成の為のイオン注入を行う。この場合イオン
注入は４の巾で注入されるので、マスク４の巾ｔ６らか
じめゲート電極の下面の巾Ｂより大きくしておく事がで
きるため、第２図に示すようなトランジスタを作成する
事ができ、グー）電極１とソース・ドレイン３のオーバ
ーラツプを少なくでき、カップリング容量が減る事にな
る。
深さＤより大きくする。しかる後４をマスクにソース・
ドレイン形成の為のイオン注入を行う。この場合イオン
注入は４の巾で注入されるので、マスク４の巾ｔ６らか
じめゲート電極の下面の巾Ｂより大きくしておく事がで
きるため、第２図に示すようなトランジスタを作成する
事ができ、グー）電極１とソース・ドレイン３のオーバ
ーラツプを少なくでき、カップリング容量が減る事にな
る。
しかし、この方法においても一般にソース・ドレイン形
成のイオン注入がバイドーズ・高エネルギーの為、￥ス
フ４に７オトレジストを使用した時は剥離の困難性、５
ｉＯｉｔｔ−使用した時はイオン注入のマスクになるた
めかなりの厚みｔ必要とする事になり、かなり厚い５ｉ
ＯｉｔＹスクＫｔｌければならず、マスク４の形成の困
難性、その他、製造１租の複雑化等がふえるという欠点
があった。
成のイオン注入がバイドーズ・高エネルギーの為、￥ス
フ４に７オトレジストを使用した時は剥離の困難性、５
ｉＯｉｔｔ−使用した時はイオン注入のマスクになるた
めかなりの厚みｔ必要とする事になり、かなり厚い５ｉ
ＯｉｔＹスクＫｔｌければならず、マスク４の形成の困
難性、その他、製造１租の複雑化等がふえるという欠点
があった。
従りて本発明は、前述のような欠点ｔなくし、かつカッ
プリング容量の少ない電界効果トランジスタを提供する
ものである。
プリング容量の少ない電界効果トランジスタを提供する
ものである。
本発明の特徴は、ゲート電極及びイオン注入によ如形成
され九ソース・ドレイン領域を有する電界効果トランジ
スタを含んだ半導体装置において、前記ゲート電極の半
導体基板側に接する面のソース・ドレイン間方向中が、
半導体基板と反対方向にある面すなわち上面のそれより
小である半導体装置にある。又、本発明の特徴は前記し
た半導体装置において、ゲート電極の牛導体基板ｌＩＫ
面する、ソース・ドレイン間方向の巾と半導体基板と反
対方向にある面（上面）の巾との差がソース・ドレイン
拡散層深さＸｊの２倍以下であり、かつソース側および
ドレイン側に等分に差のある半導体装置である。
され九ソース・ドレイン領域を有する電界効果トランジ
スタを含んだ半導体装置において、前記ゲート電極の半
導体基板側に接する面のソース・ドレイン間方向中が、
半導体基板と反対方向にある面すなわち上面のそれより
小である半導体装置にある。又、本発明の特徴は前記し
た半導体装置において、ゲート電極の牛導体基板ｌＩＫ
面する、ソース・ドレイン間方向の巾と半導体基板と反
対方向にある面（上面）の巾との差がソース・ドレイン
拡散層深さＸｊの２倍以下であり、かつソース側および
ドレイン側に等分に差のある半導体装置である。
以下不発明の実施例を第３図を用いて説明する。
まず、ゲート酸化膜２を有する半導体基板上にゲート電
極ＩＫなる。多結晶シリコン膜上全面に形成する。次に
前記、多結晶シリコン膜上に、ゲート電極エツチング時
のマスク４を所用の形状に形成する０通常マスク４はフ
ォトレジストを使用する場合が多い０本発明においても
フォトレジストとする１次に前記マスク４ｔマスクとし
てゲート電極ｉｋエツチング形成する。この時ゲート電
極の半導体基板側に接する面のソース・ドレイン関方向
巾Ｂが、その反対の菌中Ａより小さくなるよ５にエツチ
ングを行う。即ちアンダーカットが発生するようにエツ
チングを行う、又′そのアンダーカット量Ｃが、続いて
形成されるソース・ドレイン拡散層の押し込み量りより
やや小さくなるようＫしておく。以後このようなゲート
を逆台形ゲートとする。しかる後マスク４ｔ−除去し、
ゲート電極ｌｔマスクにイすン注入を行い、ツース・ド
レインの形成を行えば、第３図に示すようなオーバーラ
ツプの少ない、即ちゲート電極とソース・ドレイン３０
カツプリング容量の少ないゲート電極を有する集積回路
・半導体装置となる。
極ＩＫなる。多結晶シリコン膜上全面に形成する。次に
前記、多結晶シリコン膜上に、ゲート電極エツチング時
のマスク４を所用の形状に形成する０通常マスク４はフ
ォトレジストを使用する場合が多い０本発明においても
フォトレジストとする１次に前記マスク４ｔマスクとし
てゲート電極ｉｋエツチング形成する。この時ゲート電
極の半導体基板側に接する面のソース・ドレイン関方向
巾Ｂが、その反対の菌中Ａより小さくなるよ５にエツチ
ングを行う。即ちアンダーカットが発生するようにエツ
チングを行う、又′そのアンダーカット量Ｃが、続いて
形成されるソース・ドレイン拡散層の押し込み量りより
やや小さくなるようＫしておく。以後このようなゲート
を逆台形ゲートとする。しかる後マスク４ｔ−除去し、
ゲート電極ｌｔマスクにイすン注入を行い、ツース・ド
レインの形成を行えば、第３図に示すようなオーバーラ
ツプの少ない、即ちゲート電極とソース・ドレイン３０
カツプリング容量の少ないゲート電極を有する集積回路
・半導体装置となる。
上述の様に本発明の逆台形ゲートを用い、そのアンダー
カット量Ｃを、ソース・ドレインが押し込まれるであろ
う量りよ如やや小さくなるようにしておき、しかる後、
イオン注入によりソース・ドレイン３を形成すれば、従
来の方法のような欠点もなく、かつ、ゲート電極とソー
ス・ドレイン３のカップリング容量の小さい、即ち動作
スピードが早い電界効果トランジスタを作る事が可能で
ある、第３図を用いた説明では、ゲート電極１の材量に
ポリシリコン、マスク４に７オトレジストを用いたが、
ゲート電極としては、その他の金属物、例えは、モリブ
デン、Ｍ等を１スク４としてはゲート電極１のエツチン
グ形成に耐え得るものであれば、いづれを使用しても不
発明は達成される。又５本発明のような逆台形ゲートは
、台形ゲートに較べ、ゲート電極段部の形状が、オーバ
ーハングになシ易いため、前記逆台形ゲート上を横切る
。金属配線の断線不要を発生させ易いと言われていたが
、前記逆台形ゲート上に１高１１１ｆＰ。
カット量Ｃを、ソース・ドレインが押し込まれるであろ
う量りよ如やや小さくなるようにしておき、しかる後、
イオン注入によりソース・ドレイン３を形成すれば、従
来の方法のような欠点もなく、かつ、ゲート電極とソー
ス・ドレイン３のカップリング容量の小さい、即ち動作
スピードが早い電界効果トランジスタを作る事が可能で
ある、第３図を用いた説明では、ゲート電極１の材量に
ポリシリコン、マスク４に７オトレジストを用いたが、
ゲート電極としては、その他の金属物、例えは、モリブ
デン、Ｍ等を１スク４としてはゲート電極１のエツチン
グ形成に耐え得るものであれば、いづれを使用しても不
発明は達成される。又５本発明のような逆台形ゲートは
、台形ゲートに較べ、ゲート電極段部の形状が、オーバ
ーハングになシ易いため、前記逆台形ゲート上を横切る
。金属配線の断線不要を発生させ易いと言われていたが
、前記逆台形ゲート上に１高１１１ｆＰ。
Ｓ、Ｇ、を成長し、グラスフローを行い、段部の平滑化
を行なりた所１台形ゲートの段部と何ら異る所なく、ゲ
ート電極上に金属配線を形成することができた。
を行なりた所１台形ゲートの段部と何ら異る所なく、ゲ
ート電極上に金属配線を形成することができた。
以上のように本発明の逆台形ゲートを用いれば。
カップリング容量の少い、即ちハイスピード動作の、半
導体集積回路装置となる。
導体集積回路装置となる。
第１図および第２図はそれぞれ従来技術を示す概略断面
図であ抄、第３図は本発明の実施例を示す概略断面図で
ある。 １・・・・・・ゲート電極、２・・・・・・ゲート絶縁
膜、３・・・・・・ソース・ドレイン領域、４・・・・
・・ゲート電極エツチングマスク、Ａ・・・・・・半導
体基板と反対側にある、ソース・ドレイン間ゲート菌中
、Ｂ・・・・・・半導体基板と接する面側の、ソース・
ドレイン間ゲート菌中、Ｃ・・・・・・Ｉ（Ａ−Ｂ）／
ｚｌ即ちアンダーカット量、Ｄ・・・・・・ソース・ド
レイン拡散層の押込み距離である。 囚 四 −Ｎ 鵞 裔 條
図であ抄、第３図は本発明の実施例を示す概略断面図で
ある。 １・・・・・・ゲート電極、２・・・・・・ゲート絶縁
膜、３・・・・・・ソース・ドレイン領域、４・・・・
・・ゲート電極エツチングマスク、Ａ・・・・・・半導
体基板と反対側にある、ソース・ドレイン間ゲート菌中
、Ｂ・・・・・・半導体基板と接する面側の、ソース・
ドレイン間ゲート菌中、Ｃ・・・・・・Ｉ（Ａ−Ｂ）／
ｚｌ即ちアンダーカット量、Ｄ・・・・・・ソース・ド
レイン拡散層の押込み距離である。 囚 四 −Ｎ 鵞 裔 條
Claims (1)
- 【特許請求の範囲】 ＋１） ゲート電極及びイオン注入により形成された
ソース・ドレイン領域を有する電界効果トランジスタを
含む半導体装置において、前記ゲート電極の半導体基板
側に接する面の、ソースｉドレイン間方向の巾が、骸牛
導体基板と反対側にある面の同方向の巾より小である事
１＊徴とする半導体装置。 （２）前記ゲート電極の半導体基板側に接する面の、ソ
ース・ドレイン間方向の巾と、該半導体基板と反対方向
にある面の同方向の巾との差がソース・ドレイン領域の
深さの２倍以下であ如かつ、ソース側、ドレイン側が等
分に差がある事ｔＷ徴とする特許請求の範囲第（１）項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1909682A JPS58137257A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1909682A JPS58137257A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137257A true JPS58137257A (ja) | 1983-08-15 |
Family
ID=11989938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1909682A Pending JPS58137257A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046657U (ja) * | 1983-09-06 | 1985-04-02 | 富士電気化学株式会社 | 円筒形電池の金属容器 |
-
1982
- 1982-02-09 JP JP1909682A patent/JPS58137257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046657U (ja) * | 1983-09-06 | 1985-04-02 | 富士電気化学株式会社 | 円筒形電池の金属容器 |
| JPH023253Y2 (ja) * | 1983-09-06 | 1990-01-25 |
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