KR100252870B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
반도체소자의 제조방법에 관한 것으로 특히, 게이트 전극 하부에 형성되는 게이트 절연막의 두께를 전극의 중앙부 및 그 양 에지부에서 다르 두께를 갖도록 형성하여 트랜지스터의 신뢰도를 향상시킨 반도체소자의 제조방법에 관한 것이다. 이와 같은 반도체소자의 제조방법은 반도체기판상에 절연막을 형성하는 단계, 게이트 전극 영역을 정의하여 상기 게이트 전극 영역보다 좁은 폭으로 상기 반도체기판에 불순물 이온을 주입하는 단계, 상기 절연막을 제거한후 상기 반도체기판을 열처리하여 단차를 갖는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상의 상기 게이트 전극 영역에 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 게이트 전극 하부에 형성되는 게이트 절연막의 두께를 다르게 형성하는 스텝 게이트 절연막으로 형성하여 트랜지스터의 신뢰도를 향상시킨 반도체소자의 제조방법에 관한 것이다.
반도체소자의 모스(MOS : Metal Oxide Semiconductor) 기술은 실리콘 표면을 양질의 절연특성을 가진 실리콘 산화막으로 처리하는 것으로서 트랜지스터의 특성 및 제조방법에 혁신적인 개량을 가져왔다.
이러한 모스(MOS) 소자로는 피모스(p channel MOS), 엔모스(n channel MOS) 그리고 씨모스(CMOS)가 있다.
모스소자는 초기에는 소비전력이 적게들고, 집적회로 제조시 프로세스 콘트롤이 비교적 용이한 피모스(pMOS) 소자를 주로 사용하였으나 소자의 스피드를 중요시하게 됨에 따라 캐리어(carrier : 전자(electron) 또는 정공(hole))의 이동도(mobility)면에서 전자(electron)의 이동도가 정공(hole)의 이동도 보다 약 2.5배 정도 빠르므로 엔모스(nMOS) 소자를 많이 이용하게 되었다.
씨모스(CMOS) 소자는 집적밀도와 제조 프로세스면에서는 피모스(pMOS)나 엔모스(nMOS) 소자 보다는 복잡하지만 소비전력이 아주 적다는 특징이 있어 반도체소자의 메모리부는 엔모스를 사용하고 주변회로부에서는 씨모스를 사용하는 방식으로 바뀌고 있다.
이러한 모스소자는 고집적화 및 고속화를 위해 점차로 소자의 크기, 그 중에서, 채널(channel)의 길이를 줄여 제조하게 되었다.
그결과, 소오스와 드레인 영역간의 간격은 줄어들었지만 전원 전압은 통상적으로 사용하는 5v를 여전히 사용하여 모스소자 내부의 전계 강도는 상대적으로 증가하게 되었다.
또한, 고집적화를 위해 채널의 길이를 더욱 짧게함에 따라 채널중의 캐리어가 소오스에서 채널로 흐르는 동안에 상기한 바와 같은 전계로부터 높은 에너지를 얻게되고, 드레인쪽에 도달할 때는 이미 주변의 격자온도 보다는 훨씬 높은 온도를 얻게되어 이러한 캐리어에 의하여 임팩트 이온화(impact ionization)가 발생하게 되었다.
이러한 현상은 전자가 정공보다 임팩트 이온화를 일으키기 쉽기 때문에 피모스에서 보다는 엔모스소자에서 더 큰 문제이다
이와 같은 캐리어 충돌의 영향으로 생성된 전자, 정공 쌍중에서 전자는 엔모스 소자의 경우 n형 불순물 영역인 드레인으로 끌려가는 반면에, 홀은 p형 불순물이 도핑된 영역인 기판쪽으로 흐르게 되며, 상기 홀에 의한 전류가 기판 전류(substrate current)를 형성하게 된다. 또, 일부의 홀은 소오스 쪽으로도 흘러 pn 접합이 순방향 바이어스되어 npn 트랜지스터 작용으로 더욱 많은 전류가 흐르게 되므로, 임팩트 이온화를 상승적으로 일으키게 되어 드레인 전류를 더욱 증가시키게 된다.
결국, 채널중의 캐리어가 드레인 부근의 고전계에 의해 가속되어 그 에너지가 기판과 게이트 산화막간의 베리어보다 커지면 핫 일렉트론(열전자)이 되어 게이트 산화막으로 주입된다. 이때, 주입되는 일렉트론을 채널 핫 일렉트론이라 한다. 이와 같이 게이트 산화막내로 주입된 전자 또는 정공은 게이트 산화막중에 트랩되고 또한 기판과 게이트 산화막의 계면에 준위를 생성시킴에 따라 문턱전압(threshold voltage)값을 변화시키거나 상호 콘덕턴스를 저하시키는 문제점을 발생시킨다.
상기한 바와 같은 결과를 핫 캐리어 효과라고 하는데 그와 같은 핫 캐리어 효과는 드레인 부근의 핀치오프(pinch off)영역에서 발생하는 고전계에 기인하고 있어 그와 같은 문제점을 개선하기 위하여 드레인과 채널사이에 저농도로 완만한 불순물 농도 프로파일을 갖는 저농도층을 형성함에 따라 고전계를 감소시켜 핫 캐리어 효과를 개선한 LDD(Lightly Doped Drain) 구조의 모스 트랜지스터가 제안되었다.
LDD 구조의 특징은 자기정렬(self align)된 저농도 불순물 영역(LDD 영역)이 채널영역과 채널영역 양측의 고농도 불순물 영역(소오스/드레인 영역) 사이에 위치한 구조이다.
이러한 저농도 불순물 영역이 드레인 접합 근처에서 높은 전계를 퍼지게(spreadout)하므로 높은 인가전압에서도 소오스로부터 인가된 캐리어가 급격히 가속되지 않게 하여 핫 캐리어에 의한 전류의 불안정성을 해결한 것이다.
그러나, 상기한 바와 같은 저농도의 LDD 영역은 고농도의 소오스/드레인 영역에 비하여 상대적으로 저농도(약 1/1000)이므로 이 영역의 저항이 기생저항으로 작용하여 구동 전류를 감소시키게 된다. 결국, LDD 영역의 불순물 농도를 높이면 기판 전류가 증가하여 핫 캐리어 효과가 심해지지만 그 농도를 낮추면 기생저항의 영향으로 구동 전류를 감소시키므로 양방을 고려하여야 한다.
따라서, LDD 영역의 농도는 제어성이 양호하고 또 가능한 한 고농도로 설정할 필요가 있다.
그와 같은 방법중의 하나이면서 통상적으로 가장 많이 사용되는 방법은 게이트 전극을 마스크로 이용한 이온주입공정으로 게이트 전극의 양측면에 저농도의 LDD영역을 형성한다음, 게이트 전극의 측면에 산화막을 사용하여 측벽 스페이서를 형성하고, 측벽 스페이서 및 게이트 전극을 마스크로 이용한 이온주입공정으로 고농도의 소오스/드레인 영역을 형성하는 방법이 있다.
이와 같은 종래 반도체소자의 트랜지스터를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 반도체소자의 트랜지스터 단면구조도이고, 도 2는 종래 반도체소자의 트랜지스터 회로 구성도이다.
즉, 종래 반도체소자의 트랜지스터는 도 1에 나타낸 바와 같이, 반도체기판(1)위에 균일한 두께를 갖고 형성된 게이트 산화막(2)과, 상기 게이트 산화막(2)의 소정영역상에 형성된, 폴리실리콘으로 이루어진 게이트 전극(3)과, 상기 게이트 전극(3)상의 텅스텐 실리사이드층(4)과 텅스텐 실리사이드층(4)상의 캡 게이트 질화막(5)과, 상기 캡 게이트 질화막(5), 텅스텐 실리사이드층(4) 및 게이트 전극(3)의 측면에 산화물로 형성된 측벽 스페이서(6)와, 상기 게이트 전극(3) 양측 하부의 반도체기판(1)에 형성된 불순물 영역(7)으로 구성된다. 이때, 상기 불순물 영역(7)은 소오스/드레인 영역으로 사용되는데 LDD(Lightly Doped Drain)구조로 형성된다. 그리고, 미설명 부호 8은 상기 소오스/드레인으로 사용되는 불순물 영역(7)간의 채널영역(8)이다.
이와 같은 종래 트랜지스터는 도 2에 도시된 바와 같은 회로를 구성하게 되는데 게이트(gate)에 문턱전압(VT)이상의 전압이 인가되면, 소오스(source)와 드레인(drain)사이에 채널(channel)이 형성되어 드레인과 소오스간에 전류가 흐르게 된다.
종래 반도체소자의 제조방법에 있어서는 반도체소자가 고집적화함에 따라 게이트 산화막의 두께가 감소되고, 그에 따라 항복 전압 및 문턱전압이 낮아지며, 핫 캐리어에 취약하여 그로 인한 트랜지스터의 신뢰도가 저하되는 문제점이 발생하였다.
본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 게이트 절연막을 형성할 때 게이트 전극 양측 하부의 게이트 절연막의 두께를 게이트 전극의 중앙부보다 두껍게 형성하여 항복 전압 및 문턱전압 특성을 유지시켜 신뢰도를 향상시킨 반도체소자의 제조방벙을 제공하는데 그 목적이 있다.
도 1은 종래 반도체소자의 트랜지스터 단면구조도
도 2는 종래 반도체소자의 트랜지스터 회로 구성도
도 3a 내지 도 3i는 본 발명 반도체소자의 트랜지스터 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 절연막
13 : 불순물 이온 주입 영역 14 : 게이트 산화막
15a : 게이트 전극 16 : 고융점금속
17 : 캡 게이트 절연막 18 : 측벽 스페이서
19 : 소오스/드레인 영역
본 발명에 따른 반도체소자의 제조방법은 반도체기판상에 절연막을 형성하는 단계, 게이트 전극 영역을 정의하여 상기 게이트 전극 영역보다 좁은 폭으로 상기 반도체기판에 불순물 이온을 주입하는 단계, 상기 절연막을 제거한후 상기 반도체기판을 열처리하여 단차를 갖는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상의 상기 게이트 전극 영역에 게이트 전극을 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3i는 본 발명 반도체소자의 제조공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(11)상에 절연막(12)을 형성한다. 이때, 상기 절연막(12)은 희생(sacrificial) 산화막이다.
도 3b에 나타낸 바와 같이, 상기 절연막(12)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 게이트 전극 영역을 정의하여 게이트 전극 영역보다 좁은 폭으로 제거되도록 감광막(PR)을 패터닝한다.
도 3c에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용하여 상기 반도체기판(11)에 선택적으로 불순물 이온을 주입하여 불순물 이온 주입 영역(13)을 형성한다. 이때, 상기 불순물 이온은 상기 반도체기판(11) 표면의 산화를 감소시키기 위하여 주입하는 것으로 바람직하게는 질소(Nitrogen)이온을 사용한다.
도 3d에 나타낸 바와 같이, 상기 감광막(PR)과 절연막(12)을 제거한다.
도 3e에 나타낸 바와 같이, 상기 반도체기판(11)을 산화시켜 상기 반도체기판(11)상에 게이트 산화막(14)을 형성한다. 이때, 상기 불순물 이온 주입 영역(13)에 주입된 질소이온에 의해 불순물 이온 주입 영역(13)상부의 반도체기판(11)은 그 이외의 부분보다 얇은 두께의 산화막이 형성된다. 결국, 산화가 덜 진행되어 상기 불순물 이온 주입 영역(13)상측의 게이트 산화막(14)은 그 이외의 부분의 게이트 산화막(14)에 비하여 얇은(thin) 두께로 형성된다.
도 3f에 나타낸 바와 같이, 상기 게이트 산화막(14)상에 폴리실리콘층(15), 고융점금속(16) 및 캡 게이트 절연막(17)을 차례로 형성한다. 이때, 상기 고융점금속(16)은 WSix와 같은 고융점 실리사이드로 형성하고, 상기 게이트 절연막(17)은 HLD(High temperature Low pressure Dielectric)를 사용하여 형성한다.
도 3g에 나타낸 바와 같이, 게이트 전극 영역을 정의하여 게이트 전극 영역에만 남도록 상기 캡 게이트 절연막(17), 고융점금속(16) 및 폴리실리콘층(15)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(15a)을 형성한다. 이어서, 상기 게이트 전극(15a)을 마스크로 이용하여 저농도 소오스/드레인 영역을 형성하기 위한 이온주입공정을 실시한다. 이때, 상기 게이트 전극 영역은 도 3b에 나타낸 바와 같은 감광막(PR) 패터닝공정보다 넓은 폭으로 패터닝한다. 즉, 상기 게이트 전극 영역을 중앙부(C) 및 양측 에지부(E1)(E2)로 구분하였을 경우 상기 게이트 전극(15a) 중앙부(C)는 비교적 두께가 얇은 게이트 산화막(14)상에 위치하도록 하는 것이고, 그 양측 에지부(E1)(E2)는 비교적 두께가 두꺼운 게이트 산화막(14)상에 위치하도록 정의한 것이다.
도 3h에 나타낸 바와 같이, 상기 캡 게이트 절연막(17), 고융점금속(16) 및 게이트 전극(15a)의 측면에 측벽 스페이서(18)를 형성한다. 이어서, 상기 게이트 전극(15a) 및 측벽 스페이서(18)를 마스크로 이용하여 고농도 소오스/드레인 영역을 형성하기 위한 이온주입공정을 실시한다.
도 3i에 나타낸 바와 같이, 상기 저농도 및 고농도 소오스/드레인 영역을 형성하기 위하여 주입된 이온을 열처리하여 확산시켜 LDD 구조의 소오스/드레인 영역(19)을 형성한다.
본 발명에 따른 반도체소자의 제조방법에 있어서는 게이트 전극 하부의 게이트 산화막의 두께를 게이트 전극의 중앙부보다 그 양측 에지부에서 더 두껍도록 하여 게이트 산화막의 두께가 얇기 때문에 발생하였던 항복 전압 및 문턱전압이 낮아지는 것을 방지하고, 핫 캐리어 효과에 취약하던 문제점을 방지하여 트랜지스터의 신뢰도를 향상시킨 반도체소자의 제조방법을 제공할 수 있는 효과가 있다.
Claims (4)
- 반도체기판상에 절연막을 형성하는 단계;게이트 전극 영역을 정의하여 상기 게이트 전극 영역보다 좁은 폭으로 상기 반도체기판에 불순물 이온을 주입하는 단계;상기 절연막을 제거한후 상기 반도체기판을 열처리하여 단차를 갖는 게이트 절연막을 형성하는 단계;상기 게이트 절연막상의 상기 게이트 전극 영역에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물 이온은 상기 반도체기판의 산화가 잘이루어지지 않도록 하기 위하여 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 불순물 이온은 질소이온인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 단차를 갖는 게이트 절연막은 상기 불순물 이온이 주입된 부분의 게이트 절연막의 두께가 그 이외의 부분에 형성된 게이트 절연막의 두께보다 얇도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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- 1997-11-12 KR KR1019970059500A patent/KR100252870B1/ko not_active IP Right Cessation
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| KR100973269B1 (ko) | 2008-04-18 | 2010-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR19990039405A (ko) | 1999-06-05 |
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