JPH0465122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0465122A JPH0465122A JP2178082A JP17808290A JPH0465122A JP H0465122 A JPH0465122 A JP H0465122A JP 2178082 A JP2178082 A JP 2178082A JP 17808290 A JP17808290 A JP 17808290A JP H0465122 A JPH0465122 A JP H0465122A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特にコ
ンタクトホールの埋め込みに使用されるものである。
ンタクトホールの埋め込みに使用されるものである。
（従来の技術）
従来、半導体装置のコンタクトホール部では、主に、コ
ンタクトホールを開孔後、スパッタ法を用いて金属配線
を形成する方法が採用されてきた。
ンタクトホールを開孔後、スパッタ法を用いて金属配線
を形成する方法が採用されてきた。
ところが、素子の微細化に伴って、コンタクトホルのア
スペクト比が大きくなり、このためコンタクトホール部
で十分なステップカバレージを確保することが難しくな
ってきた。
スペクト比が大きくなり、このためコンタクトホール部
で十分なステップカバレージを確保することが難しくな
ってきた。
このような事情から、近年、コンタクトホールへ低抵抗
材料を埋め込む技術が注目かつ検討されてきている。そ
の−手法として、コンタクトホールへ多結晶シリコンを
埋め込む方法か知られている。この方法では、多結晶シ
リコンで作ったプラグ（コンタクトホールに埋め込んだ
導電材をいう。以下同じ。）自体の抵抗を下げるために
、多結晶シリコンに不純物をドーピングしなければなら
ない。なお、不純物の導入法には、多結晶シリコンから
なるプラグを形成後、その上から不純物をイオン注入す
る方法が最も簡易な方法として知られている。また、こ
の方法では、非常に高い加速電圧を加え、イオンをプラ
グ内の深い場所へ注入することが必要条件とされている
。ところが、イオンに高加速を与える装置は高価である
。また、コンタクトホールの深さに大小様々な相違があ
る場合には、−度にイオン注入を行うと、全てのプラグ
について、その深い場所に均一にイオンを注入すること
は不可能である。その結果、例えば浅いコンタクトホー
ルに加速電圧を合わせた際には、深いコンタクトホール
においては、そのプラグの下部まで不純物が到達できず
、全てのプラグの抵抗値を十分に下げることができない
という欠点かある。
材料を埋め込む技術が注目かつ検討されてきている。そ
の−手法として、コンタクトホールへ多結晶シリコンを
埋め込む方法か知られている。この方法では、多結晶シ
リコンで作ったプラグ（コンタクトホールに埋め込んだ
導電材をいう。以下同じ。）自体の抵抗を下げるために
、多結晶シリコンに不純物をドーピングしなければなら
ない。なお、不純物の導入法には、多結晶シリコンから
なるプラグを形成後、その上から不純物をイオン注入す
る方法が最も簡易な方法として知られている。また、こ
の方法では、非常に高い加速電圧を加え、イオンをプラ
グ内の深い場所へ注入することが必要条件とされている
。ところが、イオンに高加速を与える装置は高価である
。また、コンタクトホールの深さに大小様々な相違があ
る場合には、−度にイオン注入を行うと、全てのプラグ
について、その深い場所に均一にイオンを注入すること
は不可能である。その結果、例えば浅いコンタクトホー
ルに加速電圧を合わせた際には、深いコンタクトホール
においては、そのプラグの下部まで不純物が到達できず
、全てのプラグの抵抗値を十分に下げることができない
という欠点かある。
そこで、このような課題を解決するために、例えば特開
平１−２０−５５２５号虜報に記載されているような提
案がある。以下、この提案による方法について、第３図
（ａ）乃至（ｆ）を参照しながら説明する。
平１−２０−５５２５号虜報に記載されているような提
案がある。以下、この提案による方法について、第３図
（ａ）乃至（ｆ）を参照しながら説明する。
まず、同図（ａ）に示すように、半導体基板３０１の表
面にシリコン酸化膜からなる絶縁層３０２を形成する。
面にシリコン酸化膜からなる絶縁層３０２を形成する。
また、例えばＭＯＳｌ−ランジスタのソース領域３０３
上にコンタクトホール３０４を開孔する。次に、同図（
ｂ）に示すように、ＣＶＤ法によって第１の多結晶シリ
コン層３０５を比較的に薄く堆積形成する。次に、同図
（Ｃ）に示すように、コンタクトホール３０４内部の第
１の多結晶シリコン層３０５に不純物をイオン注入し、
コンタクトホール底部の第１の多結晶シリコン層３０５
ａを低抵抗化させる。次に、同図（ｄ）に示すように、
コンタクトホール側壁部の第１の多結晶シリコン層３０
５ｂを低抵抗化させるため、コンタクトホール側壁部の
第１の多結晶シリコン層３０５ｂに例えば不純物を塗布
する。次に、同図（ｅ）に示すように、ＣＶＤ法によっ
て第１の多結晶シリコン層３０５上に第２の多結晶シリ
コン層３０６を堆積形成する。次に、同図（ｆ）に示す
ように、第１及び第２の多結晶シリコン層３０５．３０
６をエッチバックし除去する。また、コンタクトホール
側壁部の第１の多結晶シリコン層３０５ｂに塗布した不
純物を熱拡散させ、コンタクトホール内部の第２の多結
晶シリコン層３０６を低抵抗化させる。これにより、コ
ンタクトホール内部に低抵抗の多結晶シリコンからなる
プラグが形成される。
上にコンタクトホール３０４を開孔する。次に、同図（
ｂ）に示すように、ＣＶＤ法によって第１の多結晶シリ
コン層３０５を比較的に薄く堆積形成する。次に、同図
（Ｃ）に示すように、コンタクトホール３０４内部の第
１の多結晶シリコン層３０５に不純物をイオン注入し、
コンタクトホール底部の第１の多結晶シリコン層３０５
ａを低抵抗化させる。次に、同図（ｄ）に示すように、
コンタクトホール側壁部の第１の多結晶シリコン層３０
５ｂを低抵抗化させるため、コンタクトホール側壁部の
第１の多結晶シリコン層３０５ｂに例えば不純物を塗布
する。次に、同図（ｅ）に示すように、ＣＶＤ法によっ
て第１の多結晶シリコン層３０５上に第２の多結晶シリ
コン層３０６を堆積形成する。次に、同図（ｆ）に示す
ように、第１及び第２の多結晶シリコン層３０５．３０
６をエッチバックし除去する。また、コンタクトホール
側壁部の第１の多結晶シリコン層３０５ｂに塗布した不
純物を熱拡散させ、コンタクトホール内部の第２の多結
晶シリコン層３０６を低抵抗化させる。これにより、コ
ンタクトホール内部に低抵抗の多結晶シリコンからなる
プラグが形成される。
上記提案による製造方法によれば、コンタクトホール内
部のプラグが、第１及び第２の多結晶シリコン層３０５
，３０６に因り形成されているため、それぞれの多結晶
シリコン層は薄くなり、不純物の導入も容易となってい
る。
部のプラグが、第１及び第２の多結晶シリコン層３０５
，３０６に因り形成されているため、それぞれの多結晶
シリコン層は薄くなり、不純物の導入も容易となってい
る。
しかしながら、第２の多結晶シリコン層３０６を堆積形
成する前に、第１の多結晶シリコン層３０５中には不純
物か導入されている。このため、第１の多結晶シリコン
層３０５の表面には自然酸化膜が成長し易くなっている
。つまり、プラグを形成した後に不純物を導入する前者
の従来例においてもコンタクトホール部における半導体
基板表面には自然酸化膜は成長するが、上記提案による
後者の従来例では、さらに第１及び第２の多結晶シリコ
ン層３０５，３０６間にも自然酸化膜が成長している。
成する前に、第１の多結晶シリコン層３０５中には不純
物か導入されている。このため、第１の多結晶シリコン
層３０５の表面には自然酸化膜が成長し易くなっている
。つまり、プラグを形成した後に不純物を導入する前者
の従来例においてもコンタクトホール部における半導体
基板表面には自然酸化膜は成長するが、上記提案による
後者の従来例では、さらに第１及び第２の多結晶シリコ
ン層３０５，３０６間にも自然酸化膜が成長している。
即ち、後者の従来例では、半導体基板３０１と第１の多
結晶シリコン層３０５との間、及び第１の多結晶シリコ
ン層３０５と第２の多結晶シリコン層３０６との間に自
然酸化膜がそれぞれ形成されているため、高抵抗を直列
に挾むことになり、プラグ抵抗値の増大をもたらすとい
う欠点がある。
結晶シリコン層３０５との間、及び第１の多結晶シリコ
ン層３０５と第２の多結晶シリコン層３０６との間に自
然酸化膜がそれぞれ形成されているため、高抵抗を直列
に挾むことになり、プラグ抵抗値の増大をもたらすとい
う欠点がある。
（発明が解決しようとする課題）
このように、従来は、コンタクトホール内に一度に多結
晶シリコンを埋め込む方法では、コンタクトホールの深
さに相違がある場合、所定のプラグについては、十分に
抵抗を下げることができないという欠点かあった。また
、プラグを多結晶シリコンの積層で構成する方法では、
基板と多結晶シリコンとの間、及び多結晶シリコンと多
結晶シリコンとの界面にそれぞれ自然酸化膜が形成され
るという欠点があった。
晶シリコンを埋め込む方法では、コンタクトホールの深
さに相違がある場合、所定のプラグについては、十分に
抵抗を下げることができないという欠点かあった。また
、プラグを多結晶シリコンの積層で構成する方法では、
基板と多結晶シリコンとの間、及び多結晶シリコンと多
結晶シリコンとの界面にそれぞれ自然酸化膜が形成され
るという欠点があった。
本発明は、上記欠点を解決すべくなされたものであり、
低抵抗なプラグによりコンタクトホールを埋め込むこと
ができる半導体装置の製造方法を提供することを目的と
する。
低抵抗なプラグによりコンタクトホールを埋め込むこと
ができる半導体装置の製造方法を提供することを目的と
する。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置の製造
方法は、まず、半導体基板上に導電層へ達するコンタク
トホールを形成する。この後、前記コンタクトホールを
含む領域に第１の多結晶シリコンを堆積し、前記第１の
多結晶シリコンに不純物を導入する。また、前記第１の
多結晶シリコン上に多結晶シリコンとは異なる低抵抗材
料を堆積し、又前記低抵抗材料上に第２の多結晶シリコ
ンを堆積することにより、前記コンタクトホルを完全に
埋め込む。さらに、熱処理を行うことにより、前記不純
物を拡散させると共に前記低抵抗材料をシリサイド化さ
せる。この後、エッチバックを行い、前記コンタクトホ
ール内に前記第１及び第２の多結晶シリコン並びに前記
シリサイド化された低抵抗材料からなる積層を残存させ
るというものである。
方法は、まず、半導体基板上に導電層へ達するコンタク
トホールを形成する。この後、前記コンタクトホールを
含む領域に第１の多結晶シリコンを堆積し、前記第１の
多結晶シリコンに不純物を導入する。また、前記第１の
多結晶シリコン上に多結晶シリコンとは異なる低抵抗材
料を堆積し、又前記低抵抗材料上に第２の多結晶シリコ
ンを堆積することにより、前記コンタクトホルを完全に
埋め込む。さらに、熱処理を行うことにより、前記不純
物を拡散させると共に前記低抵抗材料をシリサイド化さ
せる。この後、エッチバックを行い、前記コンタクトホ
ール内に前記第１及び第２の多結晶シリコン並びに前記
シリサイド化された低抵抗材料からなる積層を残存させ
るというものである。
また、本発明の半導体装置の製造方法は、まず、半導体
基板上に導電層へ達するコンタクトホルを形成する。こ
の後、前記コンタクトホールを含む領域に第１の多結晶
シリコンを堆積し、前記第１の多結晶シリコンに不純物
を導入する。また、前記第１の結晶シリコンの表面領域
に金属イオンをイオン注入する。次に、前記第１の多結
晶シリコン上に第２の多結晶シリコンを堆積し、前記コ
ンタクトホールを完全に埋め込む。さらに、熱処理を行
うことにより、前記不純物を拡散させると共に前記第１
及び第２の多結晶シリコン間に金属シリサイドを形成す
る。この後、エッチバックを行い、前記コンタクトホー
ル内に前記第１及び第２の多結晶シリコン並びに前記金
属シリサイドからなる積層を残存させるというものであ
る。
基板上に導電層へ達するコンタクトホルを形成する。こ
の後、前記コンタクトホールを含む領域に第１の多結晶
シリコンを堆積し、前記第１の多結晶シリコンに不純物
を導入する。また、前記第１の結晶シリコンの表面領域
に金属イオンをイオン注入する。次に、前記第１の多結
晶シリコン上に第２の多結晶シリコンを堆積し、前記コ
ンタクトホールを完全に埋め込む。さらに、熱処理を行
うことにより、前記不純物を拡散させると共に前記第１
及び第２の多結晶シリコン間に金属シリサイドを形成す
る。この後、エッチバックを行い、前記コンタクトホー
ル内に前記第１及び第２の多結晶シリコン並びに前記金
属シリサイドからなる積層を残存させるというものであ
る。
（作用）
このような方法によれば、第１の多結晶シリコン上には
、多結晶シリコンとは異なる低抵抗材料が堆積されてい
る。即ち、第２の多結晶シリコンを堆積した後の熱処理
工程において、第１の多結晶シリコン中の不純物を拡散
させる際、同時に低抵抗材料が第１及び第２の多結晶シ
リコンと反応し、シリサイドが形成される。このため、
第１及び第２の多結晶シリコン間に存在する自然酸化膜
は破壊され、低抵抗なプラグが形成される。
、多結晶シリコンとは異なる低抵抗材料が堆積されてい
る。即ち、第２の多結晶シリコンを堆積した後の熱処理
工程において、第１の多結晶シリコン中の不純物を拡散
させる際、同時に低抵抗材料が第１及び第２の多結晶シ
リコンと反応し、シリサイドが形成される。このため、
第１及び第２の多結晶シリコン間に存在する自然酸化膜
は破壊され、低抵抗なプラグが形成される。
また、第１の結晶シリコンの表面領域には、金属イオン
かイオン注入されている。即ち、第２の多結晶シリコン
を形成した後の熱処理工程において、第１の多結晶シリ
コン中の不純物を拡散させる際、同時に第１及び第２の
多結晶シリコン間に金属シリサイドが形成される。この
ため、第１及び第２の多結晶シリコン層間に存在する自
然酸化膜は破壊され、低抵抗なプラグが形成される。
かイオン注入されている。即ち、第２の多結晶シリコン
を形成した後の熱処理工程において、第１の多結晶シリ
コン中の不純物を拡散させる際、同時に第１及び第２の
多結晶シリコン間に金属シリサイドが形成される。この
ため、第１及び第２の多結晶シリコン層間に存在する自
然酸化膜は破壊され、低抵抗なプラグが形成される。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図（ａ）乃至（ｈ）は、本発明の第１の実施例に係
わる半導体装置の製造方法を示す断面図である。
わる半導体装置の製造方法を示す断面図である。
まず、同図（ａ）に示すように、Ｐ型半導体基板１０１
の表面領域には、例えばＭＯＳｌ−ランジスタのソース
領域となるＮ型の拡散層１０２を形成する。また、Ｐ型
半導体基板１０１上には、絶縁層（例えば酸化シリコン
）１０３を堆積形成する。さらに、絶縁層１０３上には
、絶縁層１０４を堆積形成する。この後、絶縁層１０３
゜１０４に拡散層１０２へ達するコンタクトホール１０
５を開孔する。次に、同図（ｂ）に示すように、例えば
ＬＰＣＶＤ法を用いて全面に多結晶シリコン層１０６を
５００人程度に堆積形成する。
の表面領域には、例えばＭＯＳｌ−ランジスタのソース
領域となるＮ型の拡散層１０２を形成する。また、Ｐ型
半導体基板１０１上には、絶縁層（例えば酸化シリコン
）１０３を堆積形成する。さらに、絶縁層１０３上には
、絶縁層１０４を堆積形成する。この後、絶縁層１０３
゜１０４に拡散層１０２へ達するコンタクトホール１０
５を開孔する。次に、同図（ｂ）に示すように、例えば
ＬＰＣＶＤ法を用いて全面に多結晶シリコン層１０６を
５００人程度に堆積形成する。
この後、ミキシングを行うこと、及び多結晶シリコン層
１０６中に不純物を導入することを目的として、多結晶
シリコン層１０６上から例えばヒ素（Ａｓ）をイオン注
入する。ここで、図示してないが、Ｐ型の不純物領域に
達するコンタクトホールに対しては、例えばＢＦ２をイ
オン注入する。
１０６中に不純物を導入することを目的として、多結晶
シリコン層１０６上から例えばヒ素（Ａｓ）をイオン注
入する。ここで、図示してないが、Ｐ型の不純物領域に
達するコンタクトホールに対しては、例えばＢＦ２をイ
オン注入する。
なお、上記イオン注入の方法としては、例えばイオンの
入射方向を半導体基板１０１の法線方向に対して数度以
上の角度を付け、かつ、半導体基板１０１をその平面内
で自転させることにより行うことができる。この場合、
コンタクトホール１０５側壁の多結晶シリコン層１０６
にも不純物を導入することができる。次に、同図（ｃ）
に示すように、多結晶シリコン層１０６上には、例えば
スパッタ法を用いてチタン（Ｔｉ）層１０７を２００人
程度に堆積形成する。ここで、図示してないが、多結晶
シリコン層１０６の表面には自然酸化膜（ＳｉＯ２）が
形成されており、よって多結晶シリコン層１０６とチタ
ン層１０７との間には自然酸化膜が介在していることに
なる。次に、同図（ｄ）に示すように、例えばＬＰＣＶ
Ｄ法を用いて全面に多結晶シリコン層１０８を２０００
人程度に堆積形成する。この後、多結晶シリコン層１０
８上から例えばリン（Ｐ）を、半導体基板１０１に対し
所定の角度を付け、がっ、半導体基板１０１を自転させ
ながらイオン注入する。ここで、図示してないが、Ｐ型
の不純物領域に達するコンタクトホールに対しては、例
えばボロン（Ｂ）をイオン注入する。なお、このイオン
注入は、後述する熱処理工程で、後述する多結晶シリコ
ン層の抵抗値を下げることを目的として行われる。次に
、同図（ｅ）に示すように、多結晶シリコン層１０８上
には、例えばスパッタ法を用いてチタン層１０９を２０
０人程度に堆積形成する。ここで、図示してないが、多
結晶シリコン層１０８の表面には自然酸化膜（Ｓ ｉＯ
２）が形成されており、よって多結晶シリコン層１０８
とチタン層１０９との間には自然酸化膜が介在している
ことになる。次に、同図（ｆ）に示すように、例えばＬ
ＰＣＶＤ法を用いて全面に多結晶シリコン層１１０を堆
積形成し、コンタクトホール１０５を完全に埋め込む。
入射方向を半導体基板１０１の法線方向に対して数度以
上の角度を付け、かつ、半導体基板１０１をその平面内
で自転させることにより行うことができる。この場合、
コンタクトホール１０５側壁の多結晶シリコン層１０６
にも不純物を導入することができる。次に、同図（ｃ）
に示すように、多結晶シリコン層１０６上には、例えば
スパッタ法を用いてチタン（Ｔｉ）層１０７を２００人
程度に堆積形成する。ここで、図示してないが、多結晶
シリコン層１０６の表面には自然酸化膜（ＳｉＯ２）が
形成されており、よって多結晶シリコン層１０６とチタ
ン層１０７との間には自然酸化膜が介在していることに
なる。次に、同図（ｄ）に示すように、例えばＬＰＣＶ
Ｄ法を用いて全面に多結晶シリコン層１０８を２０００
人程度に堆積形成する。この後、多結晶シリコン層１０
８上から例えばリン（Ｐ）を、半導体基板１０１に対し
所定の角度を付け、がっ、半導体基板１０１を自転させ
ながらイオン注入する。ここで、図示してないが、Ｐ型
の不純物領域に達するコンタクトホールに対しては、例
えばボロン（Ｂ）をイオン注入する。なお、このイオン
注入は、後述する熱処理工程で、後述する多結晶シリコ
ン層の抵抗値を下げることを目的として行われる。次に
、同図（ｅ）に示すように、多結晶シリコン層１０８上
には、例えばスパッタ法を用いてチタン層１０９を２０
０人程度に堆積形成する。ここで、図示してないが、多
結晶シリコン層１０８の表面には自然酸化膜（Ｓ ｉＯ
２）が形成されており、よって多結晶シリコン層１０８
とチタン層１０９との間には自然酸化膜が介在している
ことになる。次に、同図（ｆ）に示すように、例えばＬ
ＰＣＶＤ法を用いて全面に多結晶シリコン層１１０を堆
積形成し、コンタクトホール１０５を完全に埋め込む。
次に、同図（ｇ）に示すように、熱処理工程として、例
えば窒素（Ｎ）雰囲気中で約８５０℃のアニールを施す
。これによって、上記二つのイオン注入により導入され
た不純物を多結晶シリコン層１０６，１０８，１１０中
へ拡散させる。この時、チタン層１０７，１０９は、多
結晶シリコン層１０６，１０８，１１０とシリサイド反
応を起こし、チタンシリサイド層（ＴｉＳｉ２）１１１
，１１２を形成する。この反応では、チタン層１０７，
１０９とシリコンとが反応するため、界面に存在する自
然酸化膜（Ｓ１０２）は、この反応により破壊されてし
まう。ここで、シリサイド反応が拡散層１０２まで進行
し、接合破壊が起こらないように、チタン層１０７．１
０９の厚さ及び熱処理の時間が調整されていることは言
うまでもない。次に、同図（ｈ）に示すように、積層さ
れた多結晶シリコン層１０６．１０８，１１０、並びに
チタンシリサイド層１１１，１１２をエッチバックして
除去する。
えば窒素（Ｎ）雰囲気中で約８５０℃のアニールを施す
。これによって、上記二つのイオン注入により導入され
た不純物を多結晶シリコン層１０６，１０８，１１０中
へ拡散させる。この時、チタン層１０７，１０９は、多
結晶シリコン層１０６，１０８，１１０とシリサイド反
応を起こし、チタンシリサイド層（ＴｉＳｉ２）１１１
，１１２を形成する。この反応では、チタン層１０７，
１０９とシリコンとが反応するため、界面に存在する自
然酸化膜（Ｓ１０２）は、この反応により破壊されてし
まう。ここで、シリサイド反応が拡散層１０２まで進行
し、接合破壊が起こらないように、チタン層１０７．１
０９の厚さ及び熱処理の時間が調整されていることは言
うまでもない。次に、同図（ｈ）に示すように、積層さ
れた多結晶シリコン層１０６．１０８，１１０、並びに
チタンシリサイド層１１１，１１２をエッチバックして
除去する。
この時、絶縁層１０４がエッチバックのストッパーとな
るため、絶縁層１０３のオーバーエツチングを防止する
ことができる。なお、絶縁層１０４には、コンタクトホ
ール１０５の埋め込み材料、例えば多結晶シリコンとは
エツチング選択比が異なる材料、例えば酸化シリコンが
使用される。これにより、コンタクトホール１０５内に
低抵抗の積層プラグが形成される。この後、図示してな
いが、通常の配線加工工程に従って、例えばＡＩ −Ｓ
１−Ｃｕ／Ｔ ｉ Ｎ／Ｔ ｉ等を前記積層プラグ上
を含む領域に配し、拡散層１０２との間に低抵抗コンタ
クトを形成する。
るため、絶縁層１０３のオーバーエツチングを防止する
ことができる。なお、絶縁層１０４には、コンタクトホ
ール１０５の埋め込み材料、例えば多結晶シリコンとは
エツチング選択比が異なる材料、例えば酸化シリコンが
使用される。これにより、コンタクトホール１０５内に
低抵抗の積層プラグが形成される。この後、図示してな
いが、通常の配線加工工程に従って、例えばＡＩ −Ｓ
１−Ｃｕ／Ｔ ｉ Ｎ／Ｔ ｉ等を前記積層プラグ上
を含む領域に配し、拡散層１０２との間に低抵抗コンタ
クトを形成する。
このような構成によれば、熱処理工程において、チタン
層１０７，１０９は、多結晶シリコン層１０６，１０８
，１１０とシリサイド反応を起こしている。このため、
多結晶シリコン層１０６゜１０８．１１０の界面に存在
する自然酸化膜は破壊されると共に、これにより形成さ
れるチタンシリサイド層１１１，１１２の抵抗値は低い
ため、埋め込み層全体の抵抗値を下げることができる。
層１０７，１０９は、多結晶シリコン層１０６，１０８
，１１０とシリサイド反応を起こしている。このため、
多結晶シリコン層１０６゜１０８．１１０の界面に存在
する自然酸化膜は破壊されると共に、これにより形成さ
れるチタンシリサイド層１１１，１１２の抵抗値は低い
ため、埋め込み層全体の抵抗値を下げることができる。
なお、上記第１の実施例において、半導体基板１０１と
多結晶シリコン層１０６との間にもチタン層を形成する
ことも可能である。しかし、この場合には、半導体基板
１０１とチタン層とのシリサイド反応により、シリサイ
ド層が拡散層１０２に食い込み、接合リークを誘引する
原因となる。このため、半導体基板１０１と多結晶シリ
コン層１０６との間に形成される自然酸化膜は、イオン
注入によるミキシングによって破壊するのが好ましい。
多結晶シリコン層１０６との間にもチタン層を形成する
ことも可能である。しかし、この場合には、半導体基板
１０１とチタン層とのシリサイド反応により、シリサイ
ド層が拡散層１０２に食い込み、接合リークを誘引する
原因となる。このため、半導体基板１０１と多結晶シリ
コン層１０６との間に形成される自然酸化膜は、イオン
注入によるミキシングによって破壊するのが好ましい。
また、上記第１の実施例では、不純物を熱拡散した後に
エッチバックを行っている。これは、エッチバックを行
った後に不純物を熱拡散する場合に比較し、コンタクト
ホール１０５周辺の多結晶シリコン層１０６，１０８，
１１０がらも不純物が拡散してくるため、積層プラグの
上部においても不純物濃度を十分に高く維持できるから
である。なお、エッチバックを行った後に不純物拡散を
行っても構わない。
エッチバックを行っている。これは、エッチバックを行
った後に不純物を熱拡散する場合に比較し、コンタクト
ホール１０５周辺の多結晶シリコン層１０６，１０８，
１１０がらも不純物が拡散してくるため、積層プラグの
上部においても不純物濃度を十分に高く維持できるから
である。なお、エッチバックを行った後に不純物拡散を
行っても構わない。
第２図（ａ）乃至（ｃ）は、本発明の第２の実施例に係
わる半導体装置の製造方法を示す断面図である。
わる半導体装置の製造方法を示す断面図である。
この実施例は、前記第１の実施例における多結晶シリコ
ン層１０６又は１０８が多結晶シリコンの積層となった
場合を示すものである。
ン層１０６又は１０８が多結晶シリコンの積層となった
場合を示すものである。
まず、同図（ａ）に示すように、Ｐ型半導体基板２０１
の表面領域にＮ型の拡散層２０２を形成した後、基板２
０１上に絶縁層２０３，２０４をそれぞれ堆積形成する
。この後、絶縁層２０３゜２０４に拡散層２０２へ達す
るコンタクトホール２０５を開孔する。また、例えばＬ
ＰＣＶＤ法を用いて全面に多結晶シリコン層２０６を堆
積形成する。さらに、多結晶シリコン層２０６上から例
えばヒ素（Ａｓ）をイオン注入する。次に、同図（ｂ）
に示すように、例えばＬＰＣＶＤ法を用いて全面に多結
晶シリコン層２０７を堆積形成する。
の表面領域にＮ型の拡散層２０２を形成した後、基板２
０１上に絶縁層２０３，２０４をそれぞれ堆積形成する
。この後、絶縁層２０３゜２０４に拡散層２０２へ達す
るコンタクトホール２０５を開孔する。また、例えばＬ
ＰＣＶＤ法を用いて全面に多結晶シリコン層２０６を堆
積形成する。さらに、多結晶シリコン層２０６上から例
えばヒ素（Ａｓ）をイオン注入する。次に、同図（ｂ）
に示すように、例えばＬＰＣＶＤ法を用いて全面に多結
晶シリコン層２０７を堆積形成する。
また、多結晶シリコン層２０７上から例えばリン（Ｐ）
をイオン注入する。この後、例えばスパッタ法を用いて
多結晶シリコン層２０７上にチタン層２０８を堆積形成
する。また、ＬＰＣＶＤ法を用いて全面に多結晶シリコ
ン層２０９を堆積形成し、コンタクトホール２０５を完
全に埋め込む。
をイオン注入する。この後、例えばスパッタ法を用いて
多結晶シリコン層２０７上にチタン層２０８を堆積形成
する。また、ＬＰＣＶＤ法を用いて全面に多結晶シリコ
ン層２０９を堆積形成し、コンタクトホール２０５を完
全に埋め込む。
次に、同図（ｃ）に示すように、熱処理を施すことによ
って、上記二つのイオン注入により導入された不純物を
多結晶シリコン層２０６，２０７゜２０９中へ拡散させ
る。この時、チタン層２０８は、多結晶シリコン層２０
７．２０９とシリサイド反応を起こし、チタンシリサイ
ド層（ＴｉＳｉ２）２１０を形成するが、このシリサイ
ド反応が多結晶シリコン層２０６及び２０７の界面にま
で及ぶような条件で熱処理を行う。これにより、多結晶
シリコン層２０６．２０７及び２０９の界面に存在する
自然酸化膜（Ｓ１０．２）が破壊される。この後、図示
してないが、積層された多結晶シリコン層２０６，２０
７，２０９、並びにチタンシリサイド層２１０を絶縁層
２０４をストッパーとしてエッチバックにより除去する
。
って、上記二つのイオン注入により導入された不純物を
多結晶シリコン層２０６，２０７゜２０９中へ拡散させ
る。この時、チタン層２０８は、多結晶シリコン層２０
７．２０９とシリサイド反応を起こし、チタンシリサイ
ド層（ＴｉＳｉ２）２１０を形成するが、このシリサイ
ド反応が多結晶シリコン層２０６及び２０７の界面にま
で及ぶような条件で熱処理を行う。これにより、多結晶
シリコン層２０６．２０７及び２０９の界面に存在する
自然酸化膜（Ｓ１０．２）が破壊される。この後、図示
してないが、積層された多結晶シリコン層２０６，２０
７，２０９、並びにチタンシリサイド層２１０を絶縁層
２０４をストッパーとしてエッチバックにより除去する
。
これにより、コンタクトホール２０５内に低抵抗の積層
プラグが形成される。また、通常の配線加工工程に従っ
て、例えばＡｌ１−５ｉ−Ｃｕ／ＴｉＮ／Ｔｉ等を前記
積層プラグ上を含む領域に配し、拡散層２０２との間に
低抵抗コンタクトを形成する。
プラグが形成される。また、通常の配線加工工程に従っ
て、例えばＡｌ１−５ｉ−Ｃｕ／ＴｉＮ／Ｔｉ等を前記
積層プラグ上を含む領域に配し、拡散層２０２との間に
低抵抗コンタクトを形成する。
このような方法によっても、上記第１の実施例と同様の
効果を得ることができる。
効果を得ることができる。
なお、上記第２の実施例において、チタン層２０８は、
多結晶シリコン層２０６及び２０７間に形成してもよい
ことは言うまでもない。
多結晶シリコン層２０６及び２０７間に形成してもよい
ことは言うまでもない。
ここで、上記第１及び第２の実施例では、チタンシリサ
イド層を形成するために、チタンを多結晶シリコン層上
に堆積形成しているが、この他に、例えばチタンその他
の高融点金属イオンを注入することにより、後の熱処理
工程において高融点金属シリサイド層を形成しても同様
の効果を得ることができる。
イド層を形成するために、チタンを多結晶シリコン層上
に堆積形成しているが、この他に、例えばチタンその他
の高融点金属イオンを注入することにより、後の熱処理
工程において高融点金属シリサイド層を形成しても同様
の効果を得ることができる。
また、上記第１及び第２実施例では、多結晶シリコン層
間にチタン（Ｔｉ）を形成しているが、他の高融点金属
であるタングステン（Ｗ）、モリブデン（ＭＯ）、コバ
ルト（ＣＯ）等であってもよく、又Ｔｉ Ｓ ｉ２ 、
ＷＳ ｉ２ 、ＭｏＳ ｉ２等の高融点金属シリサイド
であってもよい。
間にチタン（Ｔｉ）を形成しているが、他の高融点金属
であるタングステン（Ｗ）、モリブデン（ＭＯ）、コバ
ルト（ＣＯ）等であってもよく、又Ｔｉ Ｓ ｉ２ 、
ＷＳ ｉ２ 、ＭｏＳ ｉ２等の高融点金属シリサイド
であってもよい。
さらに、本発明は、拡散層に対するコンタクトの埋め込
み平坦化に加えて、例えばゲート電極上に形成するコン
タクトの埋め込み平坦化にも適用できる。つまり、本発
明のプロセスにより拡散層上とゲート電極上とに、同時
に積層プラグを形成することが可能である。
み平坦化に加えて、例えばゲート電極上に形成するコン
タクトの埋め込み平坦化にも適用できる。つまり、本発
明のプロセスにより拡散層上とゲート電極上とに、同時
に積層プラグを形成することが可能である。
［発明の効果コ
以上、説明したように、本発明の半導体装置の製造方法
によれば、次のような効果を奏する。
によれば、次のような効果を奏する。
コンタクトホールへ多結晶シリコンの積層を埋め込む方
法は、プラグ形成後に不純物を拡散させる方法に比較し
て不純物の導入が大変容易であることに加え、多結晶シ
リコン層の各界面には熱処理工程により形成されるシリ
サイド層が存在している。即ち、熱処理工程で多結晶シ
リコン層の各界面の自然酸化膜は破壊され、最終的に多
結晶シリコン層の各界面の自然酸化膜の残留を防止でき
る。また、シリサイド層は低抵抗であるため、低抵抗な
プラグによりコンタクトホールを埋め込むことが可能に
なる。
法は、プラグ形成後に不純物を拡散させる方法に比較し
て不純物の導入が大変容易であることに加え、多結晶シ
リコン層の各界面には熱処理工程により形成されるシリ
サイド層が存在している。即ち、熱処理工程で多結晶シ
リコン層の各界面の自然酸化膜は破壊され、最終的に多
結晶シリコン層の各界面の自然酸化膜の残留を防止でき
る。また、シリサイド層は低抵抗であるため、低抵抗な
プラグによりコンタクトホールを埋め込むことが可能に
なる。
第１図は本発明の第１の実施例に係わる半導体装置の製
造方法について示す断面図、第ｚ図は本発明の第２の実
施例に係わる半導体装置の製造方法について示す断面図
、第３図は従来の半導体装置の製造方法について示す断
面図である。 １０１・・・半導体基板、１０２・・・拡散層、１０３
，１０４・・・絶縁膜、１０５・・・コンタクトホール
、１０６，１０８，１１０・・・多結晶シリコン層、１
０７，１０９・・・チタン層、１１１，１１２・・・チ
タンシリサイド層。
造方法について示す断面図、第ｚ図は本発明の第２の実
施例に係わる半導体装置の製造方法について示す断面図
、第３図は従来の半導体装置の製造方法について示す断
面図である。 １０１・・・半導体基板、１０２・・・拡散層、１０３
，１０４・・・絶縁膜、１０５・・・コンタクトホール
、１０６，１０８，１１０・・・多結晶シリコン層、１
０７，１０９・・・チタン層、１１１，１１２・・・チ
タンシリサイド層。
Claims (10)
- （１）半導体基板上に導電層へ達するコンタクトホール
を形成する工程と、 前記コンタクトホールを含む領域に第１の多結晶シリコ
ンを堆積する工程と、 前記第１の多結晶シリコンに不純物を導入する工程と、 前記第１の多結晶シリコン上に多結晶シリコンとは異な
る低抵抗材料を堆積する工程と、前記低抵抗材料上に第
２の多結晶シリコンを堆積し、前記コンタクトホールを
完全に埋め込む工程と、 熱処理を行うことにより、前記不純物を拡散させると共
に前記低抵抗材料をシリサイド化させる工程と、 エッチバックを行い、前記コンタクトホール内に前記第
１及び第２の多結晶シリコン並びに前記シリサイド化さ
れた低抵抗材料からなる積層を残存させる工程と を具備することを特徴とする半導体装置の製造方法。 - （２）半導体基板上に導電層へ達するコンタクトホール
を形成する工程と、 前記コンタクトホールを含む領域に第１の多結晶シリコ
ンを堆積する工程と、 前記第１の多結晶シリコンに不純物を導入する工程と、 前記第１の結晶シリコンの表面領域に金属イオンをイオ
ン注入する工程と、 前記第１の多結晶シリコン上に第２の多結晶シリコンを
堆積し、前記コンタクトホールを完全に埋め込む工程と
、 熱処理を行うことにより、前記不純物を拡散させると共
に前記第１及び第２の多結晶シリコン間に金属シリサイ
ドを形成する工程と、 エッチバックを行い、前記コンタクトホール内に前記第
１及び第２の多結晶シリコン並びに前記金属シリサイド
からなる積層を残存させる工程と を具備することを特徴とする半導体装置の製造方法。 - （３）前記第１の多結晶シリコンが、多結晶シリコンの
積層により形成され、かつその積層の上層と下層の形成
の工程の間に不純物を導入する工程を有することを特徴
とする請求項１又は２記載の半導体装置の製造方法。 - （４）前記第２の多結晶シリコンが、多結晶シリコンの
積層により形成され、かつその積層の上層と下層の形成
の工程の間に不純物を導入する工程を有することを特徴
とする請求項１又は２記載の半導体装置の製造方法。 - （５）前記第１の多結晶シリコンが、多結晶シリコンの
積層により形成され、かつその積層の上層と下層の形成
の工程の間に低抵抗材料を堆積する工程を有することを
特徴とする請求項１又は２記載の半導体装置の製造方法
。 - （６）前記第２の多結晶シリコンが、多結晶シリコンの
積層により形成され、かつその積層の上層と下層の形成
の工程の間に低抵抗材料を堆積する工程を有することを
特徴とする請求項１又は２記載の半導体装置の製造方法
。 - （７）前記低抵抗材料は、スパッタ法により形成される
ことを特徴とする請求項１、３、４、５及び６のいずれ
か１項記載の半導体装置の製造方法。 - （８）前記低抵抗材料は、高融点金属又はそのシリサイ
ドであることを特徴とする請求項１、３、４、５及び６
のいずれか１項記載の半導体装置の製造方法。 - （９）前記金属イオンは、高融点金属イオンであること
を特徴とする請求項２乃至６のいずれか１項記載の半導
体装置の製造方法。 - （１０）前記第１の多結晶シリコンへの不純物の導入が
、イオン注入法により行われることを特徴とする請求項
１乃至９のいずれか１項記載の半導体装置の製造方法。
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|---|---|---|---|---|
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Families Citing this family (26)
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|---|---|---|---|---|
| EP0558304B1 (en) * | 1992-02-28 | 2000-01-19 | STMicroelectronics, Inc. | Method of forming submicron contacts |
| KR950012738B1 (ko) * | 1992-12-10 | 1995-10-20 | 현대전자산업주식회사 | 반도체소자의 텅스텐 콘택 플러그 제조방법 |
| US5444302A (en) | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
| GB2278954A (en) * | 1993-06-07 | 1994-12-14 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US5471094A (en) * | 1994-02-24 | 1995-11-28 | Integrated Device Technology, Inc. | Self-aligned via structure |
| JP2978736B2 (ja) * | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
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| TW304297B (ja) * | 1995-09-29 | 1997-05-01 | Intel Corp | |
| US5846881A (en) * | 1995-12-28 | 1998-12-08 | Micron Technology, Inc. | Low cost DRAM metallization |
| US5759905A (en) * | 1995-12-29 | 1998-06-02 | Micron Technology, Inc. | Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening |
| US5730835A (en) * | 1996-01-31 | 1998-03-24 | Micron Technology, Inc. | Facet etch for improved step coverage of integrated circuit contacts |
| US5700716A (en) | 1996-02-23 | 1997-12-23 | Micron Technology, Inc. | Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers |
| KR100250744B1 (ko) * | 1996-06-21 | 2000-05-01 | 김영환 | 반도체 소자의 폴리사이드층 형성 방법 |
| US5858873A (en) * | 1997-03-12 | 1999-01-12 | Lucent Technologies Inc. | Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof |
| US5929526A (en) * | 1997-06-05 | 1999-07-27 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
| US5920763A (en) * | 1997-08-21 | 1999-07-06 | Micron Technology, Inc. | Method and apparatus for improving the structural integrity of stacked capacitors |
| US6048763A (en) * | 1997-08-21 | 2000-04-11 | Micron Technology, Inc. | Integrated capacitor bottom electrode with etch stop layer |
| US6025208A (en) * | 1997-08-27 | 2000-02-15 | The Board Of Trustees Of The Leland Stanford Junior University | Method of making electrical elements on the sidewalls of micromechanical structures |
| US6067680A (en) * | 1998-04-29 | 2000-05-30 | Micron Technology, Inc. | Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening |
| US6423626B1 (en) | 1998-11-02 | 2002-07-23 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
| KR20030001642A (ko) * | 2001-06-25 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
| US20050048766A1 (en) * | 2003-08-31 | 2005-03-03 | Wen-Chieh Wu | Method for fabricating a conductive plug in integrated circuit |
| US7098128B2 (en) * | 2004-09-01 | 2006-08-29 | Micron Technology, Inc. | Method for filling electrically different features |
| KR20110009545A (ko) * | 2009-07-22 | 2011-01-28 | 삼성전자주식회사 | 금속 탄화 전극을 갖는 반도체장치의 형성방법 및 관련된 반도체장치 |
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Family Cites Families (16)
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| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| US4333099A (en) * | 1978-02-27 | 1982-06-01 | Rca Corporation | Use of silicide to bridge unwanted polycrystalline silicon P-N junction |
| US4398335A (en) * | 1980-12-09 | 1983-08-16 | Fairchild Camera & Instrument Corporation | Multilayer metal silicide interconnections for integrated circuits |
| JPS5961033A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 高融点金属シリサイド層の形成方法 |
| JPS59210642A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置の製造方法 |
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| JPS60226174A (ja) * | 1984-04-25 | 1985-11-11 | Matsushita Electronics Corp | 金属硅化物の形成方法 |
| US4818723A (en) * | 1985-11-27 | 1989-04-04 | Advanced Micro Devices, Inc. | Silicide contact plug formation technique |
| KR900003618B1 (ko) * | 1986-05-30 | 1990-05-26 | 후지쓰가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| JPS63119548A (ja) * | 1986-11-07 | 1988-05-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2522924B2 (ja) * | 1986-11-19 | 1996-08-07 | 三洋電機株式会社 | 金属シリサイド膜の形成方法 |
| US4960732A (en) * | 1987-02-19 | 1990-10-02 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPS63299251A (ja) * | 1987-05-29 | 1988-12-06 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01205525A (ja) * | 1988-02-12 | 1989-08-17 | Sony Corp | コンタクトホールの穴埋め方法 |
| KR910005401B1 (ko) * | 1988-09-07 | 1991-07-29 | 경상현 | 비결정 실리콘을 이용한 자기정렬 트랜지스터 제조방법 |
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-
1994
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7351654B2 (en) | 2004-05-19 | 2008-04-01 | Elpida Memory, Inc. | Semiconductor device and method for producing the same |
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