KR20000043563A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 티타늄 폴리사이드 구조의 게이트 전극을 형성함에 있어서, TiSi2막과 폴리실리콘막간의 계면 거칠기를 낮출 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 산화막을 성장하고, 상기 게이트 산화막 상에 비도핑된 비정질 실리콘막을 증착하는 단계; 상기 비도핑된 비정질 실리콘막에 불순물을 이온주입하는 단계; 상기 불순물이 이온주입된 비정질 실리콘막 상에 TiSix막을 증착하는 단계; 열처리 공정을 수행하여 상기 TiSix막을 TiSi2막으로 상변화시킴과 동시에 상기 비정질 실리콘막을 결정질의 폴리실리콘막으로 상변화시키는 단계; 상기 TiSi2막 상에 절연막을 증착하는 단계; 상기 절연막, TiSi2막, 폴리실리콘막, 및 게이트 산화막을 패터닝하여 절연막 패턴 및 티타늄 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 티타늄 폴리사이드 구조의 게이트 전극을 형성함에 있어서, TiSi2막과 폴리실리콘막간의 계면 거칠기를 낮출 수 있는 반도체 소자의 제조방법에 관한 것이다.
모스팻(MOSFET)의 게이트 전극은 일반적으로 폴리실리콘이나, 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층 구조가 주로 이용되어 왔다. 그런데, 반도체 소자의 집적도가 증가함에 따라 게이트 전극의 선폭이 급격히 감소됨으로써, 상기한 전극 재질로는 고집적 소자에서 요구되는 낮은 저항 값을 만족시킬 수 없었다. 이에 따라, 최근에는 폴리실리콘막 상에 TiSi2막을 증착하여 TiSi2막/폴리실리콘막(이하, 티타늄 폴리사이드) 구조로 게이트 전극을 형성하는 연구가 진행되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고, 상기 게이트 산화막(2) 상에 인(P) 또는 비소(As) 등으로 도핑된 폴리실리콘막(3)을 증착한다. 그런 다음, TiSix타켓을 이용한 물리적기상증착(Physical Vapor Deposition : 이하, PVD)법으로 폴리실리콘막(3) 상에 TiSix막(4)을 증착한다. 이 때, TiSix막(4)은 비정질 상태이다.
이어서, 도 1b에 도시된 바와 같이, 수 초 동안 급속열처리(Rapid Thermal Annealing) 공정을 수행하여 비정질 상태인 TiSix막을 결정질의 TiSi2막(5)으로 상변화시킨다.
다음으로, 도 1c에 도시된 바와 같이, 자기정렬콘택(Self Aligned Contact) 등의 후속 공정을 위해, TiSi2막(5) 상에 산화막 또는 질화막으로된 절연막을 증착하고, 상기 절연막과, TiSi2막(5), 폴리실리콘막(3) 및 게이트 산화막(2)을 패터닝하여, 절연막 패턴(6) 및 티타늄 폴리사이드 구조의 게이트 전극(10)을 형성한다.
그리고 나서, 도 1d에 도시된 바와 같이, 게이트 전극(10)과 절연막 패턴(6)이 적층된 구조의 측벽에 스페이서(7)를 형성하고, 게이트 전극을 마스크로하는 이온주입 공정을 수행하여 반도체 기판의 표면에 소오스/드레인 영역(8)을 형성한 후, 전체 상부에 층간절연막(9)을 증착한다.
이후, 도시하지는 않았으나, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은, 티타늄 폴리사이드 구조의 게이트 전극을 형성한 후에, 소오스/드레인 영역과 층간절연막을 형성하기 위한 공정시에 수반되는 열공정에 의해 TiSi2막과 폴리실리콘막간의 계면 거칠기(Interface Roughness)가 증가됨으로써, 티타늄 폴리사이드 구조로된 게이트 전극은 물론 게이트 산화막의 신뢰성이 저하되는 문제점이 있었다.
자세하게, 일반적으로 소오스/드레인 영역을 형성하기 위한 공정에서는 불순물을 이온주입한 후에, 이온주입된 불순물을 활성화시키기 위하여 열처리 공정이 수행하고 있으며, 또한, 층간절연막을 증착한 후에도 그의 표면 평탄화를 달성하기 위하여 열처리 공정을 수행하고 있다.
그런데, 상기한 열 공정이 수행되는 동안, TiSi2막의 응집(Agglomeration) 현상에 기인하여 발생된 스트레스에 의해, TiSi2막과 폴리실리콘막간의 계면을 통하여 물질 이동이 일어남으로써, 상기 TiSi2막과 폴리실리콘막간의 반응이 진행되고, 이에 따라, 그들간의 계면 거칠기가 증가하게 되어, 결과적으로는, 게이트 전극의 특성이 안정적이지 못하게 된다.
또한, TiSi2막과 폴리실리콘막간의 계면 거칠기가 매우 심한 경우에는 TiSi2막이 게이트 산화막과 접촉하게 됨으로써, 상기 게이트 산화막의 특성 열화가 초래된다.
게다가, 티타늄 폴리사이드 구조의 게이트 전극을 형성하기 위하여, 종래에는 결정립 크기(Grain Size)가 매우 큰 주상 구조(Columnar Syructure)의 폴리실리콘막을 사용하고 있는데, 이 경우에는 TiSi2막과 폴리실리콘막간의 계면 거칠기가 더욱 증가하게 된다. 즉, 폴리실리콘 결정립(Grain)들간에는 입계(Grain Boundary)가 존재하고, 이러한 입계에서의 물질 이동이 결정립들간의 물질 이동 보다 크고, 아울러, TiSi2막과의 반응이 입계에서 더욱 용이하기 때문에 TiSi2막과 폴리실리콘막간의 계면 거칠기가 더욱 증가된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, TiSi2막과 폴리실리콘막간의 계면 거칠기가 증가되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 비정질 실리콘막 13a : 폴리실리콘막
14 : TiSix막 14a : TiSi2막
15 : 절연막 패턴 16 : 스페이서
17 : 소오스/드레인 영역 18 : 층간절연막
20 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 산화막을 성장하고, 상기 게이트 산화막 상에 비도핑된 비정질 실리콘막을 증착하는 단계; 상기 비도핑된 비정질 실리콘막에 불순물을 이온주입하는 단계; 상기 불순물이 이온주입된 비정질 실리콘막 상에 TiSix막을 증착하는 단계; 열처리 공정을 수행하여 상기 TiSix막을 TiSi2막으로 상변화시킴과 동시에 상기 비정질 실리콘막을 결정질의 폴리실리콘막으로 상변화시키는 단계; 상기 TiSi2막 상에 절연막을 증착하는 단계; 상기 절연막, TiSi2막, 폴리실리콘막, 및 게이트 산화막을 패터닝하여 절연막 패턴 및 티타늄 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 폴리실리콘막 대신에 비정질 실리콘막을 이용하고, 이후에, 상기한 비정질 실리콘막에 불순물을 도핑시킴과 동시에 열공정시에 비정질 실리콘막이 폴리실리콘막으로 상변화되도록 함으로써, 후속의 열공정에 의해 TiSi2막과 폴리실리콘막간의 계면 거칠기가 증가되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 열산화 공정을 통해 게이트 산화막(12)을 성장시키고, 상기 게이트 산화막(12) 상에 도핑되지 않은 비정질 실리콘막(13)을 증착한다. 이때, 비정질 실리콘막은 500∼1,500Å 두께로 증착한다.
그런 다음, 도 2b에 도시된 바와 같이, 비정질 실리콘막(13)에 n형 또는 p형의 불순물을 이온주입한다. 이때, 이온주입 농도는 1014∼1016ions/㎠ 정도로 하고, 특히, 이온주입 에너지는 투사 범위(Projected Range)를 비정질 실리콘막의 중심부에 맞추어 수행한다.
다음으로, 도 2c에 도시된 바와 같이, 도핑된 비정질 실리콘막(13) 상에 TiSix타켓을 이용한 PVD법으로 비정질 상태인 TiSix막(14)을 증착한다. 이때, 증착 두께는 500∼1,000Å 정도로 한다.
그 다음, 도 2d에 도시된 바와 같이, 700∼1,000℃ 온도에서 10∼30초 동안 급속열처리 공정을 수행하여 비정질 상태인 TiSix막을 결정질의 TiSi2막(14a)으로 상변화시킨다. 이때, 급속열처리 공정이 수행되는 동안, 비정질 실리콘막도 결정화되어 폴리실리콘막(13a)으로 상변화되고, 아울러, 비정질 실리콘막에 도핑되어 있던 불순물도 활성화된다. 상기에서, 비정질 실리콘막은 열처리에 의해 결정화되어 폴리실리콘막(13a)으로 상변화되기는 하지만, 열처리 시간이 매우 짧은 것에 기인하여 결정립 크기가 매우 작은 폴리실리콘막으로 상변화된다.
따라서, 급속열처리에 의해 상변화된 폴리실리콘막(13a)은 그의 결정립이 주상 구조가 아니기 때문에, 티타늄 폴리사이드 구조로 게이트 전극을 형성한 후에, 공지된 후속의 열공정이 수행되는 경우에는 결정립들간의 입계에서 물질 이동 및 TiSi2막(14a)과 폴리실리콘막(13a)간의 반응이 진행되더라도 계면 거칠기는 증가되지 않는다.
계속해서, 도 2e에 도시된 바와 같이, TiSi2막(14a) 상에 산화막 또는 질화막으로된 절연막을 증착하고, 상기 절연막 상에 감광막 패턴(도시안됨)을 형성한 상태에서, 상기 감광막 패턴을 식각 마스크로하는 식각 공정을 통해 상기 절연막과 TiSi2막(14a)과, 폴리실리콘막(13a), 및, 게이트 산화막(12)을 패터닝하여 절연막 패턴(15) 및 티타늄 폴리사이드 구조의 게이트 전극(20)을 형성한다.
그리고 나서, 티타늄 폴리사이드 구조의 게이트 전극(20)과 절연막 패턴(15)이 적층된 구조의 측벽에 스페이서(16)를 형성하고, 이어서, 게이트 전극(20) 양측의 반도체 기판(11) 부분에 소오스/드레인 영역(17)을 형성한 후, 전체 상부에 층간절연막(18)을 형성한다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 폴리실리콘막 대신에 비정질 실리콘막을 이용하고, 아울러, 급속열처리 공정에 의해 상기 비정질 실리콘막이 미세 결정립을 갖는 폴리실리콘막으로 상변화되도록 함으로써, TiSi2막과 폴리실리콘막간의 계면 거칠기가 후속의 열공정에 의해 거칠어지는 현상을 방지할 수 있다. 이에 따라, 티타늄 폴리사이드 구조로된 게이트 전극의 특성을 향상시킬 수 있고, 아울러, 게이트 산화막의 신뢰성을 확보할 수 있다.
따라서, 티타늄 폴리사이드 구조의 게이트 전극과 게이트 산화막의 신뢰성을 확보할 수 있는 것에 기인하여, 고집적 소자의 제조에 매우 유리하게 적용시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (7)
- 반도체 기판 상에 게이트 산화막을 성장하고, 상기 게이트 산화막 상에 비도핑된 비정질 실리콘막을 증착하는 단계;상기 비도핑된 비정질 실리콘막에 불순물을 이온주입하는 단계;상기 불순물이 이온주입된 비정질 실리콘막 상에 TiSix막을 증착하는 단계;열처리 공정을 수행하여 상기 TiSix막을 TiSi2막으로 상변화시킴과 동시에 상기 비정질 실리콘막을 결정질의 폴리실리콘막으로 상변화시키는 단계;상기 TiSi2막 상에 절연막을 증착하는 단계; 및상기 절연막, TiSi2막, 폴리실리콘막, 및 게이트 산화막을 패터닝하여 절연막 패턴 및 티타늄 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 티타늄 폴리사이드 구조의 게이트 전극을 형성하는 단계 후에, 티타늄 폴리사이드 구조의 게이트 전극과 절연막 패턴이 적층된 구조의 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극을 마스크로하는 이온주입 공정을 수행하여 반도체 기판에 소오스/드레인 영역을 형성하는 단계; 및 전체 상부에 층간절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 비정질 실리콘막은 500∼1,500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 비정질 실리콘막에 대한 이온주입 공정은 n형 또는 p형 불순물을 1014∼1016ions/㎠ 정도의 농도로 이온주입하는 것으르로 하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 TiSix막은 500∼1,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리 공정은 급속열처리 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 급속열처리 공정은 700∼1,000℃에서 10∼30초 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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