KR20150048152A - 반도체 장치 및 그 제조 방법 - Google Patents

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히로무 야마구치
가즈아키 도나리
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

이상성장이 억제되어, 미세화 가공이 가능한 게이트 전극을 구비한 반도체 장치를 제공한다. 장치 특성을 열화시키지 않고, 미세화에 대응하는 반도체 장치를 제공한다. 반도체 장치는반도체 기판; 반도체 기판 상에 만들어진 게이트 절연막; 게이트 절연막 상에 순서대로 만들어진 금속층, 금속산화물층 및 불순물을 함유하는 실리콘층을 가지는 게이트전극; 및 게이트 절연막 및 게이트 전극을 가지는 트랜지스터를 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR PRODUCING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
종전부터, 높은 ON전류를 얻을 수 있는 트랜지스터로서 게이트 전극에 금속층을 이용하는 것이 제안되고 있다. 한편, 게이트 전극을 금속층만으로 구성하면, 아래와 같은 문제가 생긴다.
(1) 게이트 전극에 의한 문턱전압의 제어는 막 두께 의존성이 있으므로 금속층만으로 원하는 문턱과 저항치를 만족시키는 두께를 실현하기 어렵다.
(2) 가공성 측면에서 게이트 전극 전부를 금속층으로 만들기 어렵다.
따라서, 금속층 상에 실리콘층을 적층시킨 메탈 게이트 구조의 게이트 전극을 가지는 트랜지스터가 제안되고 있다.
또한 이러한 금속층 및 실리콘층을 가지는 게이트 전극과 산화실리콘막보다도 높은 고유전율 절연층(high-K막)을 가지는 게이트 절연막을 병용하여 이용하는 것에 의해, 양자 터널효과에 의한 게이트 절연막을 투과하는 리크 전류가 저감되어, 트랜지스터의 미세화, 고집적화를 효과적으로 행하는 것이 가능하다.
비특허문헌 1(Extended Abstracts of the 2007 International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp.16-17, B.P, Linders등)에는 고유전율 절연층을 가지는 게이트 절연막과, 금속층을 가지는 게이트 전극을 구비한 트랜지스터가 개시되어 있다.
비특허문헌 1: Extended Abstracts of the 2007 International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp.16-17, B.P, Linders 등
메탈 게이트 구조의 게이트 전극을 형성할 때, 금속층 상에 실리콘을 형성하면, 밑층이 되는 금속층의 배향성 등으로 대표되는 결정성에 영향을 받아서 다결정화하는 경향이 있다. 이와 같이, 실리콘층에 다결정 부분이 존재하면, 그 부분의 표면에는 요철이 발생하는 이상성장이 발생하여, 후속 공정에서 실리콘층의 가공을 수행해도 원하는 치수를 얻지 못하거나 잔사가 생기는 등의 문제가 발생하였다.
도 12 및 도 13은 각각 실리콘층의 이상성장 상태를 나타내는 TEM(투과형 전자 현미경) 사진 및 SEM(주사형 전자 현미경) 사진이다. 도 12는 실리콘 기판(20) 위에 질화티탄층(21)및 비정질 실리콘층(22)을 형성한 적층막의 단면도를 나타내는 것으로, 도 12의 A는 질화티탄층(21) 및 비정질 실리콘층(22)의 계면 근방의 단면도, 도 12의 B는 도 12의 A의 이상성장부(23)의 확대도를 나타낸다. 또한 도 13은 비정질 실리콘층(22)의 표면의 상태를 나타낸다. 도 12 및 도 13에 나타내는 바와 같이, 질화티탄층(21)과 비정질 실리콘층(22)의 경계 근방에, 부분적으로 다결정부분이 이상성장부(23)로서 존재하고, 비정질 실리콘층(22)에 요철이 생겨 있다.
따라서, 이러한 실리콘층의 이상성장을 억제하는 방법으로서, 실리콘층의 성막 온도를 저온화하거나, 금속층의 결정성을 낮추는 것을 생각할 수 있다. 그러나, 실리콘층의 성막 온도를 저온화하면, 실리콘층의 성막 속도가 늦어지고, 생산성이 저하하는 문제가 있다. 또한, 금속층의 결정성을 낮추면, 트랜지스터의 성능 열화의 원인이 된다는 문제가 있다. 따라서, 실리콘층의 이상성장의 억제와 트랜지스터의 성능 향상을 양립시키는 조건을 조절하기 어려웠다. 이에 따라, 실리콘층의 성막 온도를 내리지 않고 금속층의 결정성에 의존하지 않는 실리콘층을 구비한 메탈 게이트 구조를 형성하는 것이 과제가 되었다.
일 실시형태는, 반도체기판; 상기 반도체기판상에 만들어진 게이트 절연막; 상기 게이트 절연막 상에 순서대로 만들어진 금속층, 금속산화물층 및 불순물을 함유하는 실리콘층을 가지는 게이트전극; 및 상기 게이트절연막 및 게이트전극을 가지는 트랜지스터를 구비한 반도체장치에 관한 것이다.
다른 실시형태는, 반도체 기판 상에 게이트 절연막을 형성하는 공정; 상기 금속층 상에 금속층을 형성하는 공정; 상기 게이트 절연막 상에 금속산화물층을 형성하는 공정; 상기 금속산화물층 상에 불순물을 함유하는 비정질 실리콘층을 형성하는 공정; 상기 금속층, 금속산화물층 및 상기 비정질 실리콘층을 패터닝하는 것에 의해 게이트 전극을 형성하는 공정을 구비한 반도체 장치의 제조 방법에 관한 것이다.
이상성장이 억제되어, 미세화 가공이 가능한 게이트 전극을 구비한 반도체 장치를 제공할 수 있다. 그 결과, 장치 특성을 열화시키지 않고, 미세화에 대응한 반도체 장치를 제공할 수 있다.
도 1은 산화티탄층의 막 두께와, 실리콘층의 이상성장 결함 수와의 관계를 나타내는 도면이다.
도 2는 산화티탄층의 막 두께와, 질화티탄층 및 실리콘층 사이의 계면 저항과의 관계를 나타내는 도면이다.
도 3은 시료의 대기중으로의 방치 시간과, 실리콘층의 이상성장 결함 수와의 관계를 나타낸 도면이다.
도 4는 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5는 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 6은 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 7은 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 8은 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 9는 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 10은 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 11은 제1 실시예의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 12는 실리콘층의 이상성장부를 촬영한 TEM 사진이다.
도 13은 실리콘층의 이상성장부를 촬영한 SEM 사진이다.
본 발명의 반도체 장치의 일 예는 게이트 절연막 상에 순서대로 설치되는 금속층, 금속산화물층, 및 불순물을 함유하는 실리콘층을 가지는 게이트전극을 가지는 트랜지스터를 구비한다. 이와 같이 금속층 위에 금속산화물층을 만든 후에 더욱이 실리콘층을 만듬으로써, 실리콘층의 형성시에, 금속층의 배향성 등 그 결정성의 악영향을 받을 일이 없고, 실리콘층의 이상성장을 효과적으로 억제할 수 있다. 그 결과, 미세화 가공이 가능한 게이트 전극을 구비한 반도체 장치를 제공할 수 있다. 또한, 장치 특성을 열화시키지 않고, 미세화에 대응한 반도체 장치를 제공할 수 있다.
도 1은 산화티탄층의 막 두께와, 실리콘층의 이상성장 결함 수와의 관계를 나타내는 도면이다. 도 1의 시료는 이하와 같이 작성하였다. 먼저, 반도체 기판 상에 막 두께가 15nm인 질화티탄을 형성하였다. 산화티탄층의 막 두께가 0nm인 시료는 그 후 바로 질화티탄층 위에 성막 온도 500℃에서 막 두께가 80nm인 실리콘층을 형성하였다. 이 이외의 시료에 대해서는 질화티탄층의 성막 후, 시료를 대기중에 1~48시간 방치함으로써 질화티탄층의 표면에 산화티탄층을 형성하였다. 산화티탄층의 막 두께는 시료를 대기중에 방치하는 시간을 조절하는 것에 의해 제어하였다. 즉, 대기중으로의 시료의 방치시간을 짧게 하는 것에 의해 산화티탄층의 막 두께를 얇게 할 수 있고, 대기중으로의 시료의 방치시간을 길게 하는 것에 의해 산화티탄층의 막 두께을 두껍게 할 수 있다. 이와 같이 하여 형성한 실리콘층의 표면과 단면을 투과형 전자현미경(Transmission Electron Microscope: TEM)에 의해 관찰하고, 이상성장 결함의 유무를 판정하였다.
도 1의 결과로부터 알 수 있는 바와 같이, 산화티탄층을 만들지 않을 경우(막 두께 0nm), 실리콘층의 이상성장 결함 수가 100으로 되어있는 것에 비해, 막 두께가 약 0.1nm인 산화티탄층을 만들었던 시료에서는 이상성장 결함 수가 4 미만이 되고, 더욱이 막 두께가 약 0.2nm 이상인 산화티탄층을 만든 시료에서는 이상성장 결함 수가 0으로 되어있는 것을 알 수 있다.
도 2에서는 산화티탄층의 막 두께와, 산화티탄층 및 실리콘층 사이의 계면 저항과의 관계를 나타내는 도면이다. 도 2의 시료는 도 1과 같이 작성하고, 산화티탄층의 막 두께는 도 1과 같이, 대기중으로의 시료의 방치시간을 조절하는 것에 의해 제어하였다. 도 2에 도시한 바와 같이, 산화티탄층의 막 두께의 증가와 함께 계면 저항이 증가하는 경향이 있는 것을 알 수 있다. 고주파까지 트랜지스터를 안정적으로 동작시켜서 양호한 트랜지스터 특성을 얻기 위해서는, 경계저항을 도 2에 점선으로 표시한 규격치 100 미만으로 하는 것이 바람직하다. 도 2 에서 이와 같은 계면 저항으로 하기 위해서는 산화티탄층의 막 두께를 1nm 이하로 하는 것이 바람직하다.
이상과 같이 도 1 및 도 2의 결과로부터, 질화티탄층과 실리콘층의 사이에 산화실리콘층을 만드는 것에 의해, 실리콘층의 이상성장 결함을 억제할 수 있는 것을 알 수 있다. 또한 산화실리콘층의 막 두께는 이상성장 결함이 일어나기 어렵고, 계면 저항이 작은 막 두께로서 0.1~1nm이 바람직하다는 것을 알 수 있다.
도 3은 시료의 대기중으로의 방치 시간과 실리콘층의 이상성장 결함 수와의 관계를 나타낸 도면이다. 도 3의 시료는 도 1과 같이 작성하였다. 도 3에서 도시한 바와 같이, 시료의 방치 시간이 1시간 미만인 경우, 실리콘층의 이상성장 결함 수는 약 100~3000이 되고, 안정된 산화티탄층이 형성되지 않기 때문에 실리콘층의 이상성장이 발생하는 것을 알 수 있다. 한편, 시료의 방치 시간이 1시간 이상인 경우, 실리콘층의 이상성장 결함 수는 0이 되고, 실리콘층의 이상성장이 일어나지 않는 것을 알 수 있다. 따라서 시료를 대기중에 방치하는 것에 의해 산화티탄층을 형성하는 경우에는 1시간 이상 방치하는 것이 바람직하다는 것을 알 수 있다. 한편, 종래 메탈 게이트 구조를 가지는 트랜지스터의 형성 공정에서는 생산성의 향상 등의 이유로 금속층의 형성 후에 시료를 1시간 이상 대기 중에 방치하지는 않는다. 이 때문에 종래의 트랜지스터의 제조 방법에서는 게이트 전극 형성 시에 금속산화물층이 형성되지 않는다.
또한 도 1 내지 도 3에서는 금속층인 질화티탄층 위에 금속산화물층으로서 산화티탄층을 형성하고, 다시 그 위에 실리콘층을 형성하는 경우를 설명하였다. 그러나, 다른 금속층 위에 다른 금속산화물층을 형성하는 경우에 있어서도 금속산화물층의 막 두께, 실리콘층의 이상성장 결함 수, 금속층과 실리콘층 간의 계면 저항, 금속층의 대기중에서의 방치시간과의 관계는 도 1 내지 도 3과 같은 경향을 나타낸다. 이 때문에 금속산화물층의 막 두께는 0.1~1nm으로 하는 것이 바람직하다.
또한, 금속층 및 그 표면에 만드는 금속산화물층의 종류는 특별히 한정되는 것은 아니지만, 금속층으로서는 질화티탄층, 텅스텐층 또는 루테늄층을 형성하는 것이 바람직하다. 또한 금속산화물층으로서는 산화티탄층, 산화텅스텐층 또는 산화루테늄층을 형성하는 것이 바람직하다. 금속층은 복수 종류의 금속층의 적층 구조로 하여도 좋다.
이하, 본 발명을 적용한 일 실시예인 반도체 장치 및 그 제조 방법에 대하여 도 4 내지 도 11을 참조하여 설명하다. 이 실시예는 본 발명의 한 층 더 깊은 이해를 위해 나타낸 구체예이고, 본 발명은 이 구체예에 어떠한 한정이 되는 것이 아니다. 또한 동일 부재에는 동일 부호를 붙이고, 설명을 생략 또는 간략화한다. 또한 동일 부재에는 적절하게 부호를 생략한다. 또한, 이하의 설명에서 이용되는 도면은 모식적인 것이고 길이, 폭 및 두께의 비율 등은 실제의 것과 반드시 같은 것은 아니다. 이하의 실시예에서는 구체적으로 도시한 재료나 치수 등의 조건은 예시에 지나지 않는다.
(제 1 실시예)
도 4는 본 실시예의 반도체 장치를 나타내는 단면도이다. 도 4에 도시한 바와 같이, 반도체 기판(1) 내에는 소자 분리 영역(2)으로 구획되도록 활성영역(3)이 만들어져 있다. 활성 영역(3) 위에는 게이트 절연막(5), 게이트 전극(6)이 만들어져 있다. 게이트 절연막(5)은 반도체 기판(1) 위에 순서대로 만들어진 산화실리콘층(5a), 및 산화실리콘보다 유전율이 높은 고유전율 절연층(high-k막)인 산화하프늄(HfO2)층(5b)으로 이루어진다. 게이트 전극(6)은 게이트 절연막(5) 위에 순서대로 만들어진 질화티탄층(6a), 산화티탄층(6b), 실리콘층(6c), 및 질화텅스텐층 및 텅스텐층(6d)으로 이루어진다. 게이트 전극(6)의 측벽 상에는 각각 질화실리콘으로 이루어진 한 쌍의 사이드월(7)이 만들어지고, 게이트 전극(6)의 상면 상에는 질화실리콘으로 이루어진 캡 절연막(9)이 만들어져 있다. 반도체 기판(1) 상에는 층간 절연막(13)이 만들어져 있다.
활성 영역(3) 내에는 한 쌍의 LDD층(10), 고농도 불순물 영역(11)이 만들어져 있고, 이들 층은 소스 및 드레인을 구성한다. 층간 절연막(13) 내를 관통하여 고농도 불순물 영역(11)에 도달하도록 콘택트 플러그(15)가 만들어져 있다.
활성 영역(3), 게이트 절연막(5), 게이트 전극(6), LDD층(10) 및 고농도 불순물 영역(11)은 트랜지스터(Tr)를 구성한다.
본 실시예에서는 질화티탄층(6a), 산화티탄층(6b), 실리콘층(6c)의 적층 구조를 가지는 게이트 전극(6)을 만드는 것에 의해 실리콘층(6c) 형성 시의 이상성장을 억제할 수 있다. 그 결과, 트랜지스터를 구비한 반도체 장치의 성능 열화를 억제할 수 있다.
게이트 절연막(5b)의 재료는 산화하프늄에 한정되지 않고 산화실리콘보다도 유전율이 높은 고유전율 절연층(high-k막)이라면 특별히 한정되지 않는다. 예를 들어 HfSiON, ZrO2, Ta2O5, Nb2O5, Al2O3, HfO2, ScO3, Y2O3, La2O3, CeO3, Pr2O3, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3로 이루어진 군으로부터 선택된 적어도 한 종류의 절연재료를 사용할 수 있다. 또한 이들 재료를 포함하는 복수 층의 적층막을 형성해도 된다.
도 4 내지 도 11은 본 실시예의 반도체 장치의 제조 방법을 설명하는 도면이다. 먼저 도 5에 도시한 바와 같이, 반도체 기판(1) 위에 리소그라피 기술과 드라이에칭 기술을 이용하여 소자 분리 영역용의 홈을 형성한다. CVD법에 의해 그 홈 내에 절연막을 매설한 후, CMP또는 에치백에 의해 그 절연막을 평탄화하여 소자 분리 영역(2)를 형성한다. 이로써 소자 분리 영역(2)에 의해 구획되도록 활성 영역(3)이 형성된다. 활성 영역(3) 내의 소정의 영역에 소정의 도전형의 불순물을 주입하는 것에 의해 웰을 형성한다. 그 후, 반도체 기판의 표면을 불화수소수용액(HF)으로 처리함으로써 자연산화막 등을 제거한다.
도 6에 도시한 바와 같이, 램프 어닐을 이용한 열산화에 의해, 반도체 기판(1) 위에 막 두께가 2nm인 산화실리콘층(5a)을 형성한다. 그 후, CVD(Chemical Vapor Deposition)법에 의해 산화실리콘층(5a) 위에 막 두께가 2nm인 산화하프늄층(5b)을 형성한다.
도 7에 도시한 바와 같이, 스퍼터링 장치의 성막실 내에 반도체 기판(1)을 도입하고, 스퍼터링 방법에 의해 산화하프늄층(5b) 위에 막 두께가 2~5nm인 질화티탄층(6a)을 형성한다.
도 8에 도시한 바와 같이, 질화티탄층(6a)의 표면을 산화시킴으로써 산화티탄층(6b)으로 변환하여 막 두께가 0.1~1nm인 산화티탄층(6b)을 형성한다. 이 질화티탄층(6a) 표면의 산화 방법으로서 하기 (1)~(3)의 방법을 예로 들 수 있다.
(1) 질화티탄층(6a)을 만든 반도체 기판(1)을 1시간 이상 대기중에 방치한다.
(2) 도 7의 공정으로부터 계속하여 질화티탄층(6a)을 만든 반도체 기판(1)을 스퍼터링 장치의 성막실 내에 유지한 채 성막실 내에 산소가스를 도입한다.
(3) 질화티탄층(6a)을 만든 반도체 기판(1)을 실리콘층 형성용 CVD장치의 성막실 내에 도입하고, 성막실 내로 산소가스를 도입한다.
도 9에 도시한 바와 같이, CVD법에 의해 산화티탄층(6b) 상에 막 두께 20~80nm의 불순물을 함유하는 비정질 실리콘층(6c)을 형성한다. 또한 불순물은 불순물을 함유하는 원료가스를 이용한 CVD법에 의해 비정질 실리콘층을 형성할 때 도입해도 좋고, 비정질 실리콘층의 형성 후에 불순물을 비정질 실리콘층 내로 주입하는 것에 의해 도입해도 좋다. 또한 비정질 실리콘층(6c)은 반도체 장치의 완성 시까지 비정질 상태 그대로도 좋고, 후속 공정에서 비정질 실리콘층(6c)에 열처리를 행하여 폴리실리콘층으로 변환해도 좋다. 본 실시예에서는 질화티탄층(6a) 위에 산화티탄층(6b)을 만든 후에 비정질 실리콘층(6c)을 형성하고 있다. 이 때문에 질화티탄층(6a)의 결정성의 영향을 받아 비정질 실리콘층(6c)이 부분적으로 폴리실리콘화(다결정화)하여 이상성장하는 것을 효과적으로 방지할 수 있다. 그 결과, 비정질 실리콘층(6c)의 이상성장에 의한 가공성의 저하를 억제할 수 있는 것과 더불어 미세화에도 충분히 대응할 수 있다. 또한 비정질 실리콘층(6c)의 성막 온도를 비교적 고온(예를 들면 500℃)으로 설정할 수 있고, 높은 생산성을 유지할 수 있다. 또한 금속층의 결정성을 낮게 할 필요가 없고, 장치 특성의 열화를 방지할 수 있다.
다음으로 스퍼터링 방법에 의해 비정질 실리콘층(6c) 위에 질화텅스텐층 및 텅스텐층(6d)을 형성한다. 그 후 CVD법에 의해 질화텅스텐층 및 텅스텐층(6d) 위에 질화실리콘으로 이루어진 캡 절연층(9)을 형성한다.
도 10에 도시한 바와 같이, 리소그라피 기술과 드라이에칭 기술을 이용하여 캡 절연막(9)을 패터닝하여 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 이용하여, 질화텅스텐층 및 텅스텐층(6d), 비정질 실리콘층(6c), 산화티탄층(6b), 질화티탄층(6a), 산화하프늄층(5b) 및 산화실리콘층(5a)을 순차적으로 패터닝하여 활성 영역(3) 위에 게이트 절연막(5), 게이트 전극(6) 및 캡 절연막(9)을 형성한다.
도 11에 도시한 바와 같이, 활성 영역(3) 내에 불순물을 주입하는 것에 의해 LDD층(10)을 형성한다. CVD법에 의해, 반도체 기판(1) 상의 전면에 질화실리콘층을 형성한 후, 질화실리콘층을 에치백하여, 게이트 전극(6)의 측면 상에 사이드월(7)을 형성한다. 다음으로 활성 영역(3) 내에 고농도의 불순물을 주입하여, 고농도 불순물 영역(11)을 형성한다. 이로써, 활성 영역(3), 게이트 절연막(5), 게이트 전극(6), LDD층(10) 및 고농도 불순물 영역(11)을 가지는 트랜지스터(Tr)가 완성된다.
도 4에 도시한 바와 같이, 반도체 기판(1) 위에 도포계의 층간 절연막(Spin On Dielectric)(13)을 형성한 후, CMP에 의해 평탄화시킨다. 리소그라피 기술과 드라이에칭 기술에 의해 층간 절연막(13) 내에 고농도 불순물 영역(11)을 노출시키는 콘택트홀을 형성한다. 스퍼터링 방법에 의해, 콘택트홀 내를 메우도록 반도체 기판(1) 상의 전면에 텅스텐층(금속층)을 형성한다. CMP법에 의해 층간절연막(13)상의 텅스텐막을 제거함으로써 고농도 불순물 영역에 접속된 콘택트 플러그를 형성한다.
1: 반도체 기판
2: 소자 분리 영역
3: 활성 영역
5: 게이트 절연막
5a: 산화실리콘층
5b: 산화하프늄층
6: 게이트전극
6a: 질화티탄층
6b:산화티탄층
6c:실리콘층
6d: 질화텅스텐층 및 텅스텐층
7: 사이드월
9: 캡 절연막
10: LDD층
11: 고농도 불순물 영역
13: 층간 절연막
15: 콘택트 플러그
20: 실리콘 기판
21: 질화티탄층
22: 비정질 실리콘층
23: 이상성장부

Claims (17)

  1. 반도체 기판;
    상기 반도체 기판 상에 만들어진 게이트 절연막;
    상기 게이트 절연막 상에 순서대로 만들어진 금속층, 금속산화물층, 불순물을 함유하는 실리콘층을 가지는 게이트전극; 및
    상기 게이트 절연막 및 게이트 전극을 가지는 트랜지스터를 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 금속산화물층의 막 두께는 0.1~1nm인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 금속층은 질화티탄층, 텅스텐층 또는 루테늄층을 가지는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 금속산화물층은 산화티탄층, 산화텅스텐층 또는 산화루테늄층을 가지는, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 실리콘층은 비정질 실리콘층 또는 폴리실리콘층인, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 게이트 전극은 상기 실리콘층 상에 순서대로 만들어진 질화텅스텐층과 텅스텐층을 더 가지는, 반도체 장치.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 게이트 절연막은 상기 반도체 기판 상에 만들어진 산화실리콘층과 상기산화실리콘층 상에 만들어진 고유전율 절연층을 가지는, 반도체 장치.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서,
    상기 고유전율 절연층은 HfSiON, ZrO2, Ta2O5, Nb2O5, Al2O3, HfO2, ScO3, Y2O3, La2O3, CeO3, Pr2O3, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3로 이루어진 군으로부터 선택된 적어도 한 종류의 절연 재료를 포함하는, 반도체 장치.
  9. 반도체 기판 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 금속층을 형성하는 공정;
    상기 금속층 상에 금속산화물층을 형성하는 공정;
    상기 금속산화물층 상에 불순물을 함유하는 비정질 실리콘층을 형성하는 공정; 및
    상기 금속층, 금속산화물층 및 상기 비정질 실리콘층을 패터닝하는 것에 의해 게이트 전극을 형성하는 공정을 구비한, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 금속산화물층의 막 두께는 0.1~1nm인, 반도체 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 금속산화물층을 형성하는 공정에서는 산소를 포함하는 분위기에서 상기 금속층의 표면을 산화하는 것에 의해 상기 금속산화물층을 형성하는, 반도체 장치의 제조 방법.
  12. 제9항 내지 제11항 중 어느 하나의 항에 있어서,
    상기 금속층은 질화티탄층, 텅스텐층 또는 루테늄층을 가지는, 반도체 장치의 제조 방법.
  13. 제9항 내지 제12항 중 어느 하나의 항에 있어서,
    상기 금속산화물층은 산화티탄층, 산화텅스텐층 또는 산화루테늄층을 가지는, 반도체 장치의 제조 방법.
  14. 제9항 내지 제13항 중 어느 하나의 항에 있어서,
    상기 비정질 실리콘층을 형성하는 공정 후에
    상기 비정질 실리콘층에 열처리를 행하는 것에 의해 폴리실리콘층으로 변환하는 공정을 더 가지는, 반도체 장치의 제조 방법.
  15. 제9항 내지 제14항 중 어느 하나의 항에 있어서,
    상기 비정질 실리콘층을 형성하는 공정의 후에
    상기 비정질 실리콘층 상에 질화텅스텐층을 형성하는 공정; 및
    상기 질화텅스텐층 상에 텅스텐층을 형성하는 공정을 더 가지는, 반도체 장치의 제조 방법.
  16. 제9항 내지서 제15항 중 어느 하나의 항에 있어서,
    상기 게이트 절연막을 형성하는 공정은,
    상기 반도체 기판 상에 산화실리콘층을 형성하는 공정; 및
    상기 산화실리콘층 상에 고유전율 절연층을 형성하는 공정을 가지는, 반도체 장치의 제조 방법.
  17. 제9항 내지 제16항 중 어느 하나의 항에 있어서,
    상기 고유전율 절연층은 HfSiON, ZrO2, Ta2O5, Nb2O5, Al2O3, HfO2, ScO3, Y2O3, La2O3, CeO3, Pr2O3, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3로 이루어진 군으로부터 선택된 적어도 하나의 종류의 절연 재료를 포함하는, 반도체 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10480066B2 (en) 2015-12-19 2019-11-19 Applied Materials, Inc. Metal deposition methods
US10468263B2 (en) 2015-12-19 2019-11-05 Applied Materials, Inc. Tungsten deposition without barrier layer
TWI716511B (zh) * 2015-12-19 2021-01-21 美商應用材料股份有限公司 用於鎢原子層沉積製程作為成核層之正形非晶矽
US10991586B2 (en) 2015-12-19 2021-04-27 Applied Materials, Inc. In-situ tungsten deposition without barrier layer
KR102507288B1 (ko) 2018-09-13 2023-03-08 삼성전자주식회사 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570328A (en) 1983-03-07 1986-02-18 Motorola, Inc. Method of producing titanium nitride MOS device gate electrode
JPH04259242A (ja) * 1991-02-14 1992-09-14 Fujitsu Ltd 半導体装置の製造方法
US5654570A (en) 1995-04-19 1997-08-05 International Business Machines Corporation CMOS gate stack
KR100353550B1 (ko) 2000-01-28 2002-09-27 주식회사 하이닉스반도체 실리사이드 구조 및 그 형성방법
US7005372B2 (en) 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
JP3637332B2 (ja) 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
JP4782411B2 (ja) 2004-12-16 2011-09-28 エルピーダメモリ株式会社 半導体装置及びその製造方法
US7749879B2 (en) 2006-08-03 2010-07-06 Micron Technology, Inc. ALD of silicon films on germanium
US20090152636A1 (en) * 2007-12-12 2009-06-18 International Business Machines Corporation High-k/metal gate stack using capping layer methods, ic and related transistors
JP2010267678A (ja) * 2009-05-12 2010-11-25 Toshiba Corp 半導体装置の製造方法
JP5427148B2 (ja) 2010-09-15 2014-02-26 パナソニック株式会社 半導体装置
JP2012104735A (ja) 2010-11-12 2012-05-31 Panasonic Corp 半導体装置及びその製造方法
DE102010063781B4 (de) * 2010-12-21 2016-08-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials
JP2012231071A (ja) * 2011-04-27 2012-11-22 Panasonic Corp 半導体装置及びその製造方法
US8314022B1 (en) * 2011-05-20 2012-11-20 Intermolecular, Inc. Method for etching gate stack

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