JP2008160075A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】シリコン層の下に貫通した空洞部が形成されなくなるといった不都合を防止し、良好なＳＯＩ構造を形成することにより、ＳＯＩ構造を有する優れた半導体装置を製造することのできる、方法を提供する。
【解決手段】半導体基板１の全面の表層部に、酸化膜を形成する。第１半導体層５をウエットエッチングにより除去するに先立ち、酸化膜の少なくとも一部を除去して半導体基板１の基板半導体層１ａを露出させる。そして、ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、ＳＯＩ構造を得る。
【選択図】図９

Description

本発明は、特にＳＯＩ（Silicon On Insulator）構造を形成する技術を用いた半導体装置の製造方法に関する。
ＳＯＩ構造上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で低電圧駆動が容易なため、研究が盛んに行われている。
従来、バルクウエハ上にＳＯＩ構造を有する半導体装置の製造方法としては、例えば非特許文献１に記載されているように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いることにより、シリコン基板上にＳＯＩ層を部分的に形成し、このＳＯＩ層にＳＯＩトランジスタを形成する方法が知られている。
前記したＳＢＳＩ法を用いてＳＯＩ構造を形成する方法を説明する。まず、シリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層を順次エピタキシャル成長させ、次に、シリコン層を支持するための支持体穴を形成する。次いで、その上から酸化膜などを成膜した後、素子形成領域及び支持体の形状を得るようにパターンニングする。その後、支持体の下側にあるシリコンゲルマニウム層をフッ硝酸で選択的にエッチングすることにより、シリコン層を支持体で支持するとともに、このシリコン層の下に空洞部を形成する。そして、この空洞部に対し、熱酸化法を用いてシリコン基板側とシリコン層側とからそれぞれ酸化膜を成長させることにより、シリコン基板とシリコン層との間にＢＯＸ（Buried Oxide）層を形成する。さらに、シリコン基板上を平坦化処理した後、フッ酸などのエッチング液を用いてエッチングを行いシリコン層を表面に露出させることにより、シリコン基板上にＳＯＩ構造を形成する。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４）
ところで、前記のＳＯＩ構造の形成方法では、シリコン基板上にＳｉＧｅ層をエピタキシャル成長させた際、Ｇｅについての原料ガスがシリコン基板上の所望する部位以外に付着し、シリコン基板の側面や裏面など不要な部位にＳｉＧｅがエピタキシャル成長してしまい、後工程に悪影響を及ぼす懸念があった。そこで、ＳｉＧｅ層をエピタキシャル成長させる工程に先立ち、シリコン基板の全面を酸化シリコン（ＳｉＯ２）膜で覆い、次いで、所望の部位の酸化シリコン膜を選択的に除去してシリコン基板表面を露出させ、その後、この領域のみに選択的にＳｉ、ＳｉＧｅをエピタキシャル成長させることが考えられている。このようにすれば、シリコン基板上の所望する部位以外の不要な部位に、ＳｉＧｅがエピタキシャル成長してしまうといった不都合を防止することができる。
しかしながら、シリコン基板の所望の部位以外を酸化シリコン膜で覆った状態とし、そのまま工程を進めると、前記のＳｉＧｅ層をフッ硝酸で選択的にエッチングする工程において、そのメカニズムについては十分解明されていないものの、ＳｉＧｅ中のＳｉおよびＧｅに対するエッチングレートが下がってしまい、シリコン層の下に良好に貫通した空洞部が形成されなくなることがある。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、シリコン層の下に貫通した空洞部が形成されなくなるといった不都合を防止し、良好なＳＯＩ構造を形成することにより、ＳＯＩ構造を有する優れた半導体装置を製造することのできる、方法を提供することにある。
本発明者は、前述した、「ＳｉＧｅ層をフッ硝酸で選択的にエッチングする工程において、ＳｉＧｅのエッチングレートが下がってしまう」ことについてのメカニズムを鋭意検討した結果、以下の知見を得た。
フッ硝酸によるＳｉＧｅのエッチングは、まず、フッ硝酸中のＮＯ２がＳｉから電子を奪ってＮＯ２ −となり、Ｓｉ中に正孔（ホール）が発生する。発生した正孔（ホール）はＳｉＧｅまで拡散していき、ＳｉＧｅ中のＳｉおよびＧｅと結合し、Ｓｉ２＋、Ｇｅ２＋となって溶解する。このような作用によって、ＳｉＧｅがフッ硝酸に容易に溶解するため、結果的にＳｉＧｅの選択的なエッチングが可能になっている。
そして、このような知見のもとに本発明者は、さらに研究を進めた結果、本発明を完成させた。
すなわち、本発明の半導体装置の製造方法は、半導体基板の全面の表層部に酸化膜を形成する工程と、
前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
前記窓部内に露出する基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、前記第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記支持体の下部の前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
前記支持体の下部の前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
前記支持体を少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
この半導体装置の製造方法によれば、単結晶ＳｉＧｅ等からなる第１半導体層をウエットエッチングにより除去し、単結晶Ｓｉ等からなる第２半導体層の下に空洞部を形成する工程に先立ち、予めＳｉ基板等の半導体基板の全面に形成しておいた酸化膜の少なくとも一部を除去し、Ｓｉ等の基板半導体層を露出させるので、この基板半導体層露出面においてフッ硝酸中の硝酸がＳｉ等の半導体を容易に酸化し、正孔を生成する。すると、この正孔が例えば前述したように単結晶ＳｉＧｅ（第１半導体層）に作用し、Ｓｉ、Ｇｅをイオン化する。これにより、フッ硝酸によるＳｉＧｅの選択的なエッチングが可能になる。したがって、第１半導体層が十分にエッチングされることにより、第２半導体層の下に空洞部が、良好に貫通した状態で形成されるようになる。よって、良好なＳＯＩ構造を形成することが可能になる。
なお、この半導体装置の製造方法においては、前記基板半導体層露出面を形成する工程が、前記半導体基板の能動面側をレジストで覆う処理と、その状態でウエットエッチングを行って前記酸化膜の少なくとも一部を除去し、前記基板半導体層を露出させる処理と、を含んでいることが好ましい。
このようにすれば、前記能動面側をレジストで覆うので、半導体基板をエッチング液に直接浸漬することでウエットエッチング処理を行うことができ、したがって処理が容易になる。
また、本発明の別の半導体装置の製造方法は、半導体基板の全面の表層部に酸化膜を形成する工程と、
前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
前記窓部内に露出する基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、前記第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層を覆って、前記第２半導体層との間でエッチングの選択比が取れる保護層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の前記保護層、前記第２半導体層、及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に、前記保護層との間でエッチングの選択比が取れる支持体を形成する工程と、
前記支持体をマスクにして前記保護層、前記第１半導体層、及び前記第２半導体層をエッチングし、前記支持体の下部の前記第１半導体の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
前記支持体の下部の前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
前記支持体を少なくとも前記素子領域部上から除去して前記保護層を露出させる工程と、
前記保護層をエッチングして前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
この半導体装置の製造方法によれば、前記した製造方法と同様に、単結晶ＳｉＧｅ等からなる第１半導体層をウエットエッチングにより除去し、単結晶Ｓｉ等からなる第２半導体層の下に空洞部を形成する工程に先立ち、予めＳｉ基板等の半導体基板の全面に形成しておいた酸化膜の少なくとも一部を除去し、Ｓｉ等の基板半導体層を露出させるので、フッ硝酸によるＳｉＧｅの選択的なエッチングが可能になる。したがって、第２半導体層の下に空洞部を、良好に貫通した状態で形成すること可能になり、これにより、良好なＳＯＩ構造を形成することが可能になる。
なお、この半導体装置の製造方法においては、前記保護層が窒化シリコンからなるのが好ましい。
このようにすれば、第１半導体層をウエットエッチングにより除去する工程に先立ち、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させる工程の際に、保護層で第２半導体層を覆っているので、例えばフォトレジスト等で第２半導体層上の支持体の上を覆うことなく、直接エッチング液に浸漬することで前記酸化膜を除去することが可能になる。すなわち、このウエットエッチングで前記酸化膜を除去すると、前記支持体もその一部がエッチングされてしまい、特に第２半導体層の周縁部の一部の直上部分が除去されてしまう。しかし、この周縁部の上には、支持体との間でエッチングの選択比が取れている保護層が残るため、その後の熱酸化により空洞部に酸化膜を充填する工程の際、前記第２半導体層の周縁部において熱酸化が起こり、ここに厚い酸化膜が形成されるといった不都合が防止される。よって、前記したようにフォトレジスト等で第２半導体層上の支持体の上を覆うことなく、直接エッチング液に浸漬することができるため、工程を簡略化することができる。
また、前記支持体を少なくとも前記素子領域部上から除去して前記保護層を露出させる工程を、化学機械研磨（ＣＭＰ）法で行うようにした場合に、前記保護層を化学機械研磨法におけるストッパ層として機能させることができる。
また、前記半導体装置の製造方法においては、前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面の酸化膜を除去し、基板半導体層を露出させるのが好ましい。
このようにすれば、能動面の反対側の面、すなわち半導体基板の裏面全体を露出させることができるので、前述したフッ硝酸による正孔の生成が広範囲で起こるようになり、したがってＳｉＧｅ等からなる第１半導体層のウエットエッチングによる除去がより良好になされるようになる。
また、半導体基板は例えばその厚さが数百μｍと薄いので、裏面側で生成した正孔が比較的速く能動面となる表面側に伝わるようになり、したがってこのことからも、第１半導体層のウエットエッチングによる除去がより良好になされるようになる。
また、前記半導体装置の製造方法においては、前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面をドライエッチングすることによって前記反対側の面の酸化膜を除去し、基板半導体層を露出させるのが好ましい。
このようにすれば、ドライエッチングによって能動面の反対側の面を選択的にエッチングすることができるので、の能動面側を予めフォトレジスト等で覆っておくといった処理を省略することができ、したがって工程を簡略化することができる。
また、前記半導体装置の製造方法においては、前記基板半導体層及び前記第２半導体層は単結晶シリコンからなり、前記第１半導体層は単結晶シリコンゲルマニウムからなるのが好ましい。
このようにすれば、ＳＢＳＩ法によって良好なＳＯＩ構造を形成することができる。
また、前記半導体装置の製造方法においては、前記第１半導体層を形成する工程の前に、前記半導体基板上に単結晶シリコンからなるバッファー層を形成する工程を有しているのが好ましい。
このようにすれば、第１半導体層を形成する前にバッファー層を形成することにより、前記半導体基板内の微細な欠陥等が前記第１半導体層や第２半導体層に悪影響を及ぼすことを抑制することができる。したがって、品質および歩留まり等が一層向上したＳＯＩ構造を得ることができる。
以下、本発明の半導体装置の製造方法を、図面を参照して詳細に説明する。
図１〜図１４は、本発明における半導体装置の製造方法の第１実施形態を工程順に示す模式図である。なお、これら模式図においては、図示の便宜上、部材ないし部分の縮尺等を実際のものとは異なるように表す場合もある。
まず、図１に示すように単結晶シリコンからなる半導体基板１を用意し、これを熱酸化処理することにより、その全面の表層部に該半導体の酸化膜、すなわち酸化シリコン膜２を形成する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、前記半導体基板１の能動面側から前記酸化シリコン膜２を選択的に除去し、ＳＯＩ構造を形成する領域を含む部位に、図２に示すように窓部３を平面視矩形状に形成する。これにより、窓部３内に前記半導体基板１を構成する単結晶シリコン、すなわち基板半導体層１ａを露出させる。なお、図２では簡略化して窓部３を一つしか示していないが、実際には多数の窓部３を形成し、全ての窓部３について後述する工程を同時に行うものとする。
次いで、図３に示すように前記窓部３内に露出する基板半導体層１ａ上に、これを覆うようにシリコン（Ｓｉ）を選択的にエピタキシャル成長させ、単結晶Ｓｉからなるバッファー層４を２０ｎｍ程度の厚さに形成する。このエピタキシャル成長については、ジボラン（Ｓｉ２Ｈ６）を原料ガスとする気相法が好適に採用される。ここで、このバッファー層４は、後述するようにこれの上に形成される単結晶ＳｉＧｅ層５や、さらにその上に形成される単結晶Ｓｉ層６の結晶性を良くするためのものである。
続いて、前記バッファー層４上に、これを覆うようにシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させ、単結晶ＳｉＧｅ層（第１半導体層）５を３０ｎｍ程度の厚さに形成する。このエピタキシャル成長については、ジボラン（Ｓｉ２Ｈ６）とゲルマン（ＧｅＨ４）とを原料ガスとする気相法が好適に採用される。なお、この単結晶ＳｉＧｅ層５は、後述するようにエッチング液としてフッ硝酸を用いた場合に、単結晶シリコンからなる前記基板半導体層１ａ、さらには同じ単結晶シリコンからなるバッファー層４に対し、エッチングの選択比が大きいものとなっている。
続いて、前記単結晶ＳｉＧｅ層５上に、これを覆うようにシリコン（Ｓｉ）をエピタキシャル成長させ、単結晶Ｓｉ層（第２半導体層）６を１００ｎｍ程度の厚さに形成する。このエピタキシャル成長については、前記バッファー層の場合と同様、ジボラン（Ｓｉ２Ｈ６）を原料ガスとする気相法が好適に採用される。なお、この単結晶Ｓｉ層６は、前述したように単結晶シリコンからなっているため、エッチング液としてフッ硝酸を用いた場合に、単結晶ＳｉＧｅ層５に対し、エッチングの選択比が小さいものとなっている。
なお、これらバッファー層４、単結晶ＳｉＧｅ層５、単結晶Ｓｉ層６については、エピタキシャル成長の条件を適宜に設定することで、前記したように窓部３内に選択的に形成しているが、条件によっては窓部３外の酸化シリコン膜２上に、バッファー層４に対応する多結晶シリコン、単結晶ＳｉＧｅ層５に対応する多結晶シリコンゲルマニウム、単結晶Ｓｉ層６に対応する多結晶シリコンが、この順に成膜されることもある。その場合には、フォトリソグラフィ技術及びエッチング技術を用いてこれらを選択的に除去し、窓部３内にのみバッファー層４、単結晶ＳｉＧｅ層５、単結晶Ｓｉ層６を残すようにする。
次いで、図４に示すように前記半導体基板１の能動面側、すなわち窓部３を形成した側の面に、プラズマＣＶＤ法によって窒化シリコン（ＳｉＮ）を１００〜２００ｎｍ程度の厚さで成膜し、前記単結晶Ｓｉ層６上に保護層７を形成する。プラズマＣＶＤ法を採用し、プラズマの生成領域を成膜面に対応させることにより、半導体基板１に対し、設定した面側、本例では能動面側のみに、窒化シリコンを成膜することができる。また、このように窒化シリコンによって保護層７を形成することで、第２半導体層としての単結晶Ｓｉ層６との間でエッチングの選択比が取れるようになる。
次いで、図５（ａ）、（ｂ）に示すように、後述する素子領域部を挟む位置にある領域内の、前記保護層７、前記単結晶Ｓｉ層６、前記単結晶ＳｉＧｅ、前記バッファー層５、さらに基板半導体層１ａの一部を除去し、開口して第１支持体穴８と第２支持体穴９とを形成する。なお、図５（ａ）は図５（ｂ）のＡ−Ａ線矢視断面図である（以下同様）。具体的には、まず、第１支持体穴８を形成する領域８ａと、第２支持体穴９を形成する領域９ａとにそれぞれ対応する領域を開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、前記領域８ａ及び領域９ａに位置する、前記保護層７、前記単結晶Ｓｉ層６、前記単結晶ＳｉＧｅ、前記バッファー層５、さらに基板半導体層１ａの一部を、順にドライエッチングによって除去する。
以上により、前記単結晶Ｓｉ層６の一部を用いて形成される素子領域部が、第１支持体穴８と第２支持体穴９との間に形成される。すなわち、これら第１支持体穴８と第２支持体穴９との間に挟まれた領域が、後述するように素子領域部（ＳＯＩ形成領域）１０となるのである。
次いで、図６に示すように半導体基板１の能動面側の全面に、後述する支持体を形成するための支持体前駆層１１を形成する。本実施形態ではＣＶＤ（Chemical Vapor Deposition）法により、前記第１支持体穴８及び第２支持体穴９内を埋め込み、かつ保護層７を覆った状態に、酸化シリコン（ＳｉＯ２）を例えば４００ｎｍ程度の厚さで成膜し、支持体前駆層１１とする。なお、支持体前駆層１１の成膜条件としては、前記単結晶ＳｉＧｅ層５中に含まれるゲルマニウム（Ｇｅ）が、単結晶Ｓｉ層６中に拡散しない温度で行うものとする。
次いで、前記支持体前駆層１１をパターニングすることにより、図７（ａ）、（ｂ）に示すように前記素子領域部１０を覆い、かつ前記第１支持体穴８及び第２支持体穴９の一部を埋め込んだ状態に、支持体１２を形成する。すなわち、フォトリソグラフィ技術によってレジストパターン（図示せず）を形成し、これをマスクにしてドライエッチングでパターニングすることにより、支持体１２を得る。また、このように支持体前駆層１１をエッチングすることにより、能動面側に露出した酸化シリコン膜２についてもこれを除去することができる。なお、このようにして得られた支持体１２は、酸化シリコン（ＳｉＯ２）からなっているため、後述するように窒化シリコン（ＳｉＮ）からなる前記保護層７との間で、エッチングの選択比が取れるようになっている。
このようにレジストパターン（図示せず）をマスクにして支持体１２を形成したら、続いて、図８（ａ）に示すように能動面側に露出している保護層７をドライエッチングで除去し、該保護層７を前記支持体１２の直下に残す。
さらに、前記レジストパターン及び支持体１２をマスクとして用い、前記単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４、さらに基板半導体層１ａの一部を、順にドライエッチングによって除去する。以上により、図８（ｂ）に示すように支持体１２の両側面、すなわち第１支持体穴８と第２支持体穴９とを結ぶラインに沿う側面１２ａが露出する。同時に、この支持体１２の直下に残る前記保護層７、単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４も、前記側面１２ａの直下に位置する両側面（端面）が露出し、本発明における端部露出面となる。その後、支持体１２上のレジストパターンを除去する。なお、このように保護層７、単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４をそれぞれパターニングしたことにより、支持体１２は保護層７を介して単結晶Ｓｉ層６を支持するものとなる。
このようにして端部露出面を形成したら、続いて半導体基板１を、フォトレジスト等で覆うことなく直接、エッチング液としてのフッ酸に浸漬（ドブ漬け）し、図９（ａ）、（ｂ）に示すように、半導体基板１の表層部に残っている前記酸化シリコン膜２を除去する。すなわち、半導体基板１の能動面側と反対側の面、さらにはその側面に形成されている酸化シリコン膜２を除去し、単結晶シリコンからなる基板半導体層１ａを露出させ、これにより半導体基板１の裏面等に基板半導体層露出面１ｂを形成する。
このように半導体基板１をフッ酸（エッチング液）に浸漬すると、支持体１２も酸化シリコンによって形成されていることから、その一部がエッチングされ、特に単結晶Ｓｉ層６の周縁部の一部、すなわち前記端部露出面側の周縁部の直上部分が除去されることになる。図９（ｂ）は、この状態を示しており、図８（ｂ）と比較したときに、支持体１２の側面１２ａ側に保護層７が観察されている。これは、支持体１２がエッチングされて細くなったために、下地層である保護層７の一部が露出しているためである。
このように、単結晶Ｓｉ層６の周縁部の上には、図９（ｂ）に示すように、酸化シリコンからなる支持体１２との間でエッチングの選択比が取られたフッ酸には溶解しない窒化シリコンからなる保護層７が残る。したがって、単結晶Ｓｉ層６の周縁部は、外側に露出することなく、保護層７によって覆われ、保護されたものとなる。
次いで、図１０に示すように、支持体１２の下方に位置する単結晶ＳｉＧｅ層５を、フッ硝酸を用いたウエットエッチングによって選択的に除去する。具体的には、まず、半導体基板１の裏面側（能動面と反対の面側）をフッ硝酸に浸漬し、これによって支持体１２の下方にある単結晶ＳｉＧｅ層５に、フッ硝酸などのエッチング液を接触させる。すると、単結晶Ｓｉ層６は、単結晶ＳｉＧｅ層５よりエッチングの選択比が小さく、したがってエッチング速度が遅いことから、単結晶Ｓｉ層６はエッチングされることなく残り、単結晶ＳｉＧｅ層５が選択的にエッチングされ、除去される。同様に、単結晶シリコンからなるバッファー層４および半導体基板１（基板半導体層１ａ）もエッチングされることなく残る。したがって、単結晶ＳｉＧｅ層５が選択的にエッチングされた後には、バッファー層４と単結晶Ｓｉ層６との間に空洞部１３が形成されることになる。
ここで、このようなフッ硝酸による単結晶ＳｉＧｅ層５のエッチングは、前述したようなメカニズムによって起こると考えられる。すなわち、フッ硝酸中のＮＯ２がＳｉから電子を奪ってＮＯ２ −となり、Ｓｉ中に正孔（ホール）が発生する。発生した正孔（ホール）はＳｉＧｅまで拡散していき、ＳｉＧｅ中のＳｉおよびＧｅと結合し、Ｓｉ２＋、Ｇｅ２＋となって溶解する。このような作用によって、ＳｉＧｅがフッ硝酸に容易に溶解するため、結果的にＳｉＧｅの選択的なエッチングが可能になっている。よって、単結晶ＳｉＧｅ層５が十分にエッチングされることにより、単結晶Ｓｉ層６の下に空洞部１３が、良好に貫通した状態で形成されるようになる。
なお、半導体基板１中のＳｉを酸化したことで生成する正孔は、例えば隣り合うＳｉ原子間を伝って移動することと、生成した正孔が近傍のＳｉ原子に作用してこれをイオン化し、さらに新たに生成した正孔がその近傍のＳｉ原子に作用するといったことが順次繰り返されること、の両方が起こることにより、結果としてＳｉを通って単結晶ＳｉＧｅ層５中に到達すると考えられる。
したがって、本実施形態では、特に半導体基板１の裏面全体を露出させているので、前述したフッ硝酸による正孔の生成が広範囲で起こるようになり、したがって単結晶ＳｉＧｅ層５のウエットエッチングによる除去がより良好になされるようになる。
また、半導体基板１は例えばその厚さが６５０μｍ程度と薄いので、裏面側で生成した正孔が比較的速く能動面となる表面側に伝わるようになり、したがってこのことからも、単結晶ＳｉＧｅ層５のウエットエッチングによる除去がより良好になされるようになる。
次いで、熱酸化処理を行うことにより、図１１に示すように空洞部１３に埋め込み絶縁層１４（ＢＯＸ層：Buried Oxide層）を形成する。すなわち、このように熱酸化処理を行うと、空洞部１３を上下に挟んでいるバッファー層４（さらには半導体基板１）と単結晶Ｓｉ層６とが、それぞれ空洞部１３側において酸素と反応することで酸化され、酸化シリコン（ＳｉＯ２）となって成長し厚膜化する。これにより、空洞部１３内全体が酸化シリコン（埋め込み絶縁層１４）で充填されるようになる。
ここで、単結晶Ｓｉ層６の上部には保護層７を介して支持体１２が設けられているので、単結晶Ｓｉ層６の上面側が酸化されてしまうことが防止されており、したがって、単結晶Ｓｉ層６の膜減りが抑制されている。また、バッファー層４はその厚さが２０ｎｍ程度と薄いので、このバッファー層４全体が酸化された後は、半導体基板１（基板半導体層１ａ）の表面が酸化されて埋め込み絶縁層１４の一部となる。なお、バッファー層４を形成しない場合には、最初から半導体基板１（基板半導体層１ａ）の表面が酸化され、単結晶Ｓｉ層６から生じる酸化シリコンとともに埋め込み絶縁層１４を形成するようになる。
また、この熱酸化処理の際に単結晶Ｓｉ層６は、露出した下面（空洞部１３側の面）および側面（端部露出面）は酸素と反応して酸化され、酸化シリコン（埋め込み絶縁層１４）となるが、前記側面側の周縁部の直上部は、保護層７で覆われていることによって露出せず、したがって酸化されることなく単結晶シリコンの状態に保持されている。よって、この側面側の周縁部の直上部も、ＳＯＩ構造を形成する領域の一部として機能するようになる。
次いで、図１２に示すように、半導体基板１上の全面を平坦化する。具体的には、まず、ＳＯＩ構造を電気的に絶縁するため、半導体基板１の能動面側全体に、ＣＶＤ法等によって酸化シリコン（ＳｉＯ２）を１μｍ程度の厚さで成膜し、平坦化絶縁膜（図示せず）を形成する。続いて、ＣＭＰ（（Chemical Mechanical Polishing：化学的機械研磨）法によって半導体基板１の能動面側を平坦化し、これによって前記平坦化絶縁膜および支持体１２を除去し、前記保護層７を露出させる。このとき、支持体１２の下に位置する保護層７をストッパ層として機能させることにより、ＣＭＰの終点を容易に管理することができる。なお、第１支持体穴８内および第２支持体穴９内には、それぞれ支持体１２の一部が残る。
次いで、図１３に示すように、前記保護層７を熱リン酸によるウエットエッチングで除去し、前記単結晶Ｓｉ層６を露出させる。なお、熱リン酸は酸化シリコンをほとんど溶解しないので、このような熱リン酸によるウエットエッチングにより、例えば先に形成した埋め込み絶縁層１４を溶解することはない。したがって、例えば後工程において、この埋め込み絶縁層１４中の、前記バッファー層４側の酸化シリコンと単結晶Ｓｉ層６側の酸化シリコンとの間が剥離するといった不都合も、回避されている。
以上の工程により、周囲を支持体１２の一部および平坦化絶縁膜で囲まれ、半導体基板１からは埋め込み絶縁層１４で絶縁された単結晶Ｓｉ層６が形成される。
次いで、図１４に示すように、前記単結晶Ｓｉ層６を用いて半導体装置１５を形成する。具体的には、まず、単結晶Ｓｉ層６の表面に熱酸化を施し、ゲート絶縁膜１６を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜１６上に多結晶シリコン層を形成する。その後、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜１６上にゲート電極１７を形成する。
次に、前記ゲート電極１７をマスクとして、Ａｓ（ヒ素）、Ｐ（リン）、Ｂ（ボロン）等の不純物を単結晶Ｓｉ層６内に打ち込み、この単結晶Ｓｉ層６のゲート電極１７の両側に、それぞれ低濃度不純物導入層としてのＬＤＤ層１８、１８を形成する。そして、ＣＶＤ法等により、ＬＤＤ層１８、１８が形成された単結晶Ｓｉ層６上に絶縁層（図示せず）を形成し、ＲＩＥ（Reactive Ion Etching）などのドライエッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１７の側壁にそれぞれサイドウォール１９、１９を形成する。
次いで、ゲート電極１７およびサイドウォール１９、１９をマスクにして、Ａｓ、Ｐ、Ｂ等の不純物を単結晶Ｓｉ層６内に打ち込む。これにより、単結晶Ｓｉ層６におけるサイドウォール１９、１９の側方に、高濃度不純物導入層からなるソース／ドレイン領域２０、２０を形成し、トランジスタ（半導体装置１５）を得る。加えて、バルク形成領域（図示せず）にバルク素子を形成することにより、半導体基板１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置を形成することができる。
この製造方法によれば、単結晶ＳｉＧｅ層５をウエットエッチングにより除去し、単結晶Ｓｉ層６の下に空洞部１３を形成する工程に先立ち、半導体基板１の裏面や側面に形成してある酸化シリコン膜２を除去し、基板半導体層１ａを露出させるので、フッ硝酸によるＳｉＧｅの選択的なエッチングをより良好に行うことができる。したがって、単結晶Ｓｉ層６の下に空洞部１３を、良好に貫通した状態で形成することでき、これにより、良好なＳＯＩ構造を形成することができる。
また、単結晶Ｓｉ層６を覆って窒化シリコンからなる保護層７を形成しているので、単結晶ＳｉＧｅ層５をウエットエッチングで除去する前に、酸化シリコン膜２を除去して基板半導体層１ａを露出させる際、例えばフォトレジスト等で支持体１２の上を覆うことなく、直接エッチング液に浸漬することで前記酸化シリコン膜２を除去することができ、したがって工程を簡略化することができる。すなわち、このウエットエッチングで酸化シリコン膜２を除去すると、支持体１２もその一部がエッチングされてしまい、これにより単結晶Ｓｉ層６の周縁部の上面側が露出してしまうおそれがあるが、保護層７でこれを覆っているため、そのようなおそれを回避することができるからである。したがって、その後の熱酸化により空洞部１３に埋め込み絶縁層（酸化シリコン膜）を充填する際、単結晶Ｓｉ層６の周縁部に厚い酸化膜が形成されるといった不都合を防止し、単結晶Ｓｉ層６のほぼ全域をＳＯＩ構造の形成領域として機能させることができる。
また、前記支持体１２を除去して保護層７を露出させる際、その処理をＣＭＰ法で行うようにした場合に、前記保護層７をＣＭＰ法におけるストッパ層として機能させることができ、したがって工程管理を容易にすることができる。
次に、本発明における半導体装置の製造方法の第２実施形態を説明する。
この第２実施形態が前記の第１実施形態と主に異なるところは、単結晶Ｓｉ層６上に保護層７を形成することなく、直接支持体１２を形成する点と、単結晶ＳｉＧｅ層５をウエットエッチングで除去する前の、基板半導体層露出面１ａを形成する際に、前記半導体基板１の能動面側をレジストで覆うようにした点である。
すなわち、本実施形態では、単結晶Ｓｉ層６上に保護層７を形成しないこと以外は、第１実施形態と同様の工程を経ることにより、図１５（ａ）、（ｂ）に示すように、支持体１２の両側面１２ａを露出させ、同時に、この支持体１２の直下に残る単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４も、前記側面１２ａの直下に位置する両側面（端面）を露出させ、端部露出面とする。このようにすることで、本実施形態では、単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４をそれぞれパターニングしたことにより、支持体１２は単結晶Ｓｉ層６を直接支持するものとなる。
このようにして端部露出面を形成したら、図１６に示すように、前記半導体基板１の能動面側（前記窓部３側）をフォトレジスト２１で覆う。そして、この状態でエッチング液としてのフッ酸に浸漬（ドブ漬け）し、図１７に示すように、半導体基板１の表層部に残っている前記酸化シリコン膜２を除去する。すなわち、半導体基板１の能動面側と反対側の面、さらにはその側面に形成されている酸化シリコン膜２を除去し、単結晶シリコンからなる基板半導体層１ａを露出させ、これにより半導体基板１の裏面等に基板半導体層露出面１ｂを形成する。
このように半導体基板１をフッ酸（エッチング液）に浸漬すると、支持体１２もフォトレジスト２１で覆われていることから、前記第１実施形態とは異なり、この支持体１２の一部がエッチングされてしまうといった現象は起こらなくなる。
その後、図１８に示すようにフォトレジスト２１を除去する。
以下、第１実施形態と同様に、単結晶ＳｉＧｅ層５をウエットエッチングで除去して空洞部１３を形成し、さらに熱酸化によってここに埋め込み絶縁層１４を形成する。次いで、支持体１２を除去して単結晶Ｓｉ層６を露出させ、その後、この単結晶Ｓｉ層６に半導体装置（トランジスタ）を形成する。ただし、支持体１２の除去工程でＣＭＰ法を用いる場合、ストッパ層として機能する保護層７が無いので、予め実験等によって単結晶Ｓｉ層６が露出するまでの時間を求めておき、ＣＭＰの処理時間を、求めた時間に対応させることでその工程管理を行うようにする。すなわち、単結晶Ｓｉ層６が露出する直前で、ＣＭＰ処理を終了させる。その後、フッ酸系溶液によるウエットエッチングを行って不要な酸化シリコンを除去することにより、単結晶Ｓｉ層６を露出させる。このようにすることで、ＣＭＰ処理により単結晶Ｓｉ層６に欠陥を生じさせてしまうといった不都合を防止することができる。
この製造方法にあっても、前記第１実施形態と同様に、半導体基板１の裏面や側面に形成してある酸化シリコン膜２を除去し、基板半導体層１ａを露出させた後、単結晶ＳｉＧｅ層５をウエットエッチングで除去して空洞部１３を形成するので、フッ硝酸によるＳｉＧｅの選択的なエッチングをより良好に行うことができ、これにより空洞部１３を良好に貫通した状態で形成し、良好なＳＯＩ構造を形成することができる。
また、半導体基板の能動面側をフォトレジスト２１で覆った状態でウエットエッチングを行い、酸化シリコン膜２を除去して基板半導体層１ａを露出させるようにしたので、半導体基板１をエッチング液に直接浸漬することでウエットエッチング処理を行うことができ、したがって処理を容易にすることができる。
次に、本発明における半導体装置の製造方法の第３実施形態を説明する。
この第３実施形態が前記の第２実施形態と主に異なるところは、単結晶ＳｉＧｅ層５をウエットエッチングで除去する前の、基板半導体層露出面１ａを形成する際に、前記半導体基板１の能動面側をフォトレジスト２１で覆うことなく、前記能動面と反対側の面をドライエッチングすることによって該面の酸化シリコン膜２を除去し、基板半導体層１ａを露出させるようにした点である。
すなわち、本実施形態では、図１５（ａ）、（ｂ）に示したように、第２実施形態と同様にして支持体１２の両側面１２ａを露出させ、かつ単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４も、前記側面１２ａの直下に位置する両側面（端面）を露出させて端部露出面とする。
次いで、図１９に示すように半導体基板１を裏返してその表裏を逆にし、能動面と反対側の面（裏面）を上にする。続いて、この裏面をドライエッチングし、該裏面の酸化シリコン膜２を除去して基板半導体層１ａを露出させ、これにより半導体基板１の裏面に基板半導体層露出面を形成する。
次いで、半導体基板１を再度裏返してその表裏を元に戻し、能動面を上にする。
以下、第２実施形態と同様に、単結晶ＳｉＧｅ層５をウエットエッチングで除去して空洞部１３を形成し、さらに熱酸化によってここに埋め込み絶縁層１４を形成する。次いで、支持体１２を除去して単結晶Ｓｉ層６を露出させ、その後、この単結晶Ｓｉ層６に半導体装置（トランジスタ）を形成する。
この製造方法にあっても、前記第１、２実施形態と同様に、半導体基板１の裏面や側面に形成してある酸化シリコン膜２を除去し、基板半導体層１ａを露出させた後、単結晶ＳｉＧｅ層５をウエットエッチングで除去して空洞部１３を形成するので、フッ硝酸によるＳｉＧｅの選択的なエッチングをより良好に行うことができ、これにより空洞部１３を良好に貫通した状態で形成し、良好なＳＯＩ構造を形成することができる。
また、ドライエッチングによって能動面と反対側の面を選択的にエッチングすることができるので、の能動面側を予めフォトレジスト等で覆っておくといった処理を省略することができ、したがって工程を簡略化することができる。
（実験例）
前記の第１実施形態、第２実施形態、第３実施形態の各方法で、特に半導体基板１の裏面側の酸化シリコン膜２を除去した後、単結晶ＳｉＧｅ層５のフッ硝酸によるエッチングを、設定した時間（２分間）行った。また、比較のため従来法として、半導体基板１の裏面側等の酸化シリコン膜２を除去することなく、フッ硝酸によるエッチングを設定した時間（２分間）行った。
エッチング後の各半導体基板１の空洞部１３を電子顕微鏡で調べたところ、本発明の第１実施形態、第２実施形態、第３実施形態の各方法で処理したものは、良好に貫通した状態で空洞部１３が形成されていた。一方、従来法で処理したものは、空洞部１３が完全に貫通した状態とならず、上下が連続した部位が一部残っていた。
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記実施形態ではバッファー層４を形成するようにしたが、バッファー層４を形成することなく、窓部３内に露出する基板半導体層１ａに直接単結晶ＳｉＧｅ層５を形成するようにしてもよい。
本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 要部を示す図であり、（ａ）は模式側断面図、（ｂ）は模式平面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 要部を示す図であり、（ａ）は模式側断面図、（ｂ）は模式平面図である。 要部を示す図であり、（ａ）は模式側断面図、（ｂ）は模式平面図である。 要部を示す図であり、（ａ）は模式側断面図、（ｂ）は模式平面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 要部を示す図であり、（ａ）は模式側断面図、（ｂ）は模式平面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。
符号の説明
１…半導体基板、１ａ…基板半導体層、２…酸化シリコン膜（酸化膜）、３…窓部、４…バッファー層、５…単結晶ＳｉＧｅ層（第１半導体層）、６…単結晶Ｓｉ層（第２半導体層）、７…保護層、８…第１支持体穴、９…第２支持体穴、１０…素子領域部、１２…支持体、１３…空洞部、１４…埋め込み絶縁層、１５…半導体装置、２１…フォトレジスト

Claims (8)

  1. 半導体基板の全面の表層部に酸化膜を形成する工程と、
    前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
    前記窓部内に露出する前記基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第１半導体層を形成する工程と、
    前記第１半導体層を覆って、前記第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
    前記第２半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
    前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
    前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記支持体の下部の前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
    前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
    前記支持体の下部の前記第１半導体層をウエットエッチングにより除去する工程と、
    前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
    前記支持体を少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
    前記第２半導体層に半導体装置を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記基板半導体層露出面を形成する工程は、前記半導体基板の能動面側をレジストで覆う処理と、その状態でウエットエッチングを行って前記酸化膜の少なくとも一部を除去し、前記基板半導体層を露出させる処理と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 半導体基板の全面の表層部に酸化膜を形成する工程と、
    前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
    前記窓部内に露出する基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第１半導体層を形成する工程と、
    前記第１半導体層を覆って、前記第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
    前記第２半導体層を覆って、前記第２半導体層との間でエッチングの選択比が取れる保護層を形成する工程と、
    前記第２半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の前記保護層、前記第２半導体層、及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
    前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に、前記保護層との間でエッチングの選択比が取れる支持体を形成する工程と、
    前記支持体をマスクにして前記保護層、前記第１半導体層、及び前記第２半導体層をエッチングし、前記支持体の下部の前記第１半導体の端部を少なくとも一部露出させる端部露出面を形成する工程と、
    前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
    前記支持体の下部の前記第１半導体層をウエットエッチングにより除去する工程と、
    前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
    前記支持体を少なくとも前記素子領域部上から除去して前記保護層を露出させる工程と、
    前記保護層をエッチングして前記第２半導体層を露出させる工程と、
    前記第２半導体層に半導体装置を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記保護層は窒化シリコンからなることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面の酸化膜を除去し、基板半導体層を露出させることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面をドライエッチングすることによって前記反対側の面の酸化膜を除去し、基板半導体層を露出させることを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記基板半導体層及び前記第２半導体層は単結晶シリコンからなり、前記第１半導体層は単結晶シリコンゲルマニウムからなることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記第１半導体層を形成する工程の前に、前記半導体基板上に単結晶シリコンからなるバッファー層を形成する工程を有していることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
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