JP2008160075A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2008160075A
JP2008160075A JP2007290781A JP2007290781A JP2008160075A JP 2008160075 A JP2008160075 A JP 2008160075A JP 2007290781 A JP2007290781 A JP 2007290781A JP 2007290781 A JP2007290781 A JP 2007290781A JP 2008160075 A JP2008160075 A JP 2008160075A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
substrate
semiconductor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007290781A
Other languages
English (en)
Inventor
Hiroshi Kanemoto
啓 金本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007290781A priority Critical patent/JP2008160075A/ja
Priority to TW096145397A priority patent/TW200834811A/zh
Priority to KR1020070122745A priority patent/KR20080049661A/ko
Priority to US11/948,504 priority patent/US7569438B2/en
Publication of JP2008160075A publication Critical patent/JP2008160075A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/66772Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】シリコン層の下に貫通した空洞部が形成されなくなるといった不都合を防止し、良好なSOI構造を形成することにより、SOI構造を有する優れた半導体装置を製造することのできる、方法を提供する。
【解決手段】半導体基板1の全面の表層部に、酸化膜を形成する。第1半導体層5をウエットエッチングにより除去するに先立ち、酸化膜の少なくとも一部を除去して半導体基板1の基板半導体層1aを露出させる。そして、ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、SOI構造を得る。
【選択図】図9

Description

本発明は、特にSOI(Silicon On Insulator)構造を形成する技術を用いた半導体装置の製造方法に関する。
SOI構造上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で低電圧駆動が容易なため、研究が盛んに行われている。
従来、バルクウエハ上にSOI構造を有する半導体装置の製造方法としては、例えば非特許文献1に記載されているように、SBSI(Separation by Bonding Si Islands)法を用いることにより、シリコン基板上にSOI層を部分的に形成し、このSOI層にSOIトランジスタを形成する方法が知られている。
前記したSBSI法を用いてSOI構造を形成する方法を説明する。まず、シリコン基板上にシリコンゲルマニウム(SiGe)層、シリコン(Si)層を順次エピタキシャル成長させ、次に、シリコン層を支持するための支持体穴を形成する。次いで、その上から酸化膜などを成膜した後、素子形成領域及び支持体の形状を得るようにパターンニングする。その後、支持体の下側にあるシリコンゲルマニウム層をフッ硝酸で選択的にエッチングすることにより、シリコン層を支持体で支持するとともに、このシリコン層の下に空洞部を形成する。そして、この空洞部に対し、熱酸化法を用いてシリコン基板側とシリコン層側とからそれぞれ酸化膜を成長させることにより、シリコン基板とシリコン層との間にBOX(Buried Oxide)層を形成する。さらに、シリコン基板上を平坦化処理した後、フッ酸などのエッチング液を用いてエッチングを行いシリコン層を表面に露出させることにより、シリコン基板上にSOI構造を形成する。
T.Sakai et al.,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230− 231,May(2004)
ところで、前記のSOI構造の形成方法では、シリコン基板上にSiGe層をエピタキシャル成長させた際、Geについての原料ガスがシリコン基板上の所望する部位以外に付着し、シリコン基板の側面や裏面など不要な部位にSiGeがエピタキシャル成長してしまい、後工程に悪影響を及ぼす懸念があった。そこで、SiGe層をエピタキシャル成長させる工程に先立ち、シリコン基板の全面を酸化シリコン(SiO)膜で覆い、次いで、所望の部位の酸化シリコン膜を選択的に除去してシリコン基板表面を露出させ、その後、この領域のみに選択的にSi、SiGeをエピタキシャル成長させることが考えられている。このようにすれば、シリコン基板上の所望する部位以外の不要な部位に、SiGeがエピタキシャル成長してしまうといった不都合を防止することができる。
しかしながら、シリコン基板の所望の部位以外を酸化シリコン膜で覆った状態とし、そのまま工程を進めると、前記のSiGe層をフッ硝酸で選択的にエッチングする工程において、そのメカニズムについては十分解明されていないものの、SiGe中のSiおよびGeに対するエッチングレートが下がってしまい、シリコン層の下に良好に貫通した空洞部が形成されなくなることがある。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、シリコン層の下に貫通した空洞部が形成されなくなるといった不都合を防止し、良好なSOI構造を形成することにより、SOI構造を有する優れた半導体装置を製造することのできる、方法を提供することにある。
本発明者は、前述した、「SiGe層をフッ硝酸で選択的にエッチングする工程において、SiGeのエッチングレートが下がってしまう」ことについてのメカニズムを鋭意検討した結果、以下の知見を得た。
フッ硝酸によるSiGeのエッチングは、まず、フッ硝酸中のNOがSiから電子を奪ってNO となり、Si中に正孔(ホール)が発生する。発生した正孔(ホール)はSiGeまで拡散していき、SiGe中のSiおよびGeと結合し、Si2+、Ge2+となって溶解する。このような作用によって、SiGeがフッ硝酸に容易に溶解するため、結果的にSiGeの選択的なエッチングが可能になっている。
そして、このような知見のもとに本発明者は、さらに研究を進めた結果、本発明を完成させた。
すなわち、本発明の半導体装置の製造方法は、半導体基板の全面の表層部に酸化膜を形成する工程と、
前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
前記窓部内に露出する基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第1半導体層を形成する工程と、
前記第1半導体層を覆って、前記第1半導体層よりエッチングの選択比が小さい第2半導体層を形成する工程と、
前記第2半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の、前記第2半導体層及び前記第1半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第2半導体層及び前記第1半導体層をエッチングし、前記支持体の下部の前記第1半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
前記支持体の下部の前記第1半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
前記支持体を少なくとも前記素子領域部上から除去して前記第2半導体層を露出させる工程と、
前記第2半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
この半導体装置の製造方法によれば、単結晶SiGe等からなる第1半導体層をウエットエッチングにより除去し、単結晶Si等からなる第2半導体層の下に空洞部を形成する工程に先立ち、予めSi基板等の半導体基板の全面に形成しておいた酸化膜の少なくとも一部を除去し、Si等の基板半導体層を露出させるので、この基板半導体層露出面においてフッ硝酸中の硝酸がSi等の半導体を容易に酸化し、正孔を生成する。すると、この正孔が例えば前述したように単結晶SiGe(第1半導体層)に作用し、Si、Geをイオン化する。これにより、フッ硝酸によるSiGeの選択的なエッチングが可能になる。したがって、第1半導体層が十分にエッチングされることにより、第2半導体層の下に空洞部が、良好に貫通した状態で形成されるようになる。よって、良好なSOI構造を形成することが可能になる。
なお、この半導体装置の製造方法においては、前記基板半導体層露出面を形成する工程が、前記半導体基板の能動面側をレジストで覆う処理と、その状態でウエットエッチングを行って前記酸化膜の少なくとも一部を除去し、前記基板半導体層を露出させる処理と、を含んでいることが好ましい。
このようにすれば、前記能動面側をレジストで覆うので、半導体基板をエッチング液に直接浸漬することでウエットエッチング処理を行うことができ、したがって処理が容易になる。
また、本発明の別の半導体装置の製造方法は、半導体基板の全面の表層部に酸化膜を形成する工程と、
前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
前記窓部内に露出する基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第1半導体層を形成する工程と、
前記第1半導体層を覆って、前記第1半導体層よりエッチングの選択比が小さい第2半導体層を形成する工程と、
前記第2半導体層を覆って、前記第2半導体層との間でエッチングの選択比が取れる保護層を形成する工程と、
前記第2半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の前記保護層、前記第2半導体層、及び前記第1半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に、前記保護層との間でエッチングの選択比が取れる支持体を形成する工程と、
前記支持体をマスクにして前記保護層、前記第1半導体層、及び前記第2半導体層をエッチングし、前記支持体の下部の前記第1半導体の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
前記支持体の下部の前記第1半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
前記支持体を少なくとも前記素子領域部上から除去して前記保護層を露出させる工程と、
前記保護層をエッチングして前記第2半導体層を露出させる工程と、
前記第2半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
この半導体装置の製造方法によれば、前記した製造方法と同様に、単結晶SiGe等からなる第1半導体層をウエットエッチングにより除去し、単結晶Si等からなる第2半導体層の下に空洞部を形成する工程に先立ち、予めSi基板等の半導体基板の全面に形成しておいた酸化膜の少なくとも一部を除去し、Si等の基板半導体層を露出させるので、フッ硝酸によるSiGeの選択的なエッチングが可能になる。したがって、第2半導体層の下に空洞部を、良好に貫通した状態で形成すること可能になり、これにより、良好なSOI構造を形成することが可能になる。
なお、この半導体装置の製造方法においては、前記保護層が窒化シリコンからなるのが好ましい。
このようにすれば、第1半導体層をウエットエッチングにより除去する工程に先立ち、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させる工程の際に、保護層で第2半導体層を覆っているので、例えばフォトレジスト等で第2半導体層上の支持体の上を覆うことなく、直接エッチング液に浸漬することで前記酸化膜を除去することが可能になる。すなわち、このウエットエッチングで前記酸化膜を除去すると、前記支持体もその一部がエッチングされてしまい、特に第2半導体層の周縁部の一部の直上部分が除去されてしまう。しかし、この周縁部の上には、支持体との間でエッチングの選択比が取れている保護層が残るため、その後の熱酸化により空洞部に酸化膜を充填する工程の際、前記第2半導体層の周縁部において熱酸化が起こり、ここに厚い酸化膜が形成されるといった不都合が防止される。よって、前記したようにフォトレジスト等で第2半導体層上の支持体の上を覆うことなく、直接エッチング液に浸漬することができるため、工程を簡略化することができる。
また、前記支持体を少なくとも前記素子領域部上から除去して前記保護層を露出させる工程を、化学機械研磨(CMP)法で行うようにした場合に、前記保護層を化学機械研磨法におけるストッパ層として機能させることができる。
また、前記半導体装置の製造方法においては、前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面の酸化膜を除去し、基板半導体層を露出させるのが好ましい。
このようにすれば、能動面の反対側の面、すなわち半導体基板の裏面全体を露出させることができるので、前述したフッ硝酸による正孔の生成が広範囲で起こるようになり、したがってSiGe等からなる第1半導体層のウエットエッチングによる除去がより良好になされるようになる。
また、半導体基板は例えばその厚さが数百μmと薄いので、裏面側で生成した正孔が比較的速く能動面となる表面側に伝わるようになり、したがってこのことからも、第1半導体層のウエットエッチングによる除去がより良好になされるようになる。
また、前記半導体装置の製造方法においては、前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面をドライエッチングすることによって前記反対側の面の酸化膜を除去し、基板半導体層を露出させるのが好ましい。
このようにすれば、ドライエッチングによって能動面の反対側の面を選択的にエッチングすることができるので、の能動面側を予めフォトレジスト等で覆っておくといった処理を省略することができ、したがって工程を簡略化することができる。
また、前記半導体装置の製造方法においては、前記基板半導体層及び前記第2半導体層は単結晶シリコンからなり、前記第1半導体層は単結晶シリコンゲルマニウムからなるのが好ましい。
このようにすれば、SBSI法によって良好なSOI構造を形成することができる。
また、前記半導体装置の製造方法においては、前記第1半導体層を形成する工程の前に、前記半導体基板上に単結晶シリコンからなるバッファー層を形成する工程を有しているのが好ましい。
このようにすれば、第1半導体層を形成する前にバッファー層を形成することにより、前記半導体基板内の微細な欠陥等が前記第1半導体層や第2半導体層に悪影響を及ぼすことを抑制することができる。したがって、品質および歩留まり等が一層向上したSOI構造を得ることができる。
以下、本発明の半導体装置の製造方法を、図面を参照して詳細に説明する。
図1〜図14は、本発明における半導体装置の製造方法の第1実施形態を工程順に示す模式図である。なお、これら模式図においては、図示の便宜上、部材ないし部分の縮尺等を実際のものとは異なるように表す場合もある。
まず、図1に示すように単結晶シリコンからなる半導体基板1を用意し、これを熱酸化処理することにより、その全面の表層部に該半導体の酸化膜、すなわち酸化シリコン膜2を形成する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、前記半導体基板1の能動面側から前記酸化シリコン膜2を選択的に除去し、SOI構造を形成する領域を含む部位に、図2に示すように窓部3を平面視矩形状に形成する。これにより、窓部3内に前記半導体基板1を構成する単結晶シリコン、すなわち基板半導体層1aを露出させる。なお、図2では簡略化して窓部3を一つしか示していないが、実際には多数の窓部3を形成し、全ての窓部3について後述する工程を同時に行うものとする。
次いで、図3に示すように前記窓部3内に露出する基板半導体層1a上に、これを覆うようにシリコン(Si)を選択的にエピタキシャル成長させ、単結晶Siからなるバッファー層4を20nm程度の厚さに形成する。このエピタキシャル成長については、ジボラン(Si)を原料ガスとする気相法が好適に採用される。ここで、このバッファー層4は、後述するようにこれの上に形成される単結晶SiGe層5や、さらにその上に形成される単結晶Si層6の結晶性を良くするためのものである。
続いて、前記バッファー層4上に、これを覆うようにシリコンゲルマニウム(SiGe)をエピタキシャル成長させ、単結晶SiGe層(第1半導体層)5を30nm程度の厚さに形成する。このエピタキシャル成長については、ジボラン(Si)とゲルマン(GeH)とを原料ガスとする気相法が好適に採用される。なお、この単結晶SiGe層5は、後述するようにエッチング液としてフッ硝酸を用いた場合に、単結晶シリコンからなる前記基板半導体層1a、さらには同じ単結晶シリコンからなるバッファー層4に対し、エッチングの選択比が大きいものとなっている。
続いて、前記単結晶SiGe層5上に、これを覆うようにシリコン(Si)をエピタキシャル成長させ、単結晶Si層(第2半導体層)6を100nm程度の厚さに形成する。このエピタキシャル成長については、前記バッファー層の場合と同様、ジボラン(Si)を原料ガスとする気相法が好適に採用される。なお、この単結晶Si層6は、前述したように単結晶シリコンからなっているため、エッチング液としてフッ硝酸を用いた場合に、単結晶SiGe層5に対し、エッチングの選択比が小さいものとなっている。
なお、これらバッファー層4、単結晶SiGe層5、単結晶Si層6については、エピタキシャル成長の条件を適宜に設定することで、前記したように窓部3内に選択的に形成しているが、条件によっては窓部3外の酸化シリコン膜2上に、バッファー層4に対応する多結晶シリコン、単結晶SiGe層5に対応する多結晶シリコンゲルマニウム、単結晶Si層6に対応する多結晶シリコンが、この順に成膜されることもある。その場合には、フォトリソグラフィ技術及びエッチング技術を用いてこれらを選択的に除去し、窓部3内にのみバッファー層4、単結晶SiGe層5、単結晶Si層6を残すようにする。
次いで、図4に示すように前記半導体基板1の能動面側、すなわち窓部3を形成した側の面に、プラズマCVD法によって窒化シリコン(SiN)を100〜200nm程度の厚さで成膜し、前記単結晶Si層6上に保護層7を形成する。プラズマCVD法を採用し、プラズマの生成領域を成膜面に対応させることにより、半導体基板1に対し、設定した面側、本例では能動面側のみに、窒化シリコンを成膜することができる。また、このように窒化シリコンによって保護層7を形成することで、第2半導体層としての単結晶Si層6との間でエッチングの選択比が取れるようになる。
次いで、図5(a)、(b)に示すように、後述する素子領域部を挟む位置にある領域内の、前記保護層7、前記単結晶Si層6、前記単結晶SiGe、前記バッファー層5、さらに基板半導体層1aの一部を除去し、開口して第1支持体穴8と第2支持体穴9とを形成する。なお、図5(a)は図5(b)のA−A線矢視断面図である(以下同様)。具体的には、まず、第1支持体穴8を形成する領域8aと、第2支持体穴9を形成する領域9aとにそれぞれ対応する領域を開口するレジストパターン(図示せず)を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、前記領域8a及び領域9aに位置する、前記保護層7、前記単結晶Si層6、前記単結晶SiGe、前記バッファー層5、さらに基板半導体層1aの一部を、順にドライエッチングによって除去する。
以上により、前記単結晶Si層6の一部を用いて形成される素子領域部が、第1支持体穴8と第2支持体穴9との間に形成される。すなわち、これら第1支持体穴8と第2支持体穴9との間に挟まれた領域が、後述するように素子領域部(SOI形成領域)10となるのである。
次いで、図6に示すように半導体基板1の能動面側の全面に、後述する支持体を形成するための支持体前駆層11を形成する。本実施形態ではCVD(Chemical Vapor Deposition)法により、前記第1支持体穴8及び第2支持体穴9内を埋め込み、かつ保護層7を覆った状態に、酸化シリコン(SiO)を例えば400nm程度の厚さで成膜し、支持体前駆層11とする。なお、支持体前駆層11の成膜条件としては、前記単結晶SiGe層5中に含まれるゲルマニウム(Ge)が、単結晶Si層6中に拡散しない温度で行うものとする。
次いで、前記支持体前駆層11をパターニングすることにより、図7(a)、(b)に示すように前記素子領域部10を覆い、かつ前記第1支持体穴8及び第2支持体穴9の一部を埋め込んだ状態に、支持体12を形成する。すなわち、フォトリソグラフィ技術によってレジストパターン(図示せず)を形成し、これをマスクにしてドライエッチングでパターニングすることにより、支持体12を得る。また、このように支持体前駆層11をエッチングすることにより、能動面側に露出した酸化シリコン膜2についてもこれを除去することができる。なお、このようにして得られた支持体12は、酸化シリコン(SiO)からなっているため、後述するように窒化シリコン(SiN)からなる前記保護層7との間で、エッチングの選択比が取れるようになっている。
このようにレジストパターン(図示せず)をマスクにして支持体12を形成したら、続いて、図8(a)に示すように能動面側に露出している保護層7をドライエッチングで除去し、該保護層7を前記支持体12の直下に残す。
さらに、前記レジストパターン及び支持体12をマスクとして用い、前記単結晶Si層6、単結晶SiGe層5、バッファー層4、さらに基板半導体層1aの一部を、順にドライエッチングによって除去する。以上により、図8(b)に示すように支持体12の両側面、すなわち第1支持体穴8と第2支持体穴9とを結ぶラインに沿う側面12aが露出する。同時に、この支持体12の直下に残る前記保護層7、単結晶Si層6、単結晶SiGe層5、バッファー層4も、前記側面12aの直下に位置する両側面(端面)が露出し、本発明における端部露出面となる。その後、支持体12上のレジストパターンを除去する。なお、このように保護層7、単結晶Si層6、単結晶SiGe層5、バッファー層4をそれぞれパターニングしたことにより、支持体12は保護層7を介して単結晶Si層6を支持するものとなる。
このようにして端部露出面を形成したら、続いて半導体基板1を、フォトレジスト等で覆うことなく直接、エッチング液としてのフッ酸に浸漬(ドブ漬け)し、図9(a)、(b)に示すように、半導体基板1の表層部に残っている前記酸化シリコン膜2を除去する。すなわち、半導体基板1の能動面側と反対側の面、さらにはその側面に形成されている酸化シリコン膜2を除去し、単結晶シリコンからなる基板半導体層1aを露出させ、これにより半導体基板1の裏面等に基板半導体層露出面1bを形成する。
このように半導体基板1をフッ酸(エッチング液)に浸漬すると、支持体12も酸化シリコンによって形成されていることから、その一部がエッチングされ、特に単結晶Si層6の周縁部の一部、すなわち前記端部露出面側の周縁部の直上部分が除去されることになる。図9(b)は、この状態を示しており、図8(b)と比較したときに、支持体12の側面12a側に保護層7が観察されている。これは、支持体12がエッチングされて細くなったために、下地層である保護層7の一部が露出しているためである。
このように、単結晶Si層6の周縁部の上には、図9(b)に示すように、酸化シリコンからなる支持体12との間でエッチングの選択比が取られたフッ酸には溶解しない窒化シリコンからなる保護層7が残る。したがって、単結晶Si層6の周縁部は、外側に露出することなく、保護層7によって覆われ、保護されたものとなる。
次いで、図10に示すように、支持体12の下方に位置する単結晶SiGe層5を、フッ硝酸を用いたウエットエッチングによって選択的に除去する。具体的には、まず、半導体基板1の裏面側(能動面と反対の面側)をフッ硝酸に浸漬し、これによって支持体12の下方にある単結晶SiGe層5に、フッ硝酸などのエッチング液を接触させる。すると、単結晶Si層6は、単結晶SiGe層5よりエッチングの選択比が小さく、したがってエッチング速度が遅いことから、単結晶Si層6はエッチングされることなく残り、単結晶SiGe層5が選択的にエッチングされ、除去される。同様に、単結晶シリコンからなるバッファー層4および半導体基板1(基板半導体層1a)もエッチングされることなく残る。したがって、単結晶SiGe層5が選択的にエッチングされた後には、バッファー層4と単結晶Si層6との間に空洞部13が形成されることになる。
ここで、このようなフッ硝酸による単結晶SiGe層5のエッチングは、前述したようなメカニズムによって起こると考えられる。すなわち、フッ硝酸中のNOがSiから電子を奪ってNO となり、Si中に正孔(ホール)が発生する。発生した正孔(ホール)はSiGeまで拡散していき、SiGe中のSiおよびGeと結合し、Si2+、Ge2+となって溶解する。このような作用によって、SiGeがフッ硝酸に容易に溶解するため、結果的にSiGeの選択的なエッチングが可能になっている。よって、単結晶SiGe層5が十分にエッチングされることにより、単結晶Si層6の下に空洞部13が、良好に貫通した状態で形成されるようになる。
なお、半導体基板1中のSiを酸化したことで生成する正孔は、例えば隣り合うSi原子間を伝って移動することと、生成した正孔が近傍のSi原子に作用してこれをイオン化し、さらに新たに生成した正孔がその近傍のSi原子に作用するといったことが順次繰り返されること、の両方が起こることにより、結果としてSiを通って単結晶SiGe層5中に到達すると考えられる。
したがって、本実施形態では、特に半導体基板1の裏面全体を露出させているので、前述したフッ硝酸による正孔の生成が広範囲で起こるようになり、したがって単結晶SiGe層5のウエットエッチングによる除去がより良好になされるようになる。
また、半導体基板1は例えばその厚さが650μm程度と薄いので、裏面側で生成した正孔が比較的速く能動面となる表面側に伝わるようになり、したがってこのことからも、単結晶SiGe層5のウエットエッチングによる除去がより良好になされるようになる。
次いで、熱酸化処理を行うことにより、図11に示すように空洞部13に埋め込み絶縁層14(BOX層:Buried Oxide層)を形成する。すなわち、このように熱酸化処理を行うと、空洞部13を上下に挟んでいるバッファー層4(さらには半導体基板1)と単結晶Si層6とが、それぞれ空洞部13側において酸素と反応することで酸化され、酸化シリコン(SiO)となって成長し厚膜化する。これにより、空洞部13内全体が酸化シリコン(埋め込み絶縁層14)で充填されるようになる。
ここで、単結晶Si層6の上部には保護層7を介して支持体12が設けられているので、単結晶Si層6の上面側が酸化されてしまうことが防止されており、したがって、単結晶Si層6の膜減りが抑制されている。また、バッファー層4はその厚さが20nm程度と薄いので、このバッファー層4全体が酸化された後は、半導体基板1(基板半導体層1a)の表面が酸化されて埋め込み絶縁層14の一部となる。なお、バッファー層4を形成しない場合には、最初から半導体基板1(基板半導体層1a)の表面が酸化され、単結晶Si層6から生じる酸化シリコンとともに埋め込み絶縁層14を形成するようになる。
また、この熱酸化処理の際に単結晶Si層6は、露出した下面(空洞部13側の面)および側面(端部露出面)は酸素と反応して酸化され、酸化シリコン(埋め込み絶縁層14)となるが、前記側面側の周縁部の直上部は、保護層7で覆われていることによって露出せず、したがって酸化されることなく単結晶シリコンの状態に保持されている。よって、この側面側の周縁部の直上部も、SOI構造を形成する領域の一部として機能するようになる。
次いで、図12に示すように、半導体基板1上の全面を平坦化する。具体的には、まず、SOI構造を電気的に絶縁するため、半導体基板1の能動面側全体に、CVD法等によって酸化シリコン(SiO)を1μm程度の厚さで成膜し、平坦化絶縁膜(図示せず)を形成する。続いて、CMP((Chemical Mechanical Polishing:化学的機械研磨)法によって半導体基板1の能動面側を平坦化し、これによって前記平坦化絶縁膜および支持体12を除去し、前記保護層7を露出させる。このとき、支持体12の下に位置する保護層7をストッパ層として機能させることにより、CMPの終点を容易に管理することができる。なお、第1支持体穴8内および第2支持体穴9内には、それぞれ支持体12の一部が残る。
次いで、図13に示すように、前記保護層7を熱リン酸によるウエットエッチングで除去し、前記単結晶Si層6を露出させる。なお、熱リン酸は酸化シリコンをほとんど溶解しないので、このような熱リン酸によるウエットエッチングにより、例えば先に形成した埋め込み絶縁層14を溶解することはない。したがって、例えば後工程において、この埋め込み絶縁層14中の、前記バッファー層4側の酸化シリコンと単結晶Si層6側の酸化シリコンとの間が剥離するといった不都合も、回避されている。
以上の工程により、周囲を支持体12の一部および平坦化絶縁膜で囲まれ、半導体基板1からは埋め込み絶縁層14で絶縁された単結晶Si層6が形成される。
次いで、図14に示すように、前記単結晶Si層6を用いて半導体装置15を形成する。具体的には、まず、単結晶Si層6の表面に熱酸化を施し、ゲート絶縁膜16を形成する。そして、例えばCVD法により、ゲート絶縁膜16上に多結晶シリコン層を形成する。その後、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜16上にゲート電極17を形成する。
次に、前記ゲート電極17をマスクとして、As(ヒ素)、P(リン)、B(ボロン)等の不純物を単結晶Si層6内に打ち込み、この単結晶Si層6のゲート電極17の両側に、それぞれ低濃度不純物導入層としてのLDD層18、18を形成する。そして、CVD法等により、LDD層18、18が形成された単結晶Si層6上に絶縁層(図示せず)を形成し、RIE(Reactive Ion Etching)などのドライエッチングを用いて絶縁層をエッチバックすることにより、ゲート電極17の側壁にそれぞれサイドウォール19、19を形成する。
次いで、ゲート電極17およびサイドウォール19、19をマスクにして、As、P、B等の不純物を単結晶Si層6内に打ち込む。これにより、単結晶Si層6におけるサイドウォール19、19の側方に、高濃度不純物導入層からなるソース/ドレイン領域20、20を形成し、トランジスタ(半導体装置15)を得る。加えて、バルク形成領域(図示せず)にバルク素子を形成することにより、半導体基板1上に、SOI素子とバルク素子とが混載する半導体装置を形成することができる。
この製造方法によれば、単結晶SiGe層5をウエットエッチングにより除去し、単結晶Si層6の下に空洞部13を形成する工程に先立ち、半導体基板1の裏面や側面に形成してある酸化シリコン膜2を除去し、基板半導体層1aを露出させるので、フッ硝酸によるSiGeの選択的なエッチングをより良好に行うことができる。したがって、単結晶Si層6の下に空洞部13を、良好に貫通した状態で形成することでき、これにより、良好なSOI構造を形成することができる。
また、単結晶Si層6を覆って窒化シリコンからなる保護層7を形成しているので、単結晶SiGe層5をウエットエッチングで除去する前に、酸化シリコン膜2を除去して基板半導体層1aを露出させる際、例えばフォトレジスト等で支持体12の上を覆うことなく、直接エッチング液に浸漬することで前記酸化シリコン膜2を除去することができ、したがって工程を簡略化することができる。すなわち、このウエットエッチングで酸化シリコン膜2を除去すると、支持体12もその一部がエッチングされてしまい、これにより単結晶Si層6の周縁部の上面側が露出してしまうおそれがあるが、保護層7でこれを覆っているため、そのようなおそれを回避することができるからである。したがって、その後の熱酸化により空洞部13に埋め込み絶縁層(酸化シリコン膜)を充填する際、単結晶Si層6の周縁部に厚い酸化膜が形成されるといった不都合を防止し、単結晶Si層6のほぼ全域をSOI構造の形成領域として機能させることができる。
また、前記支持体12を除去して保護層7を露出させる際、その処理をCMP法で行うようにした場合に、前記保護層7をCMP法におけるストッパ層として機能させることができ、したがって工程管理を容易にすることができる。
次に、本発明における半導体装置の製造方法の第2実施形態を説明する。
この第2実施形態が前記の第1実施形態と主に異なるところは、単結晶Si層6上に保護層7を形成することなく、直接支持体12を形成する点と、単結晶SiGe層5をウエットエッチングで除去する前の、基板半導体層露出面1aを形成する際に、前記半導体基板1の能動面側をレジストで覆うようにした点である。
すなわち、本実施形態では、単結晶Si層6上に保護層7を形成しないこと以外は、第1実施形態と同様の工程を経ることにより、図15(a)、(b)に示すように、支持体12の両側面12aを露出させ、同時に、この支持体12の直下に残る単結晶Si層6、単結晶SiGe層5、バッファー層4も、前記側面12aの直下に位置する両側面(端面)を露出させ、端部露出面とする。このようにすることで、本実施形態では、単結晶Si層6、単結晶SiGe層5、バッファー層4をそれぞれパターニングしたことにより、支持体12は単結晶Si層6を直接支持するものとなる。
このようにして端部露出面を形成したら、図16に示すように、前記半導体基板1の能動面側(前記窓部3側)をフォトレジスト21で覆う。そして、この状態でエッチング液としてのフッ酸に浸漬(ドブ漬け)し、図17に示すように、半導体基板1の表層部に残っている前記酸化シリコン膜2を除去する。すなわち、半導体基板1の能動面側と反対側の面、さらにはその側面に形成されている酸化シリコン膜2を除去し、単結晶シリコンからなる基板半導体層1aを露出させ、これにより半導体基板1の裏面等に基板半導体層露出面1bを形成する。
このように半導体基板1をフッ酸(エッチング液)に浸漬すると、支持体12もフォトレジスト21で覆われていることから、前記第1実施形態とは異なり、この支持体12の一部がエッチングされてしまうといった現象は起こらなくなる。
その後、図18に示すようにフォトレジスト21を除去する。
以下、第1実施形態と同様に、単結晶SiGe層5をウエットエッチングで除去して空洞部13を形成し、さらに熱酸化によってここに埋め込み絶縁層14を形成する。次いで、支持体12を除去して単結晶Si層6を露出させ、その後、この単結晶Si層6に半導体装置(トランジスタ)を形成する。ただし、支持体12の除去工程でCMP法を用いる場合、ストッパ層として機能する保護層7が無いので、予め実験等によって単結晶Si層6が露出するまでの時間を求めておき、CMPの処理時間を、求めた時間に対応させることでその工程管理を行うようにする。すなわち、単結晶Si層6が露出する直前で、CMP処理を終了させる。その後、フッ酸系溶液によるウエットエッチングを行って不要な酸化シリコンを除去することにより、単結晶Si層6を露出させる。このようにすることで、CMP処理により単結晶Si層6に欠陥を生じさせてしまうといった不都合を防止することができる。
この製造方法にあっても、前記第1実施形態と同様に、半導体基板1の裏面や側面に形成してある酸化シリコン膜2を除去し、基板半導体層1aを露出させた後、単結晶SiGe層5をウエットエッチングで除去して空洞部13を形成するので、フッ硝酸によるSiGeの選択的なエッチングをより良好に行うことができ、これにより空洞部13を良好に貫通した状態で形成し、良好なSOI構造を形成することができる。
また、半導体基板の能動面側をフォトレジスト21で覆った状態でウエットエッチングを行い、酸化シリコン膜2を除去して基板半導体層1aを露出させるようにしたので、半導体基板1をエッチング液に直接浸漬することでウエットエッチング処理を行うことができ、したがって処理を容易にすることができる。
次に、本発明における半導体装置の製造方法の第3実施形態を説明する。
この第3実施形態が前記の第2実施形態と主に異なるところは、単結晶SiGe層5をウエットエッチングで除去する前の、基板半導体層露出面1aを形成する際に、前記半導体基板1の能動面側をフォトレジスト21で覆うことなく、前記能動面と反対側の面をドライエッチングすることによって該面の酸化シリコン膜2を除去し、基板半導体層1aを露出させるようにした点である。
すなわち、本実施形態では、図15(a)、(b)に示したように、第2実施形態と同様にして支持体12の両側面12aを露出させ、かつ単結晶Si層6、単結晶SiGe層5、バッファー層4も、前記側面12aの直下に位置する両側面(端面)を露出させて端部露出面とする。
次いで、図19に示すように半導体基板1を裏返してその表裏を逆にし、能動面と反対側の面(裏面)を上にする。続いて、この裏面をドライエッチングし、該裏面の酸化シリコン膜2を除去して基板半導体層1aを露出させ、これにより半導体基板1の裏面に基板半導体層露出面を形成する。
次いで、半導体基板1を再度裏返してその表裏を元に戻し、能動面を上にする。
以下、第2実施形態と同様に、単結晶SiGe層5をウエットエッチングで除去して空洞部13を形成し、さらに熱酸化によってここに埋め込み絶縁層14を形成する。次いで、支持体12を除去して単結晶Si層6を露出させ、その後、この単結晶Si層6に半導体装置(トランジスタ)を形成する。
この製造方法にあっても、前記第1、2実施形態と同様に、半導体基板1の裏面や側面に形成してある酸化シリコン膜2を除去し、基板半導体層1aを露出させた後、単結晶SiGe層5をウエットエッチングで除去して空洞部13を形成するので、フッ硝酸によるSiGeの選択的なエッチングをより良好に行うことができ、これにより空洞部13を良好に貫通した状態で形成し、良好なSOI構造を形成することができる。
また、ドライエッチングによって能動面と反対側の面を選択的にエッチングすることができるので、の能動面側を予めフォトレジスト等で覆っておくといった処理を省略することができ、したがって工程を簡略化することができる。
(実験例)
前記の第1実施形態、第2実施形態、第3実施形態の各方法で、特に半導体基板1の裏面側の酸化シリコン膜2を除去した後、単結晶SiGe層5のフッ硝酸によるエッチングを、設定した時間(2分間)行った。また、比較のため従来法として、半導体基板1の裏面側等の酸化シリコン膜2を除去することなく、フッ硝酸によるエッチングを設定した時間(2分間)行った。
エッチング後の各半導体基板1の空洞部13を電子顕微鏡で調べたところ、本発明の第1実施形態、第2実施形態、第3実施形態の各方法で処理したものは、良好に貫通した状態で空洞部13が形成されていた。一方、従来法で処理したものは、空洞部13が完全に貫通した状態とならず、上下が連続した部位が一部残っていた。
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記実施形態ではバッファー層4を形成するようにしたが、バッファー層4を形成することなく、窓部3内に露出する基板半導体層1aに直接単結晶SiGe層5を形成するようにしてもよい。
本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 要部を示す図であり、(a)は模式側断面図、(b)は模式平面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 要部を示す図であり、(a)は模式側断面図、(b)は模式平面図である。 要部を示す図であり、(a)は模式側断面図、(b)は模式平面図である。 要部を示す図であり、(a)は模式側断面図、(b)は模式平面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 要部を示す図であり、(a)は模式側断面図、(b)は模式平面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。 本発明の製造方法の工程を説明するための模式側断面図である。
符号の説明
1…半導体基板、1a…基板半導体層、2…酸化シリコン膜(酸化膜)、3…窓部、4…バッファー層、5…単結晶SiGe層(第1半導体層)、6…単結晶Si層(第2半導体層)、7…保護層、8…第1支持体穴、9…第2支持体穴、10…素子領域部、12…支持体、13…空洞部、14…埋め込み絶縁層、15…半導体装置、21…フォトレジスト

Claims (8)

  1. 半導体基板の全面の表層部に酸化膜を形成する工程と、
    前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
    前記窓部内に露出する前記基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第1半導体層を形成する工程と、
    前記第1半導体層を覆って、前記第1半導体層よりエッチングの選択比が小さい第2半導体層を形成する工程と、
    前記第2半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の、前記第2半導体層及び前記第1半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
    前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
    前記支持体をマスクにして前記第2半導体層及び前記第1半導体層をエッチングし、前記支持体の下部の前記第1半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
    前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
    前記支持体の下部の前記第1半導体層をウエットエッチングにより除去する工程と、
    前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
    前記支持体を少なくとも前記素子領域部上から除去して前記第2半導体層を露出させる工程と、
    前記第2半導体層に半導体装置を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記基板半導体層露出面を形成する工程は、前記半導体基板の能動面側をレジストで覆う処理と、その状態でウエットエッチングを行って前記酸化膜の少なくとも一部を除去し、前記基板半導体層を露出させる処理と、を含むことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 半導体基板の全面の表層部に酸化膜を形成する工程と、
    前記半導体基板の能動面側から前記酸化膜を選択的に除去し窓部を形成し、前記窓部内に前記半導体基板を構成する基板半導体層を露出させる工程と、
    前記窓部内に露出する基板半導体層を覆って、前記基板半導体層よりエッチングの選択比が大きい第1半導体層を形成する工程と、
    前記第1半導体層を覆って、前記第1半導体層よりエッチングの選択比が小さい第2半導体層を形成する工程と、
    前記第2半導体層を覆って、前記第2半導体層との間でエッチングの選択比が取れる保護層を形成する工程と、
    前記第2半導体層の一部を用いて形成される素子領域部に隣接し、前記素子領域部を挟むように位置する領域内の前記保護層、前記第2半導体層、及び前記第1半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
    前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に、前記保護層との間でエッチングの選択比が取れる支持体を形成する工程と、
    前記支持体をマスクにして前記保護層、前記第1半導体層、及び前記第2半導体層をエッチングし、前記支持体の下部の前記第1半導体の端部を少なくとも一部露出させる端部露出面を形成する工程と、
    前記端部露出面形成後、前記酸化膜の少なくとも一部を除去して前記基板半導体層を露出させ、基板半導体層露出面を形成する工程と、
    前記支持体の下部の前記第1半導体層をウエットエッチングにより除去する工程と、
    前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填する工程と、
    前記支持体を少なくとも前記素子領域部上から除去して前記保護層を露出させる工程と、
    前記保護層をエッチングして前記第2半導体層を露出させる工程と、
    前記第2半導体層に半導体装置を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記保護層は窒化シリコンからなることを特徴とする請求項3記載の半導体装置の製造方法。
  5. 前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面の酸化膜を除去し、基板半導体層を露出させることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記基板半導体層露出面を形成する工程では、前記半導体基板の、前記能動面の反対側の面をドライエッチングすることによって前記反対側の面の酸化膜を除去し、基板半導体層を露出させることを特徴とする請求項1記載の半導体装置の製造方法。
  7. 前記基板半導体層及び前記第2半導体層は単結晶シリコンからなり、前記第1半導体層は単結晶シリコンゲルマニウムからなることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
  8. 前記第1半導体層を形成する工程の前に、前記半導体基板上に単結晶シリコンからなるバッファー層を形成する工程を有していることを特徴とする請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
JP2007290781A 2006-11-30 2007-11-08 半導体装置の製造方法 Pending JP2008160075A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007290781A JP2008160075A (ja) 2006-11-30 2007-11-08 半導体装置の製造方法
TW096145397A TW200834811A (en) 2006-11-30 2007-11-29 Method of manufacturing semiconductor device
KR1020070122745A KR20080049661A (ko) 2006-11-30 2007-11-29 반도체 장치의 제조 방법
US11/948,504 US7569438B2 (en) 2006-11-30 2007-11-30 Method of manufacturing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006323417 2006-11-30
JP2007290781A JP2008160075A (ja) 2006-11-30 2007-11-08 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2008160075A true JP2008160075A (ja) 2008-07-10

Family

ID=39660613

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007290781A Pending JP2008160075A (ja) 2006-11-30 2007-11-08 半導体装置の製造方法

Country Status (4)

Country Link
JP (1) JP2008160075A (ja)
KR (1) KR20080049661A (ja)
CN (1) CN101241836A (ja)
TW (1) TW200834811A (ja)

Also Published As

Publication number Publication date
CN101241836A (zh) 2008-08-13
KR20080049661A (ko) 2008-06-04
TW200834811A (en) 2008-08-16

Similar Documents

Publication Publication Date Title
TW200919552A (en) Method of manufacturing localized semiconductor-on-insulator (SOI) structures in a bulk semiconductor wafer
JP2006114913A (ja) 薄膜トランジスタ及びその製造方法
JP2008186827A (ja) 半導体装置の製造方法
JP2008085357A (ja) 電界効果型トランジスタの製造方法
JP4363419B2 (ja) 半導体装置の製造方法
JP4792957B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
US7569438B2 (en) Method of manufacturing semiconductor device
JP2690412B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JP2007299976A (ja) 半導体装置の製造方法
JP2008160075A (ja) 半導体装置の製造方法
US7507643B2 (en) Method for manufacturing semiconductor substrate, method for manufacturing semiconductor device, and semiconductor device
US7625784B2 (en) Semiconductor device and method for manufacturing thereof
JP2006278632A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2008140842A (ja) 半導体装置の製造方法
US20140179069A1 (en) Fabrication method of semiconductor apparatus
US20070170579A1 (en) Method of manufacturing semiconductor substrate, method of manufacturing semiconductor device, and semiconductor device
JP4349421B2 (ja) 半導体装置の製造方法
JP2006156731A (ja) 半導体基板の製造方法および半導体装置の製造方法
US7488666B2 (en) Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP4696518B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
JP2006100322A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2006108205A (ja) 半導体基板の製造方法および半導体装置の製造方法
JP2006278855A (ja) 半導体基板の製造方法および半導体装置の製造方法
JP2007201004A (ja) 半導体基板の製造方法及び半導体装置の製造方法、半導体装置
JP2008244106A (ja) 半導体装置の製造方法