KR20080049661A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘층의 하부를 관통한 공동부(空洞部)가 형성되지 않는 것과 같은 문제를 방지하고, 양호한 SOI 구조를 형성함으로써, SOI 구조를 갖는 우수한 반도체 장치를 제조할 수 있는 방법을 제공한다. 반도체 기판(1) 전면(全面)의 표층부에, 산화막을 형성한다. 제 1 반도체층(5)을 습식 에칭에 의해 제거하기에 앞서, 산화막의 적어도 일부를 제거하여 반도체 기판(1)의 기판 반도체층(1a)를 노출시킨다. 그리고, 습식 에칭에 의해 얻어진 공동부에 열산화를 이용하여 산화막을 충전하여, SOI 구조를 얻는다.
Description
본 발명은, 특히 SOI(Silicon On Insulator) 구조를 형성하는 기술을 이용한 반도체 장치의 제조 방법에 관한 것이다.
SOI 구조상에 형성된 전계 효과형 트랜지스터는 소자 분리의 용이성, 래치 업 프리(latch-up free), 소스/드레인 접합 용량이 작은 등의 점에서, 그 유용성이 주목받고 있다. 특히, 완전 공핍형 SOI 트랜지스터는 저소비 전력 또한 고속 동작이 가능하고 저 전압 구동이 용이하기 때문에, 연구가 활발히 행해지고 있다.
종래, 대량 웨이퍼 상에 SOI 구조를 갖는 반도체 장치의 제조 방법으로는, 예컨대, 비특허 문헌 1에 기재되어 있는 바와 같이, SBSI(Separation by Bonding Si Islands) 법을 이용하는 것에 의해, 실리콘 기판 상에 SOI 층을 부분적으로 형성하고, 이 SOI 층에 SOI 트랜지스터를 형성하는 방법이 알려져 있다.
상기한 SBSI 법을 이용하여 SOI 구조를 형성하는 방법을 설명한다. 우선, 실리콘 기판 상에 실리콘 게르마늄(SiGe)층, 실리콘(Si)층을 순차 에피택시얼(epitaxial)하게 성장시키고, 다음에, 실리콘층을 지지하기 위한 지지체 구멍을 형성한다. 이어서, 그 위에 산화막 등을 성막한 후, 소자 형성 영역 및 지지체의 형상을 얻도록 패터닝한다. 그 후, 지지체의 하측에 있는 실리콘 게르마늄층을 불초산(hydrofluoric/nitric acid)으로 선택 에칭함으로써, 실리콘층을 지지체로 지지함과 아울러, 이 실리콘층의 하부에 공동부(hollow section)를 형성한다. 그리고, 이 공동부에 대하여, 열산화법을 이용하여 실리콘 기판 쪽과 실리콘층 쪽으로부터 각각 산화막을 성장시킴으로써, 실리콘 기판과 실리콘층 사이에 BOX(Buried Oxide)층을 형성한다. 또한, 실리콘 기판 위를 평탄화 처리한 후, 불초산 등의 에칭액으로 에칭하여 실리콘층을 표면에 노출시킴으로써, 실리콘 기판 상에 SOI 구조를 형성한다.
(비특허 문헌 1) T.Sakai et al., Second International SiGe Technology and Device Meeting, Meeting Abstract, pp.230-231, May(2004)
그런데, 상기한 SOI 구조의 형성 방법에서는, 실리콘 기판 상에 SiGe층을 에피택시얼 성장시켰을 때, Ge에 대한 원료 가스가 실리콘 기판 상의 소망하는 부분 이외에 부착되고, 실리콘 기판의 측면이나 이면 등 불필요한 부분에 SiGe가 에피택시얼 성장하여, 후(後) 공정에 악영향을 미칠 우려가 있었다. 그래서, SiGe층을 에피택시얼 성장시키는 공정에 앞서, 실리콘 기판의 전면(全面)을 산화 실리콘(SiO2)막으로 덮고, 이어서 소망하는 부분의 산화 실리콘막을 선택적으로 제거하여 실리콘 기판 표면을 노출시키며, 그 후, 이 영역에만 선택적으로 Si, SiGe를 에피택시얼 성장시키는 것이 생각되고 있다. 이와 같이 하면, 실리콘 기판 상의 소망하는 부분 이외의 불필요한 부분에, SiGe가 에피택시얼 성장하는 것과 같은 문제를 방지할 수 있다.
그러나, 실리콘 기판의 소망하는 부분 이외를 산화 실리콘막으로 덮은 상태로 하여, 그대로 공정을 진행시키면, 상기한 SiGe층을 불초산으로 선택 에칭하는 공정에서, 그 메커니즘에 대해서는 충분히 해명되어 있지 않지만, SiGe 중의 Si 및 Ge에 대한 에칭 레이트가 낮아져, 실리콘층의 하부에 양호하게 관통한 공동부가 형성되지 않는 경우가 있다.
본 발명은 상기 사정에 감안해서 이루어진 것으로, 그 목적으로 하는 것은, 실리콘층의 하부를 관통한 공동부가 형성되지 않는 것과 같은 문제를 방지하여, 양 호한 SOI 구조를 형성함으로써, SOI 구조를 갖는 우수한 반도체 장치를 제조할 수 있는 방법을 제공하는 것에 있다.
본 발명자는, 상술한 「SiGe층을 불초산으로 선택적으로 에칭하는 공정에 있어서, SiGe의 에칭 레이트가 낮아져 버린다」는 것에 대한 메커니즘을 예의 검토한 결과, 이하의 지견을 얻었다.
불초산에 의한 SiGe의 에칭은, 우선, 불초산 중의 NO2가 Si로부터 전자를 빼앗아 NO2 -, Si 중에 정공(hole)이 발생한다. 발생한 정공(hole)은 SiGe까지 확산해 가고, SiGe 중의 Si 및 Ge와 결합하고, Si2 +, Ge2 +로 되어 용해된다. 이러한 작용에 의해, SiGe가 불초산에 용이하게 용해되기 때문에, 결과적으로 SiGe의 선택적인 에칭이 가능하게 되어 있다.
그리고, 이러한 지견(知見) 하에 본 발명자는, 더욱 연구를 진행시킨 결과, 본 발명을 완성시켰다.
즉, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 전면의 표층부에 산화막을 형성하는 공정과,
상기 반도체 기판의 능동면 쪽으로부터 상기 산화막을 선택적으로 제거하여 창부를 형성하고, 상기 창부 내에 상기 반도체 기판을 구성하는 기판 반도체층을 노출시키는 공정과,
상기 창부 내에 노출하는 기판 반도체층을 덮어, 상기 기판 반도체층보다 에칭의 선택비가 큰 제 1 반도체층을 형성하는 공정과,
상기 제 1 반도체층을 덮어, 상기 제 1 반도체층보다 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,
상기 제 2 반도체층의 일부을 이용하여 형성되는 소자 영역부에 인접하고, 상기 소자 영역부를 사이에 두도록 위치하는 영역 내의, 상기 제 2 반도체층 및 상기 제 1 반도체층을 제거함으로써 개구하여, 상기 기판 반도체층을 노출시키는 지지체 구멍을 형성하는 공정과,
상기 소자 영역부를 덮고, 또한 상기 지지체 구멍의 적어도 일부를 메우도록 하여 상기 반도체 기판의 능동면 쪽에 지지체를 형성하는 공정과,
상기 지지체를 마스크로 하여 상기 제 2 반도체층 및 상기 제 1 반도체층을 에칭하고, 상기 지지체의 하부의 상기 제 1 반도체층의 단부를 적어도 일부 노출시키는 단부 노출면을 형성하는 공정과,
상기 단부 노출면 형성 후, 상기 산화막의 적어도 일부를 제거하여 상기 기판 반도체층을 노출시켜, 기판 반도체층 노출면을 형성하는 공정과,
상기 지지체의 하부의 상기 제 1 반도체층을 습식 에칭에 의해 제거하는 공정과,
상기 습식 에칭에 의해 얻어진 공동부에 열산화를 이용하여 산화막을 충전하는 공정과,
상기 지지체를 적어도 상기 소자 영역부상으로부터 제거하여 상기 제 2 반도체층을 노출시키는 공정과,
상기 제 2 반도체층에 반도체 장치를 형성하는 공정
을 포함하는 것을 특징으로 한다.
이 반도체 장치의 제조 방법에 의하면, 단결정 SiGe 등으로 이루어지는 제 1 반도체층을 습식 에칭에 의해 제거하고, 단결정 Si 등으로 이루어지는 제 2 반도체층의 아래에 공동부를 형성하는 공정에 앞서, 미리 Si 기판 등의 반도체 기판의 전면에 형성해 놓은 산화막의 적어도 일부를 제거하고, Si 등의 기판 반도체층을 노출시키므로, 이 기판 반도체층 노출면에서 불초산 중의 초산이 Si 등의 반도체를 용이하게 산화하여, 정공을 생성한다. 그렇게 하면, 이 정공이, 예컨대, 상술한 바와 같이, 단결정 SiGe(제 1 반도체층)에 작용하고, Si, Ge를 이온화한다. 이에 따라, 불초산에 의한 SiGe의 선택적인 에칭이 가능해진다. 따라서, 제 1 반도체층이 충분히 에칭되는 것에 의해, 제 2 반도체층의 아래에 공동부가, 양호하게 관통된 상태로 형성되게 된다. 따라서, 양호한 SOI 구조를 형성하는 것이 가능해진다.
또, 이 반도체 장치의 제조 방법에 있어서는, 상기 기판 반도체층 노출면을 형성하는 공정이, 상기 반도체 기판의 능동면 쪽을 레지스트로 피복하는 처리와, 그 상태로 습식 에칭을 하여 상기 산화막의 적어도 일부를 제거하고, 상기 기판 반도체층을 노출시키는 처리를 포함하는 것이 바람직하다.
이와 같이 하면, 상기 능동면 쪽을 레지스트로 덮으므로, 반도체 기판을 에칭액에 직접 침지하는 것에 의해 습식 에칭 처리를 할 수 있고, 따라서 처리가 용 이해진다.
또한, 본 발명의 별도의 반도체 장치의 제조 방법은, 반도체 기판의 전면의 표층부에 산화막을 형성하는 공정과,
상기 반도체 기판의 능동면 쪽으로부터 상기 산화막을 선택적으로 제거하여 창부를 형성하고, 상기 창부 내에 상기 반도체 기판을 구성하는 기판 반도체층을 노출시키는 공정과,
상기 창부 내에 노출하는 기판 반도체층을 덮어, 상기 기판 반도체층보다 에칭의 선택비가 큰 제 1 반도체층을 형성하는 공정과,
상기 제 1 반도체층을 덮고, 상기 제 1 반도체층보다 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,
상기 제 2 반도체층을 덮고, 상기 제 2 반도체층과의 사이에서 에칭의 선택비가 제공되는 보호층을 형성하는 공정과,
상기 제 2 반도체층의 일부를 이용하여 형성되는 소자 영역부에 인접하고, 상기 소자 영역부를 사이에 두도록 위치하는 영역 내의 상기 보호층, 상기 제 2 반도체층 및 상기 제 1 반도체층을 제거함으로써 개구하여, 상기 기판 반도체층을 노출시키는 지지체 구멍을 형성하는 공정과,
상기 소자 영역부를 덮고, 또한 상기 지지체 구멍의 적어도 일부를 묻도록 하여 상기 반도체 기판의 능동면 쪽에, 상기 보호층과의 사이에서 에칭의 선택비가 제공되는 지지체를 형성하는 공정과,
상기 지지체를 마스크로 하여 상기 보호층, 상기 제 1 반도체층 및 상기 제 2 반도체층을 에칭하고, 상기 지지체 하부의 상기 제 1 반도체층의 단부를 적어도 일부 노출시키는 단부 노출면을 형성하는 공정과,
상기 단부 노출면 형성 후, 상기 산화막의 적어도 일부를 제거하여 상기 기판 반도체층을 노출시키고, 기판 반도체층 노출면을 형성하는 공정과,
상기 제 1 반도체층을 습식 에칭에 의해 제거하는 공정과,
상기 습식 에칭에 의해 얻어진 공동부에 열산화를 이용하여 산화막을 충전하는 공정과,
상기 지지체를 적어도 상기 소자 영역부 상에서 제거하여 상기 보호층을 노출시키는 공정과,
상기 보호층을 에칭하여 상기 제 2 반도체층을 노출시키는 공정과,
상기 제 2 반도체층에 반도체 장치를 형성하는 공정
을 포함하는 것을 특징으로 한다.
이 반도체 장치의 제조 방법에 의하면, 상기한 제조 방법과 마찬가지로, 단결정 SiGe 등으로 이루어지는 제 1 반도체층을 습식 에칭에 의해 제거하고, 단결정 Si 등으로 이루어지는 제 2 반도체층의 하부에 공동부를 형성하는 공정에 앞서, 미리 Si 기판 등의 반도체 기판의 전면에 형성해 놓은 산화막의 적어도 일부를 제거하고, Si 등의 기판 반도체층을 노출시키므로, 불초산에 의한 SiGe의 선택적인 에칭이 가능해진다. 따라서, 제 2 반도체층의 아래에 공동부를, 양호하게 관통한 상태로 형성할 수 있게 되고, 그에 따라, 양호한 SOI 구조를 형성하는 것이 가능해진다.
또, 이 반도체 장치의 제조 방법에 있어서는, 상기 보호층이 질화 실리콘으로 이루어지는 것이 바람직하다.
이와 같이 하면, 제 1 반도체층을 습식 에칭에 의해 제거하는 공정에 앞서, 상기 산화막의 적어도 일부를 제거하여 상기 기판 반도체층을 노출시키는 공정 시에, 보호층으로 제 2 반도체층을 덮고 있으므로, 예컨대, 포토 레지스트 등으로 제 2 반도체층 상의 지지체의 상부를 덮지 않고, 직접 에칭액에 침지하는 것으로 상기 산화막을 제거하는 것이 가능해진다. 즉, 이 습식 에칭으로 상기 산화막을 제거하면, 상기 지지체도 그 일부가 에칭되고, 특히 제 2 반도체층의 가장자리부의 일부의 바로 위 부분이 제거된다. 그러나, 이 가장자리부 위에는, 지지체와의 사이에서 에칭의 선택비가 제공되는 보호층이 남기 때문에, 그 후의 열산화에 의해 공동부에 산화막을 충전하는 공정 시, 상기 제 2 반도체층의 가장자리부에서 열산화가 일어나, 여기에 두꺼운 산화막이 형성된다고 하는 문제가 방지된다. 따라서, 상기한 바와 같이, 포토 레지스트 등으로 제 2 반도체층 상의 지지체의 위를 덮지 않고, 직접 에칭액에 침지할 수 있으므로, 공정을 간략화할 수 있다.
또한, 상기 지지체를 적어도 상기 소자 영역부상으로부터 제거하여 상기 보호층을 노출시키는 공정을, 화학 기계 연마(CMP)법으로 실행하도록 한 경우에, 상기 보호층을 화학 기계 연마법에 있어서의 스토퍼층으로서 기능시킬 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 기판 반도체층 노출면을 형성하는 공정에서는, 상기 반도체 기판의, 상기 능동면의 반대쪽의 면의 산화막을 제거하여, 기판 반도체층을 노출시키는 것이 바람직하다.
이와 같이 하면, 능동면의 반대쪽의 면, 즉 반도체 기판의 이면 전체를 노출시킬 수 있으므로, 상술한 불초산에 의한 정공의 생성이 광범위하게 일어나는 것으로 됨에 따라서 SiGe 등으로 이루어지는 제 1 반도체층의 습식 에칭에 의한 제거가 보다 양호하게 이루어진다.
또한, 반도체 기판은, 예컨대, 그 두께가 수백 ㎛로 얇으므로, 이면 쪽에서 생성한 정공이 비교적 빠르게 능동면으로 되는 표면 쪽으로 전해지게 됨에 따라, 이것으로부터도 제 1 반도체층의 습식 에칭에 의한 제거가 보다 양호하게 이루어지게 된다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 기판 반도체층 노출면을 형성하는 공정에서는, 상기 반도체 기판의, 상기 능동면의 반대쪽의 면을 건식 에칭함으로써 상기 반대쪽의 면의 산화막을 제거하여, 기판 반도체층을 노출시키는 것이 바람직하다.
이와 같이 하면, 건식 에칭에 의해 능동면의 반대쪽 면을 선택적으로 에칭할 수 있으므로, 능동면 쪽을 미리 포토 레지스트 등으로 덮어두는 것과 같은 처리를 생략할 수 있고, 따라서 공정을 간략화할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 기판 반도체층 및 상기 제 2 반도체층은 단결정 실리콘으로 이루어지고, 상기 제 1 반도체층은 단결정 실리콘 게르마늄으로 이루어지는 것이 바람직하다.
이와 같이 하면, SBSI 법에 의해 양호한 SOI 구조를 형성할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 제 1 반도체층을 형 성하는 공정 전에, 상기 반도체 기판 상에 단결정 실리콘으로 이루어지는 버퍼층을 형성하는 공정을 갖고 있는 것이 바람직하다.
이와 같이 하면, 제 1 반도체층을 형성하기 전에 버퍼층을 형성함으로써, 상기 반도체 기판 내의 미세한 결함 등이 상기 제 1 반도체층이나 제 2 반도체층에 악영향을 미치게 하는 것을 억제할 수 있다. 따라서, 품질 및 양품율 등이 일층 향상된 SOI 구조를 얻을 수 있다.
본 발명에 의하면, 실리콘층의 아래에 관통된 공동부가 형성되지 않는 것과 같은 문제를 방지하여, 양호한 SOI 구조를 형성함으로써, SOI 구조를 갖는 우수한 반도체 장치의 제조 방법을 제공할 수 있다.
이하, 본 발명의 반도체 장치의 제조 방법을, 도면을 참조하여 상세히 설명한다.
도 1 내지 도 14는 본 발명에 있어서의 반도체 장치의 제조 방법의 실시예 1을 공정순으로 나타내는 모식도이다. 또, 이들 모식도에 있어서는, 도시의 편의상, 부재 내지 부분의 축척 등을 실제의 것과는 다르게 나타내는 경우도 있다.
우선, 도 1에 나타내는 바와 같이, 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비하고, 이것을 열산화 처리함으로써, 그 전면의 표층부에 해당 반도체 의 산화막, 즉 산화 실리콘막(2)을 형성한다.
다음에, 포토리소그래피 기술 및 에칭 기술을 이용하여, 상기 반도체 기판(1)의 능동면 쪽으로부터 상기 산화 실리콘막(2)을 선택적으로 제거하며, SOI 구조를 형성하는 영역을 포함하는 부분에, 도 2에 나타내는 바와 같이, 창부(3)를 평면에서 보아 직사각형 형상으로 형성한다. 이에 따라, 창부(3) 내에 상기 반도체 기판(1)을 구성하는 단결정 실리콘, 즉 기판 반도체층(1a)을 노출시킨다. 또, 도 2에서는 간략화하여 창부(3)를 하나만 나타내고 있지만, 실제로는 다수의 창부(3)를 형성하고, 모든 창부(3)에 대하여 후술하는 공정을 동시에 실행하는 것으로 한다.
이어서, 도 3에 나타내는 바와 같이, 상기 창부(3) 내에 노출하는 기판 반도체층(1a) 상에, 이것을 덮도록 실리콘(Si)을 선택적으로 에피택시얼 성장시켜, 단결정 Si로 이루어지는 버퍼층(4)을 20㎚ 정도의 두께로 형성한다. 이 에피택시얼 성장에 대해서는, 디실란(Si2H6)을 원료 가스로 하는 기상법이 적합하게 채용된다. 여기서, 이 버퍼층(4)은, 후술하는 바와 같이, 이것의 위에 형성되는 단결정 SiGe층(5)이나, 또한 그 위에 형성되는 단결정 Si층(6)의 결정성을 향상시키기 위한 것이다.
계속해서, 상기 버퍼층(4) 상에, 이것을 덮도록 실리콘 게르마늄(SiGe)을 에피택시얼 성장시키고, 단결정 SiGe층(제 1 반도체층)(5)을 30㎚ 정도의 두께로 형성한다. 이 에피택시얼 성장에 대해서는, 디실란(Si2H6)과 게르만(GeH4)을 원료 가 스로 하는 기상법이 적합하게 채용된다. 또, 이 단결정 SiGe층(5)은, 후술하는 바와 같이, 에칭액으로서 불초산을 이용한 경우에, 단결정 실리콘으로 이루어지는 상기 기판 반도체층(1a), 그 위에 같은 단결정 실리콘으로 이루어지는 버퍼층(4)에 대하여, 에칭의 선택비가 큰 것으로 되어 있다.
계속해서, 상기 단결정 SiGe층(5) 상에, 이것을 덮도록 실리콘(Si)을 에피택시얼 성장시켜, 단결정 Si층(제 2 반도체층)(6)을 100㎚ 정도의 두께로 형성한다. 이 에피택시얼 성장에 대해서는, 상기 버퍼층의 경우와 마찬가지로, 디실란(Si2H6)을 원료 가스로 하는 기상법이 적합하게 채용된다. 또, 이 단결정 Si층(6)은, 상술한 바와 같이, 단결정 실리콘으로 이루어져 있기 때문에, 에칭액으로서 불초산을 이용한 경우에, 단결정 SiGe층(5)에 대하여, 에칭의 선택비가 작은 것으로 되어 있다.
또, 이들 버퍼층(4), 단결정 SiGe층(5), 단결정 Si층(6)에 대해서는, 에피택시얼 성장의 조건을 적당히 설정하는 것으로, 상기한 바와 같이, 창부(3) 내에 선택적으로 형성하고 있지만, 조건에 따라서는 창부(3) 외의 산화 실리콘막(2) 상에, 버퍼층(4)에 대응하는 다결정 실리콘, 단결정 SiGe층(5)에 대응하는 다결정 실리콘 게르마늄, 단결정 Si층(6)에 대응하는 다결정 실리콘이 이 순서대로 성막되는 경우도 있다. 그 경우에는, 포토리소그래피 기술 및 에칭 기술을 이용하여 이들을 선택적으로 제거하고, 창부(3) 내에만 버퍼층(4), 단결정 SiGe층(5), 단결정 Si층(6)을 남기도록 한다.
이어서, 도 4에 나타내는 바와 같이, 상기 반도체 기판(1)의 능동면 쪽, 즉 창부(3)를 형성한 쪽의 면에, 플라즈마 CVD법에 의해 질화 실리콘(SiN)을 100∼200nm 정도의 두께로 성막하고, 상기 단결정 Si층(6) 상에 보호층(7)을 형성한다. 플라즈마 CVD법을 채용하고, 플라즈마의 생성 영역을 성막면에 대응시킴으로써, 반도체 기판(1)에 대하여, 설정한 면측, 본 예에서는 능동면 쪽에만, 질화 실리콘을 성막할 수 있다. 또한, 이와 같이 질화 실리콘에 의해 보호층(7)을 형성하는 것으로, 제 2 반도체층으로서의 단결정 Si층(6)과의 사이에서 에칭의 선택비가 제공되게 된다.
이어서, 도 5(a), (b)에 나타내는 바와 같이, 후술하는 소자 영역부를 사이에 두는 위치에 있는 영역 내의, 상기 보호층(7), 상기 단결정 Si층(6), 상기 단결정 SiGe, 상기 버퍼층(5), 또한 기판 반도체층(1a)의 일부를 제거함으로써, 개구하여 제 1 지지체 구멍(8)과 제 2 지지체 구멍(9)을 형성한다. 또, 도 5(a)는 도 5(b)의 A-A선 단면도이다(이하 마찬가지). 구체적으로는, 우선, 제 1 지지체 구멍(8)을 형성하는 영역(8a)과, 제 2 지지체 구멍(9)을 형성하는 영역(9a)과 각각에 대응하는 영역을 개구하는 레지스트 패턴(도시하지 않음)을, 포토리소그래피 기술을 이용하여 형성한다. 다음에, 이 레지스트 패턴을 마스크로 하여, 상기 영역(8a) 및 영역(9a)에 위치하는, 상기 보호층(7), 상기 단결정 Si층(6), 상기 단결정 SiGe, 상기 버퍼층(5), 또한 기판 반도체층(1a)의 일부를, 순서대로 건식 에칭에 의해 제거한다.
이상으로부터, 상기 단결정 Si층(6)의 일부를 이용하여 형성되는 소자 영역 부가, 제 1 지지체 구멍(8)과 제 2 지지체 구멍(9) 사이에 형성된다. 즉, 이들 제 1 지지체 구멍(8)과 제 2 지지체 구멍(9) 사이에 끼워진 영역이, 후술하는 바와 같이, 소자 영역부(SOI 형성 영역)(10)로 되는 것이다.
이어서, 도 6에 나타내는 바와 같이, 반도체 기판(1)의 능동면 쪽의 전면에, 후술하는 지지체를 형성하기 위한 지지체 전구층(11)을 형성한다. 본 실시예에서는 CVD(Chemical Vapor Deposition)법에 의해, 상기 제 1 지지체 구멍(8) 및 제 2 지지체 구멍(9) 내를 메우고, 또한 보호층(7)을 덮은 상태로, 산화 실리콘(SiO2)을, 예컨대, 400㎚ 정도의 두께로 성막하여, 지지체 전구층(11)으로 한다. 또, 지지체 전구층(11)의 성막 조건으로는, 상기 단결정 SiGe층(5) 중에 포함되는 게르마늄(Ge)이, 단결정 Si층(6) 중으로 확산하지 않는 온도로 실행하는 것으로 한다.
이어서, 상기 지지체 전구층(11)을 패터닝함으로써, 도 7(a), (b)에 나타내는 바와 같이, 상기 소자 영역부(10)를 덮고, 또한 상기 제 1 지지체 구멍(8) 및 제 2 지지체 구멍(9)의 일부를 메운 상태로 지지체(12)를 형성한다. 즉, 포토리소그래피 기술에 의해 레지스트 패턴(도시하지 않음)을 형성하고, 이것을 마스크로 하여 건식 에칭으로 패터닝함으로써, 지지체(12)를 얻는다. 또한, 이와 같이 지지체 전구층(11)을 에칭함으로써, 능동면 쪽으로 노출한 산화 실리콘막(2)에 대해서도 이것을 제거할 수 있다. 또, 이와 같이 하여 얻어진 지지체(12)는 산화 실리콘(SiO2)으로 되어 있기 때문에, 후술하는 바와 같이, 질화 실리콘(SiN)으로 이루어지는 상기 보호층(7)과의 사이에서, 에칭의 선택비가 제공되게 되어 있다.
이와 같이 레지스트 패턴(도시하지 않음)을 마스크로 하여 지지체(12)를 형성하면, 계속해서, 도 8(a)에 나타내는 바와 같이, 능동면 쪽으로 노출하고 있는 보호층(7)을 건식 에칭으로 제거하고, 해당 보호층(7)을 상기 지지체(12)의 바로 아래에 남긴다.
또한, 상기 레지스트 패턴 및 지지체(12)를 마스크로 이용하여, 상기 단결정 Si층(6), 단결정 SiGe층(5), 버퍼층(4) 및 기판 반도체층(1a)의 일부를, 순서대로 건식 에칭에 의해 제거한다. 이상으로부터, 도 8(b)에 나타내는 바와 같이, 지지체(12)의 양쪽면, 즉 제 1 지지체 구멍(8)과 제 2 지지체 구멍(9)을 연결하는 라인을 따르는 측면(12a)이 노출된다. 동시에, 이 지지체(12)의 바로 아래에 남는 상기 보호층(7), 단결정 Si층(6), 단결정 SiGe층(5), 버퍼층(4)도, 상기 측면(12a)의 바로 아래에 위치하는 양쪽면(단면)이 노출되고, 본 발명에 있어서의 단부 노출면으로 된다. 그 후, 지지체(12) 상의 레지스트 패턴을 제거한다. 또, 이와 같이 보호층(7), 단결정 Si층(6), 단결정 SiGe층(5), 버퍼층(4)을 각각 패터닝한 것에 의해, 지지체(12)는 보호층(7)을 거쳐 단결정 Si층(6)을 지지하는 것으로 된다.
이와 같이 하여 단부 노출면을 형성하면, 계속해서 반도체 기판(1)을, 포토 레지스트 등으로 덮지 않고 직접, 에칭액으로서의 불산(hydrofluoric acid)에 침지(whole-dipping)하여, 도 9(a), (b)에 나타내는 바와 같이, 반도체 기판(1)의 표층부에 남아 있는 상기 산화 실리콘막(2)을 제거한다. 즉, 반도체 기판(1)의 능동면 쪽과 반대쪽의 면, 또한 그 측면에 형성되어 있는 산화 실리콘막(2)을 제거하고, 단결정 실리콘으로 이루어지는 기판 반도체층(1a)을 노출시키며, 이에 따라 반 도체 기판(1)의 이면 등에 기판 반도체층 노출면(1b)을 형성한다.
이와 같이 반도체 기판(1)을 불산(에칭액)에 침지하면, 지지체(12)도 산화 실리콘에 의해 형성되어 있기 때문에, 그 일부가 에칭되고, 특히 단결정 Si층(6)의 가장자리부의 일부, 즉 상기 단부 노출면 쪽의 가장자리부의 바로 위 부분이 제거되게 된다. 도 9(b)는 이 상태를 나타내고 있고, 도 8(b)와 비교했을 때에, 지지체(12)의 측면(12a) 쪽에 보호층(7)이 관찰되고 있다. 이것은 지지체(12)가 에칭되어 가늘게 되어, 하지층인 보호층(7)의 일부가 노출되어 있기 때문이다.
이와 같이, 단결정 Si층(6)의 가장자리부의 위에는, 도 9(b)에 나타내는 바와 같이, 산화 실리콘으로 이루어지는 지지체(12)와의 사이에서 에칭의 선택비가 제공된 불산에는 용해되지 않는 질화 실리콘으로 이루어지는 보호층(7)이 남는다. 따라서, 단결정 Si층(6)의 가장자리부는, 외측으로 노출되지 않고, 보호층(7)에 의해 덮여져, 보호된 것으로 된다.
이어서, 도 10에 나타내는 바와 같이, 지지체(12)의 아래쪽에 위치하는 단결정 SiGe층(5)을, 불초산을 이용한 습식 에칭에 의해 선택적으로 제거한다. 구체적으로는, 우선, 반도체 기판(1)의 이면(능동면과 반대의 면) 쪽을 불초산에 침지하고, 이것에 의해 지지체(12)의 아래쪽에 있는 단결정 SiGe층(5)에, 불초산 등의 에칭액을 접촉시킨다. 그렇게 하면, 단결정 Si층(6)은 단결정 SiGe층(5)보다 에칭의 선택비가 작고, 따라서 에칭 속도가 느린 것으로부터, 단결정 Si층(6)은 에칭되지 않고 남아, 단결정 SiGe층(5)이 선택적으로 에칭되어 제거된다. 마찬가지로, 단결정 실리콘으로 이루어지는 버퍼층(4) 및 반도체 기판(1)(기판 반도체층(1a))도 에 칭되지 않고 남는다. 따라서, 단결정 SiGe층(5)이 선택적으로 에칭된 후에는, 버퍼층(4)과 단결정 Si층(6) 사이에 공동부(13)가 형성되게 된다.
여기서, 이러한 불초산에 의한 단결정 SiGe층(5)의 에칭은, 상술한 바와 같은 메커니즘에 의해 일어난다고 생각된다. 즉, 불초산 중 NO2가 Si로부터 전자를 빼앗아 NO2 -로 되어, Si 중에 정공(홀)이 발생한다. 발생한 정공은 SiGe까지 확산해 가고, SiGe 중 Si 및 Ge와 결합하여, Si2 +, Ge2 +로 되어 용해된다. 이러한 작용에 의해, SiGe가 불초산에 용이하게 용해되기 때문에, 결과적으로 SiGe의 선택적인 에칭이 가능하게 되어 있다. 따라서, 단결정 SiGe층(5)이 충분히 에칭되는 것에 의해, 단결정 Si층(6)의 아래에 공동부(13)가 양호하게 관통한 상태로 형성되게 된다.
또, 반도체 기판(1) 중 Si를 산화한 것에 의해 생성하는 정공은, 예컨대, 이웃하는 Si 원자간을 타서 이동하는 것과, 생성한 정공이 근방의 Si 원자에 작용하여 이것을 이온화하고, 또한 새롭게 생성한 정공이 그 근방의 Si 원자에 작용한다고 하는 것이 순차적으로 반복되는 것의 양쪽이 일어나는 것에 의해, 결과적으로 Si를 통해 단결정 SiGe층(5) 중에 도달한다고 생각된다.
따라서, 본 실시예에서는, 특히 반도체 기판(1)의 이면 전체를 노출시키고 있으므로, 상술한 불초산에 의한 정공의 생성이 광범위하게 일어나도록 되고, 따라서 단결정 SiGe층(5)의 습식 에칭에 의한 제거가 보다 양호하게 이루어지게 된다.
또한, 반도체 기판(1)은, 예컨대, 그 두께가 650㎛ 정도로 얇으므로, 이면 쪽에서 생성한 정공이 비교적 빠르게 능동면으로 되는 표면 쪽에 전해지게 되고, 따라서 이것으로부터도, 단결정 SiGe층(5)의 습식 에칭에 의한 제거가 보다 양호하게 이루어지게 된다.
이어서, 열산화 처리를 행하는 것에 의해, 도 11에 나타내는 바와 같이, 공동부(13)에 매립 절연층(14)(BOX 층: Buried Oxide층)을 형성한다. 즉, 이와 같이 열산화 처리를 하면, 공동부(13)를 상하의 사이에 두고 있는 버퍼층(4)(그 위에 반도체 기판(1))과 단결정 Si층(6)이 각각 공동부(13) 쪽에서 산소와 반응하는 것에 의해 산화되고, 산화 실리콘(SiO2)으로 되어 성장하여 후막화된다. 이에 따라, 공동부(13) 내부 전체가 산화 실리콘(매립 절연층(14))으로 충전되게 된다.
여기서, 단결정 Si층(6)의 상부에는 보호층(7)을 거쳐 지지체(12)가 마련되므로, 단결정 Si층(6)의 상면 쪽이 산화되는 것이 방지되어, 단결정 Si층(6)의 막 감소가 억제된다. 또한, 버퍼층(4)은 그 두께가 20㎚ 정도로 얇으므로, 이 버퍼층(4) 전체가 산화된 후에는, 반도체 기판(1)(기판 반도체층(1a))의 표면이 산화되어 매립 절연층(14)의 일부로 된다. 또, 버퍼층(4)을 형성하지 않은 경우에는, 처음부터 반도체 기판(1)(기판 반도체층(1a))의 표면이 산화되어, 단결정 Si층(6)으로부터 발생하는 산화 실리콘과 함께 매립 절연층(14)을 형성하게 된다.
또한, 이 열산화 처리 시에 단결정 Si층(6)은 노출된 하면(공동부(13) 쪽의 면) 및 측면(단부 노출면)은 산소와 반응하여 산화되고, 산화 실리콘(매립 절연층(14))으로 되지만, 상기 측면 쪽의 가장자리부의 직상부(直上部)는, 보호층(7)으 로 덮여 있는 것에 의해 노출되지 않아, 산화되지 않고 단결정 실리콘의 상태로 유지되어 있다. 따라서, 이 측면 쪽의 가장자리부의 직상부도, SOI 구조를 형성하는 영역의 일부로서 기능하게 된다.
이어서, 도 12에 나타내는 바와 같이, 반도체 기판(1) 상의 전면을 평탄화한다. 구체적으로는, 우선, SOI 구조를 전기적으로 절연하기 위해, 반도체 기판(1)의 능동면 쪽 전체에, CVD법 등에 의해 산화 실리콘(SiO2)을 1㎛ 정도의 두께로 성막하고, 평탄화 절연막(도시하지 않음)을 형성한다. 계속해서, CMP((Chemical Mechanical Polishing:화학적 기계 연마)법에 의해 반도체 기판(1)의 능동면 쪽을 평탄화하고, 이것에 의해 상기 평탄화 절연막 및 지지체(12)를 제거하여, 상기 보호층(7)을 노출시킨다. 이 때, 지지체(12)의 아래에 위치하는 보호층(7)을 스토퍼층으로서 기능시킴으로써, CMP의 종점을 용이하게 관리할 수 있다. 또, 제 1 지지체 구멍(8) 내 및 제 2 지지체 구멍(9) 내에는, 각각 지지체(12)의 일부가 남는다.
이어서, 도 13에 나타내는 바와 같이, 상기 보호층(7)을 열인산에 의한 습식 에칭으로 제거하여, 상기 단결정 Si층(6)을 노출시킨다. 또, 열인산은 산화 실리콘을 거의 용해하지 않으므로, 이러한 열인산에 의한 습식 에칭에 의해, 예컨대, 먼저 형성한 매립 절연층(14)을 용해하는 일은 없다. 따라서, 예컨대, 후 공정에서, 이 매립 절연층(14) 중, 상기 버퍼층(4) 측의 산화 실리콘과 단결정 Si층(6) 측의 산화 실리콘 사이가 박리한다고 하는 문제도 회피할 수 있다.
이상의 공정에 의해, 주위를 지지체(12)의 일부 및 평탄화 절연막으로 둘러 싸고, 반도체 기판(1)으로부터는 매립 절연층(14)으로 절연된 단결정 Si층(6)이 형성된다.
이어서, 도 14에 나타내는 바와 같이, 상기 단결정 Si층(6)을 이용하여 반도체 장치(15)를 형성한다. 구체적으로는, 우선, 단결정 Si층(6)의 표면에 열산화를 실시하고, 게이트 절연막(16)을 형성한다. 그리고, 예컨대, CVD법에 의해, 게이트 절연막(16) 상에 다결정 실리콘층을 형성한다. 그 후, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 게이트 절연막(16) 상에 게이트 전극(17)을 형성한다.
다음에, 상기 게이트 전극(17)을 마스크로 하여, As(비소), P(인), B(붕소) 등의 불순물을 단결정 Si층(6) 내에 투입하고, 이 단결정 Si층(6)의 게이트 전극(17)의 양쪽에, 각각 저농도 불순물 도입층으로서의 LDD층(18, 18)을 형성한다. 그리고, CVD법 등에 의해, LDD층(18, 18)이 형성된 단결정 Si층(6) 상에 절연층(도시하지 않음)을 형성하고, RIE(Reactive Ion Etching) 등의 건식 에칭을 이용하여 절연층을 에치백함으로써, 게이트 전극(17)의 측벽에 각각 사이드월(19, 19)을 형성한다.
이어서, 게이트 전극(17) 및 사이드월(19, 19)을 마스크로 하여, As, P, B 등의 불순물을 단결정 Si층(6) 내로 투입한다. 이에 따라, 단결정 Si층(6)에서의 사이드월(19, 19)의 측방에, 고농도 불순물 도입층으로 이루어지는 소스/드레인 영역(20, 20)을 형성하고, 트랜지스터(반도체 장치(15))를 얻는다. 부가하여, 벌크 형성 영역(도시하지 않음)에 벌크 소자를 형성함으로써, 반도체 기판(1) 상에, SOI 소자와 벌크 소자가 혼재하는 반도체 장치를 형성할 수 있다.
이 제조 방법에 의하면, 단결정 SiGe층(5)을 습식 에칭에 의해 제거하고, 단결정 Si층(6)의 아래에 공동부(13)를 형성하는 공정에 앞서, 반도체 기판(1)의 이면이나 측면에 형성하여 둔 산화 실리콘막(2)을 제거하여, 기판 반도체층(1a)을 노출시키는 것에 의해, 불초산에 의한 SiGe의 선택적인 에칭을 보다 양호하게 실행할 수 있다. 따라서, 단결정 Si층(6)의 아래에 공동부(13)를, 양호하게 관통한 상태로 형성할 수 있고, 이에 따라, 양호한 SOI 구조를 형성할 수 있다.
또한, 단결정 Si층(6)을 덮어 질화 실리콘으로 이루어지는 보호층(7)을 형성하고 있으므로, 단결정 SiGe층(5)을 습식 에칭으로 제거하기 전에, 산화 실리콘막(2)을 제거하여 기판 반도체층(1a)을 노출시킬 때, 예컨대, 포토 레지스트 등으로 지지체(12)의 상부를 덮지 않고, 직접 에칭액에 침지하는 것으로 상기 산화 실리콘막(2)을 제거할 수 있고, 따라서 공정을 간략화할 수 있다. 즉, 이 습식 에칭으로 산화 실리콘막(2)을 제거하면, 지지체(12)도 그 일부가 에칭되고, 이에 따라 단결정 Si층(6)의 가장자리부의 상면 쪽이 노출될 우려가 있지만, 보호층(7)으로 이것을 덮고 있기 때문에, 그와 같은 우려를 회피할 수 있다. 따라서, 그 후 장치의 제조 방법의 실시예 2를 설명한다.
본 실시예 2가 상기한 실시예 1과 주로 다른 점은, 단결정 Si층(6) 상에 보호층(7)을 형성하지 않고, 직접 지지체(12)를 형성하는 점과, 단결정 SiGe층(5)을 습식 에칭으로 제거하기 전의, 기판 반도체층 노출면(1a)을 형성할 때에, 상기 반도체 기판(1)의 능동면 쪽을 레지스트로 덮도록 한 점이다.
즉, 본 실시예에서는, 단결정 Si층(6) 상에 보호층(7)을 형성하지 않는 것 이외는, 실시예 1과 마찬가지의 공정을 거치는 것에 의해, 도 15(a), (b)에 나타내는 바와 같이, 지지체(12)의 양쪽면(12a)을 노출시키고, 동시에, 이 지지체(12)의 바로 아래에 남는 단결정 Si층(6), 단결정 SiGe층(5), 버퍼층(4)도, 상기 측면(12a)의 바로 아래에 위치하는 양쪽면(단면)을 노출시켜, 단부 노출면으로 한다. 이와 같이 하는 것에 의해, 본 실시예에서는, 단결정 Si층(6), 단결정 SiGe층(5), 버퍼층(4)을 각각 패터닝하는 것에 의해, 지지체(12)는 단결정 Si층(6)을 직접 지지하는 것으로 된다.
이와 같이 하여 단부 노출면을 형성하면, 도 16에 나타내는 바와 같이, 상기 반도체 기판(1)의 능동면 쪽(상기 창부(3) 쪽)을 포토 레지스트(21)로 덮는다. 그리고, 이 상태로 에칭액으로서의 불산에 침지(whole-dipping)하여, 도 17에 나타내는 바와 같이, 반도체 기판(1)의 표층부에 남아 있는 상기 산화 실리콘막(2)을 제거한다. 즉, 반도체 기판(1)의 능동면 쪽과 반대쪽의 면, 그 위에 그 측면에 형성되어 있는 산화 실리콘막(2)을 제거하여, 단결정 실리콘으로 이루어지는 기판 반도체층(1a)을 노출시키고, 그에 따라 반도체 기판(1)의 이면 등에 기판 반도체층 노출면(1b)을 형성한다.
이와 같이 반도체 기판(1)을 불산(에칭액)에 침지하면, 지지체(12)도 포토 레지스트(21)로 덮여있기 때문에, 상기 실시예 1과는 달리, 이 지지체(12)의 일부가 에칭된다고 하는 현상은 일어나지 않게 된다.
그 후, 도 18에 나타내는 바와 같이, 포토 레지스트(21)를 제거한다.
이하, 실시예 1과 마찬가지로, 단결정 SiGe층(5)을 습식 에칭으로 제거하여 공동부(13)를 형성하고, 또한 열산화에 의해 여기에 매립 절연층(14)을 형성한다. 이어서, 지지체(12)를 제거하여 단결정 Si층(6)을 노출시키고, 그 후, 이 단결정 Si층(6)에 반도체 장치(트랜지스터)를 형성한다. 단, 지지체(12)의 제거 공정에서 CMP법을 이용하는 경우, 스토퍼층으로서 기능하는 보호층(7)이 없으므로, 미리 실험 등에 의해 단결정 Si층(6)이 노출되기까지의 시간을 구하여 두고, CMP의 처리 시간을, 구한 시간에 대응시키는 것에 의해 그 공정 관리를 행하도록 한다. 즉, 단결정 Si층(6)이 노출하기 직전에, CMP 처리를 종료시킨다. 그 후, 불산계 용액에 의한 습식 에칭을 행하여 불필요한 산화 실리콘을 제거함으로써, 단결정 Si층(6)을 노출시킨다. 이와 같이 하는 것에 의해, CMP 처리에 의해 단결정 Si층(6)에 결함을 생기게 한다고 하는 문제를 방지할 수 있다.
이 제조 방법에 있어서도, 상기 실시예 1과 마찬가지로, 반도체 기판(1)의 이면이나 측면에 형성하고 있는 산화 실리콘막(2)을 제거하고, 기판 반도체층(1a)을 노출시킨 후, 단결정 SiGe층(5)을 습식 에칭으로 제거하여 공동부(13)를 형성하므로, 불초산에 의한 SiGe의 선택적인 에칭을 보다 양호하게 실행할 수 있고, 이에 따라 공동부(13)를 양호하게 관통한 상태로 형성하여, 양호한 SOI 구조를 형성할 수 있다.
또한, 반도체 기판의 능동면 쪽을 포토 레지스트(21)로 덮은 상태로 습식 에칭하여, 산화 실리콘막(2)을 제거하여 기판 반도체층(1a)을 노출시키도록 했으므로, 반도체 기판(1)을 에칭액에 직접 침지하는 것에 의해 습식 에칭 처리를 행할 수 있어, 처리를 쉽게 할 수 있다.
다음에, 본 발명에 있어서의 반도체 장치의 제조 방법의 실시예 3을 설명한다.
본 실시예 3이 상기한 실시예 2와 주로 다른 곳은, 단결정 SiGe층(5)을 습식 에칭으로 제거하기 전의, 기판 반도체층 노출면(1a)을 형성할 때에, 상기 반도체 기판(1)의 능동면 쪽을 포토 레지스트(21)로 덮지 않고, 상기 능동면과 반대쪽의 면을 건식 에칭함으로써, 해당 면의 산화 실리콘막(2)을 제거하여, 기판 반도체층(1a)을 노출시키도록 한 점이다.
즉, 본 실시예에서는, 도 15(a), (b)에 나타내는 바와 같이, 실시예 2와 마찬가지로 하여 지지체(12)의 양쪽면(12a)을 노출시키고, 또한 단결정 Si층(6), 단결정 SiGe층(5), 버퍼층(4)도, 상기 측면(12a)의 바로 아래에 위치하는 양쪽면(단면)을 노출시켜 단부 노출면으로 한다.
이어서, 도 19에 나타내는 바와 같이, 반도체 기판(1)을 뒤집어 그 표리를 역으로 하고, 능동면과 반대쪽의 면(이면)을 위로 한다. 계속해서, 이 이면을 건식 에칭하여, 해당 이면의 산화 실리콘막(2)을 제거하여 기판 반도체층(1a)을 노출시키고, 이에 따라 반도체 기판(1)의 이면에 기판 반도체층 노출면을 형성한다.
이어서, 반도체 기판(1)을 재차 뒤집어 그 표리를 바탕으로 되돌려, 능동면을 위로 한다.
이하, 실시예 2와 마찬가지로, 단결정 SiGe층(5)을 습식 에칭으로 제거하여 공동부(13)를 형성하고, 또한 열산화에 의해 여기에 매립 절연층(14)을 형성한다. 이어서, 지지체(12)를 제거하여 단결정 Si층(6)을 노출시키고, 그 후, 이 단결정 Si층(6)에 반도체 장치(트랜지스터)를 형성한다.
이 제조 방법에 있어서도, 상기 실시예 1, 2와 마찬가지로, 반도체 기판(1)의 이면이나 측면에 형성하여 둔 산화 실리콘막(2)을 제거하고, 기판 반도체층(1a)을 노출시킨 후, 단결정 SiGe층(5)을 습식 에칭으로 제거하여 공동부(13)를 형성하므로, 불초산에 의한 SiGe의 선택적인 에칭을 보다 양호하게 실행하는 수 있고, 그에 따라 공동부(13)를 양호하게 관통한 상태로 형성하여, 양호한 SOI 구조를 형성할 수 있다.
또한, 건식 에칭에 의해 능동면과 반대쪽의 면을 선택적으로 에칭할 수 있으므로, 능동면 쪽을 미리 포토 레지스트 등으로 덮어 두는 것과 같은 처리를 생략할 수 있어, 공정을 간략화할 수 있다.
(실험예)
상기한 실시예 1, 실시예 2, 실시예 3의 각 방법에서, 특히 반도체 기판(1)의 이면 측의 산화 실리콘막(2)을 제거한 후, 단결정 SiGe층(5)의 불초산에 의한 에칭을, 설정한 시간(2분간) 행했다. 또한, 비교를 위해 종래법으로서, 반도체 기판(1)의 이면측 등의 산화 실리콘막(2)을 제거하지 않고, 불초산에 의한 에칭을 설정한 시간(2분간) 행했다.
에칭 후의 각 반도체 기판(1)의 공동부(13)를 전자 현미경으로 조사한 바, 본 발명의 실시예 1, 실시예 2, 실시예 3의 각 방법에서 처리한 것은, 양호하게 관통한 상태로 공동부(13)가 형성되어 있었다. 한편, 종래법으로 처리한 것은, 공동 부(13)가 완전히 관통한 상태로 되지 않고, 상하가 연속한 부분이 일부 남아 있었다.
또, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다. 예컨대, 상기 실시예에서는 버퍼층(4)을 형성하도록 했지만, 버퍼층(4)을 형성하지 않고, 창부(3) 내로 노출하는 기판 반도체층(1a)에 직접 단결정 SiGe층(5)을 형성하도록 하여도 좋다.
도 1은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 2는 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 3은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 4는 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 5는 주요부를 나타내는 도면이고, (a)는 모식 측단면도, (b)는 모식 평면도,
도 6은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 7은 주요부를 나타내는 도면이고, (a)는 모식 측단면도, (b)는 모식 평면도,
도 8은 주요부를 나타내는 도면이고, (a)는 모식 측단면도, (b)는 모식 평면도,
도 9는 주요부를 나타내는 도면이고, (a)는 모식 측단면도, (b)는 모식 평면도,
도 10은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 11은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 12는 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 13은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 14는 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 15는 주요부를 나타내는 도면이고, (a)는 모식 측단면도, (b)는 모식 평 면도,
도 16은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 17은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 18은 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도 19는 본 발명의 제조 방법의 공정을 설명하기 위한 모식 측단면도,
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 1a : 기판 반도체층
2 : 산화 실리콘막(산화막) 3 : 창부
4 : 버퍼층 5 : 단결정 SiGe층(제 1 반도체층)
6 : 단결정 Si층(제 2 반도체층) 7 : 보호층
8 : 제 1 지지체 구멍 9 : 제 2 지지체 구멍
10 : 소자 영역부 12 : 지지체
13 : 공동부 14 : 매립 절연층
15 : 반도체 장치 21 : 포토 레지스트
Claims (8)
- 반도체 기판의 전면의 표층부에 산화막을 형성하는 공정과,상기 반도체 기판의 능동면 쪽으로부터 상기 산화막을 선택적으로 제거하여 창부(window section)를 형성하고, 상기 창부 내에 상기 반도체 기판을 구성하는 기판 반도체층을 노출시키는 공정과,상기 창부 내에 노출되는 상기 기판 반도체층을 덮도록, 상기 기판 반도체층보다 에칭의 선택비가 큰 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층을 덮도록, 상기 제 1 반도체층보다 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,상기 제 2 반도체층의 일부을 이용하여 형성되는 소자 영역부에 인접하고, 상기 소자 영역부를 사이에 두고 위치하는 영역 내의, 상기 제 2 반도체층 및 상기 제 1 반도체층을 제거함으로써 개구하여, 상기 기판 반도체층을 노출시키는 지지체 구멍을 형성하는 공정과,상기 소자 영역부를 덮고, 또한 상기 지지체 구멍의 적어도 일부를 메우도록 하여 상기 반도체 기판의 능동면 쪽에 지지체를 형성하는 공정과,상기 지지체를 마스크로 하여 상기 제 2 반도체층 및 상기 제 1 반도체층을 에칭하고, 상기 지지체의 하부의 상기 제 1 반도체층의 단부를 적어도 일부 노출시키는 단부 노출면을 형성하는 공정과,상기 단부 노출면 형성 후, 상기 산화막의 적어도 일부를 제거하여 상기 기 판 반도체층을 노출시켜 기판 반도체층 노출면을 형성하는 공정과,상기 지지체 하부의 상기 제 1 반도체층을 습식 에칭에 의해 제거하는 공정과,상기 습식 에칭에 의해 얻어진 공동부(空洞部)에 열산화를 이용하여 산화막을 충전하는 공정과,상기 지지체를 적어도 상기 소자 영역부 위로부터 제거하여 상기 제 2 반도체층을 노출시키는 공정과,상기 제 2 반도체층에 반도체 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 기판 반도체층 노출면을 형성하는 공정은,상기 반도체 기판의 능동면 쪽을 레지스트로 덮는 처리와,그 상태에서 습식 에칭을 행하여 상기 산화막의 적어도 일부를 제거하여, 상기 기판 반도체층을 노출시키는 처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 전면(全面)의 표층부에 산화막을 형성하는 공정과,상기 반도체 기판의 능동면 쪽으로부터 상기 산화막을 선택적으로 제거하여 창부를 형성하고, 상기 창부 내에 상기 반도체 기판을 구성하는 기판 반도체층을 노출시키는 공정과,상기 창부 내에 노출하는 기판 반도체층을 덮고, 상기 기판 반도체층보다 에칭의 선택비가 큰 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층을 덮도록, 상기 제 1 반도체층보다 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,상기 제 2 반도체층을 덮도록, 상기 제 2 반도체층과의 사이에서 에칭의 선택비(etching selection ratio)가 제공되는 보호층을 형성하는 공정과,상기 제 2 반도체층의 일부를 이용하여 형성되는 소자 영역부에 인접하고, 상기 소자 영역부를 사이에 두고 위치하는 영역 내의 상기 보호층, 상기 제 2 반도체층 및 상기 제 1 반도체층을 제거함으로써 개구하여, 상기 기판 반도체층을 노출시키는 지지체 구멍을 형성하는 공정과,상기 소자 영역부를 덮고, 또한 상기 지지체 구멍의 적어도 일부를 메우도록 하여 상기 반도체 기판의 능동면 쪽에, 상기 보호층과의 사이에서 에칭의 선택비가 제공되는 지지체를 형성하는 공정과,상기 지지체를 마스크로 하여 상기 보호층, 상기 제 1 반도체층 및 상기 제 2 반도체층을 에칭하고, 상기 지지체의 하부의 상기 제 1 반도체의 단부를 적어도 일부 노출시키는 단부 노출면을 형성하는 공정과,상기 단부 노출면 형성 후, 상기 산화막의 적어도 일부를 제거하여 상기 기판 반도체층을 노출시켜, 기판 반도체층 노출면을 형성하는 공정과,상기 지지체 하부의 상기 제 1 반도체층을 습식 에칭에 의해 제거하는 공정 과,상기 습식 에칭에 의해 얻어진 공동부에 열산화를 이용하여 산화막을 충전하는 공정과,상기 지지체를 적어도 상기 소자 영역부 위로부터 제거하여 상기 보호층을 노출시키는 공정과,상기 보호층을 에칭하여 상기 제 2 반도체층을 노출시키는 공정과,상기 제 2 반도체층에 반도체 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 보호층은 질화 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 기판 반도체층 노출면을 형성하는 공정에서는, 상기 반도체 기판의, 상기 능동면의 반대쪽 면의 산화막을 제거하여, 기판 반도체층을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 기판 반도체층 노출면을 형성하는 공정에서는, 상기 반도체 기판의, 상 기 능동면의 반대쪽 면을 건식 에칭함으로써 상기 반대쪽의 면의 산화막을 제거하여, 기판 반도체층을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 기판 반도체층 및 상기 제 2 반도체층은 단결정 실리콘으로 이루어지고, 상기 제 1 반도체층은 단결정 실리콘 게르마늄으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 반도체층을 형성하는 공정 전에, 상기 반도체 기판 상에 단결정 실리콘으로 이루어지는 버퍼층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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