KR20070077771A - 반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및반도체 장치 - Google Patents

반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및반도체 장치 Download PDF

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KR20070077771A
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 반도체 기판의 크기(면적)를 작게 제조할 수 있는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법, 반도체 장치를 제공하는 것을 과제로 한다.
반도체 기판(41)의 제조 방법은, 우선 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)을 형성한다. 다음으로, 지지체 구멍(21, 22) 중 및 실리콘층(16) 위를 덮도록 지지체 형성층(27)을 형성한 후, 지지체(26)를 형성한다. 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)을 경계 위에 형성함으로써, SOI 소자 형성 영역(13) 중에 차지하는 지지체 구멍(21, 22)의 면적을 작게 하는 것이 가능해진다.
실리콘 기판, SOI 소자 형성 영역, 지지체 구멍, 실리콘층, 반도체 기판

Description

반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR SUBSTRATE, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
도 1은 일 실시예에서의 반도체 기판의 제조 방법을 공정순으로 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 2는 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 3은 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 4는 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 5는 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 6은 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 7은 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 8은 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 9는 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 10은 반도체 장치의 제조 방법 및 반도체 장치의 구조를 나타내는 모식도이며, (a)는 모식 평면도, (b)는 모식 단면도.
도 11은 종래 반도체 기판의 제조 방법을 나타내는 모식도이며, (a)는 모식 평면도, (b)는 모식 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기재(基材)로서의 실리콘 기판 11a : 표면
12 : 제 1 소자 분리층
13 : 소자 영역으로서의 SOI 소자 형성 영역
14 : 제 2 소자 분리층 15 : 실리콘 게르마늄층
15a : 제 1 반도체층으로서의 제 1 실리콘 게르마늄층
15b : 제 2 실리콘 게르마늄층 16 : 실리콘층
16a : 제 2 반도체층으로서의 제 1 실리콘층
16b : 제 2 실리콘층 16c : 상면
17 : 단결정 에피택셜막(epitaxial film)
18 : 다결정 에피택셜막
19 : 제 2 지지체 구멍으로서의 제 3 지지체 구멍
21 : 제 1 지지체 구멍으로서의 제 1 지지체 구멍
22 : 제 1 지지체 구멍으로서의 제 2 지지체 구멍
25 : 소자 형성 영역 26 : 지지체
26a : 제 1 측면 26b : 제 2 측면
27 : 지지체 형성층 28 : 지지체 형성 영역
29 : 공동부(空洞部) 31 : 매립 절연층
32 : 절연막 41 : 반도체 기판
51 : 반도체 장치 52 : 게이트 절연막
53 : 게이트 전극 54a, 54b : LDD층
55a, 55b : 사이드월(sidewall) 56a : 소스 전극층
56b : 드레인 전극층
본 발명은 반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로서, 특히 반도체 기판에 SOI(Silicon On Insulator) 구조를 형성하는 기술에 관한 것이다.
상기한 반도체 기판의 제조 방법은, 예를 들어 비특허문헌 1에 기재된 바와 같이, SBSI(Separation by Bonding Si Islands)법을 이용하여 벌크(bulk) 실리콘 기판 위에 SOI층을 부분적으로 형성하고, 또한 이 SOI층에 SOI 트랜지스터를 형성한다. 벌크 실리콘 기판 위에 SOI층을 부분적으로 형성함으로써, SOI 트랜지스터를 예를 들어 저비용으로 형성하는 것이 가능하게 되었다.
다음으로, 상기 SBSI법에 따라 벌크 실리콘 기판 위에 SOI 구조를 형성하는 방법을 도 11을 사용하여 설명한다. 우선, 벌크 실리콘 기판(103) 위에 실리콘 게르마늄(SiGe)층, 실리콘(Si)층을 에피택셜(epitaxial) 성장시키고, SOI층이 형성되는 소자 영역에 지지체를 형성하기 위한 지지체 구멍을 형성한다. 그 위로부터 산화막 등을 성막(成膜)시킨 후, 소자 형성 영역의 형상을 얻도록 주변의 산화막, 실리콘층, 실리콘 게르마늄층을 건식 에칭한다. 그리고, 실리콘 게르마늄층을 불질산으로 선택적으로 에칭하면, 실리콘층(101)이 지지체(102)에 의해 지지되고, 실리콘층(101) 아래에 공동부(空洞部)가 형성된다. 그리고, 이 공동부에 SiO2 등의 절 연층을 매립함으로써, 벌크 실리콘 기판(103)과 실리콘층(101) 사이에 BOX(Buried Oxide)층(104)을 형성한다. 그 후, 벌크 실리콘 기판(103)의 표면을 평탄화 처리하여 실리콘층(101)을 표면에 노출시킴으로써 벌크 실리콘 기판(103) 위에 SOI 구조가 형성된다. 평탄화 처리는 예를 들어 CMP 연마(Chemical Mechanical Polishing: 화학적 기계 연마)에 의해 행해진다.
그러나, CMP 연마에 의한 평탄화 처리에서, 제 1 소자 분리층(105) 위의 다결정화(多結晶化)된 에피택셜막(도시 생략)을 스토퍼층(stopper layer)으로서 에칭을 행했을 때에, 벌크 실리콘 기판(103)에서의 SOI 구조의 소자 영역(106)(도 11의 (a) 참조)이 넓기 때문에, 남겨야할 실리콘층(101)이 과잉으로 에칭되는 경우가 있다. 이 때문에, 실제로 SBSI법을 이용하여 벌크 실리콘 기판 위에 SOI 구조를 형성하기 위해서는, 도 11에 나타낸 바와 같이, 스토퍼층으로서 기능시키는 제 2 소자 분리층(107)을 소자 영역(106) 안에 형성하거나 하여, 실리콘층(101)이 과잉으로 에칭되는 것을 억제할 필요가 있다.
[비특허문헌 1] T.Sakai et al., Second International SiGe Technology and Device Meeting, Meeting Abstract, pp. 230-231, May(2004)
그러나, 소자 영역(106) 안에 제 2 소자 분리층(107)을 형성한 것에 의해, 소자 영역(106)에서의 소자를 형성할 수 있는 영역이 좁아지기 때문에, 필요한 영역으로 될 때까지 소자 영역(106)을 넓혀야만 하고, 이것에 의해 반도체 기판(108)의 크기(면적)가 커진다는 문제가 있었다. 또한, 1매의 기판으로 만들 수 있는 반 도체 기판(108)의 수가 감소한다는 문제가 있었다.
본 발명은 반도체 기판의 크기(면적)를 작게 제조할 수 있는 반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 기판의 제조 방법은, 반도체 기재(基材) 위에 소자 영역과 다른 영역을 분리하는 제 1 소자 분리층을 형성하는 공정과, 상기 반도체 기재 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 2 반도체층 및 상기 제 1 반도체층 중 지지체 구멍의 영역에 상당하는 부분을 제거하여 상기 지지체 구멍을 형성하는 공정과, 상기 지지체 구멍 및 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기재 위에 지지체 형성층을 형성하는 공정과, 상기 지지체 구멍과 상기 소자 영역을 포함하는 영역을 남기고, 그 이외의 부분을 에칭함으로써, 지지체 및 상기 지지체의 하방에 위치하는 상기 제 1 반도체층 및 상기 제 2 반도체층의 단부(端部)의 일부를 노출시키는 노출면을 형성하는 공정과, 상기 노출면을 통하여 상기 제 1 반도체층을 에칭함으로써, 상기 소자 영역의 상기 제 2 반도체층과 상기 반도체 기재 사이에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 절연층을 형성하는 공정과, 상기 제 2 반도체층의 상방을 평탄화 처리하여 상기 제 2 반도체층 위에 위치하는 상기 지지체의 일부를 제거하는 공정을 포함하고, 상기 지지체 구멍을 형성하는 공정은 상기 소자 영역과 상기 제 1 소자 분리층의 경계 위에 제 1 지지체 구멍을 형성한다.
이 방법에 의하면, 제 1 소자 분리층과 소자 영역의 경계 위에 제 1 지지체 구멍을 형성하기 때문에, 제 1 지지체 구멍을 소자 영역 안에 형성할 경우와 비교하여, 소자 영역 중에 차지하는 제 1 지지체 구멍의 영역(소자 영역 안에 위치하는 제 1 지지체 구멍의 면적)을 적게 할 수 있다. 이것에 의해, 소자 영역의 면적을 작게 하는 것이 가능해져 반도체 기판을 작게 할 수 있다. 또한, 1매의 기판으로 만들 수 있는 반도체 기판의 수를 증가시킬 수 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 기판의 제조 방법은, 반도체 기재 위에 소자 영역과 다른 영역을 분리하는 제 1 소자 분리층을 형성하는 동시에, 상기 소자 영역 안에 스토퍼층으로서 사용되는 제 2 소자 분리층을 형성하는 공정과, 상기 반도체 기재 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 2 반도체층 및 상기 제 1 반도체층 중 지지체 구멍의 영역에 상당하는 부분을 제거하여 상기 지지체 구멍을 형성하는 공정과, 상기 지지체 구멍을 메우고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기재 위에 지지체 형성층을 형성하는 공정과, 상기 지지체 구멍과 상기 소자 영역을 포함하는 영역을 남기고, 그 이외의 부분을 에칭함으로써, 지지체 및 상기 지지체의 하방에 위치하는 상기 제 1 반도체층 및 상기 제 2 반도체층의 단부의 일부를 노출시키는 노출면을 형성하는 공정과, 상기 노출면을 통하여 상기 제 1 반도체층을 에칭함으로써, 상기 소자 영역의 상기 제 2 반도체층과 상기 반도체 기재 사이에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 절연층을 형성하는 공정과, 상기 제 2 반도체층의 상방을 적어도 상기 제 2 소자 분리층을 이용하여 평탄화 처리하고, 상기 제 2 반도체층 위에 위치하는 상기 지지체의 일부를 제거하는 공정을 포함하며, 상기 지지체 구멍을 형성하는 공정은 상기 소자 영역과 상기 제 1 소자 분리층의 경계 위에 제 1 지지체 구멍을 형성한다.
이 방법에 의하면, 제 1 소자 분리층과 소자 영역의 경계 위에 제 1 지지체 구멍을 형성하기 때문에, 제 1 지지체 구멍을 소자 영역 안에 형성할 경우와 비교하여, 소자 영역 중에 차지하는 제 1 지지체 구멍의 영역(소자 영역 안에 위치하는 제 1 지지체 구멍의 면적)을 적게 할 수 있다. 이것에 의해, 소자 영역의 면적을 작게 하는 것이 가능해져 반도체 기판을 작게 할 수 있다. 또한, 1매의 기판으로 만들 수 있는 반도체 기판의 수를 증가시킬 수 있다. 또한, 소자 영역 안에 제 2 소자 분리층을 형성함으로써, 평탄화 처리시, 제 2 반도체층이 과잉으로 제거되는 것을 억제할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 지지체 구멍을 형성하는 공정은 상기 제 2 소자 분리층을 포함하는 영역에 제 2 지지체 구멍을 형성한다.
이 방법에 의하면, 제 2 소자 분리층을 포함하는 영역에 제 2 지지체 구멍을 형성하기 때문에, 제 2 지지체 구멍 및 경계 위의 제 1 지지체 구멍을 기초로 지지체를 형성시키는 것이 가능해지고, 이 지지체에 의해 제 2 반도체층을 지지할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 1 반도체층은 실리콘 게르마늄층이며, 상기 제 2 반도체층은 실리콘층이다.
이 방법에 의하면, 실리콘이 실리콘 게르마늄보다 에칭의 선택비가 작기 때문에, 실리콘층을 남기고 실리콘 게르마늄층을 선택적으로 에칭하여 제거하는 것이 가능해진다. 이것에 의해, 실리콘층의 하측에 매립 절연층을 메우기 위해 공동부를 형성할 수 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판의 제조 방법을 행한 후에, 상기 제 2 반도체층에 트랜지스터를 형성하는 공정을 갖는다.
이 방법에 의하면, 트랜지스터를 갖는 반도체 장치의 크기를 작게 제조하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 반도체 기재 위에 제 1 반도체층 대신 매립된 매립 절연층이 형성되고, 상기 매립 절연층 위에 제 2 반도체층이 형성되며, 상기 제 2 반도체층을 지지하는 지지체가 형성된 SOI 구조를 갖는 반도체 장치로서, 상기 지지체를 형성하기 위한 제 1 지지체 구멍이 소자 영역과 제 1 소자 분리층의 경계 위에 형성되어 있다.
이 구조에 의하면, 제 1 소자 분리층과 소자 영역의 경계 위에 제 1 지지체 구멍이 형성되어 있기 때문에, 제 1 지지체 구멍이 소자 영역 안에 형성된 경우와 비교하여, 소자 영역 중에 차지하는 제 1 지지체 구멍의 영역(소자 영역 안에 위치하는 제 1 지지체 구멍의 면적)을 적게 할 수 있다. 이것에 의해, 소자 영역의 면 적을 작게 하는 것이 가능해져 반도체 기판을 작게 할 수 있다. 또한, 1매의 기판으로 만들 수 있는 반도체 기판의 수를 증가시킬 수 있다.
이하, 본 발명에 따른 반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및 반도체 장치의 실시예에 대해서 도면을 참조하면서 설명한다.
도 1 내지 도 9는 반도체 기판의 제조 방법을 나타내는 모식도이다. 도 1 내지 도 9의 각 도면 (a)는 모식 평면도이며, 각 도면 (b)는 각 도면 (a)에서의 A-A' 단면에 따른 모식 단면도이다. 이하, 반도체 기판의 제조 방법을 도 1 내지 도 9를 참조하면서 설명한다.
도 1에 나타낸 공정에서는, 반도체 기재(벌크 실리콘 기판)로서의 실리콘 기판(11)에 제 1 소자 분리층(12)과 제 2 소자 분리층(14)을 형성한다. 제 1 소자 분리층(12)은 예를 들어 LOCOS(Local Oxidation of Silicon) 산화막이며, SOI 구조의 트랜지스터가 형성되는 소자 영역으로서의 SOI 소자 형성 영역(액티브 영역)(13)과 벌크 구조의 트랜지스터가 형성되는 다른 영역으로서의 벌크 소자 형성 영역(도시 생략)을 전기적으로 절연시키기 위해 형성된다. 제 2 소자 분리층(14)은 제 1 소자 분리층(12)과 동일한 산화막이며, 후술하는 CMP 연마 시의 스토퍼층으로서 기능한다. 이하, 벌크 소자 형성 영역의 설명은 생략한다.
우선, 실리콘 기판(11) 위 전체에 실리콘산화막(SiO2)(도시 생략)을 형성한다. 다음으로, SOI 소자 형성 영역(13)(제 2 소자 분리층(14)의 영역을 제외함)의 실리콘 기판(11) 위에 포토리소그래피 기술을 이용하여 실리콘 질화막(SiN)(도시 생략)을 형성한다. 그 후, 실리콘 질화막을 마스크로 하여 실리콘 기판(11)을 산화시킨다. 이것에 의해, 실리콘 기판(11) 위에 제 1 소자 분리층(12)과 제 2 소자 분리층(14)이 형성된다.
도 2에 나타낸 공정에서는, 실리콘 기판(11) 위 전체에 제 1 반도체층으로서의 실리콘 게르마늄(SiGe)층(15)과, 제 2 반도체층으로서의 실리콘(Si)층(16)을 차례로 형성한다. 우선, SOI 소자 형성 영역(13)에서의 실리콘 기판(11) 위의 실리콘 산화막(도시 생략)을 포토리소그래피 기술을 이용하여 제거한다. 이것에 의해, SOI 소자 형성 영역(13) 중 제 2 소자 분리층(14)을 제외한 영역의 실리콘 기판(11)이 노출된다.
다음으로, 에피택셜 성장 기술을 이용하여 실리콘 기판(11) 위 전체에 희생층으로서의 실리콘 게르마늄층(15)과, SOI 소자를 형성하기 위한 실리콘층(16)을 차례로 에피택셜 성장시킨다. 이것에 의해, 실리콘 기판(11)이 노출된 영역 위에는 실리콘 기판(11)의 결정성을 이어받아 새롭게 성장한 단결정 에피택셜막(17)이 형성된다. 단결정 에피택셜막(17)은 단결정으로서 성장한 제 1 실리콘 게르마늄층(15a) 및 제 1 실리콘층(16a)이다. 한편, 제 1 소자 분리층(12) 위 및 제 2 소자 분리층(14) 위에는 다결정 에피택셜막(18)이 형성된다. 다결정 에피택셜막(18)은 다결정으로서 성장한 제 2 실리콘 게르마늄층(15b) 및 제 2 실리콘층(16b)이다.
도 3에 나타낸 공정에서는, 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 제 1 지지체 구멍으로서의 제 1 지지체 구멍(21)과 제 2 지지체 구멍(22)을 형성하고, SOI 소자 형성 영역(13) 중의 제 2 소자 분리층(14)을 포함하는 영역에 제 2 지지체 구멍으로서의 제 3 지지체 구멍(19)을 형성한다. 우선, 제 1 지지체 구멍(21), 제 2 지지체 구멍(22), 제 3 지지체 구멍(19)에 상당하는 영역이 개구되는 레지스트 패턴(도시 생략)을 포토리소그래피 기술을 이용하여 형성한다. 다음으로, 이 레지스트 패턴을 마스크로 하여 각각의 지지체 구멍(21, 22, 19)에 상당하는 영역의 단결정 에피택셜막(17)의 일부, 다결정 에피택셜막(18)의 일부, 실리콘 기판(11)의 일부를 에칭에 의해 제거한다.
이것에 의해, 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 제 1 지지체 구멍(21)과 제 2 지지체 구멍(22)이 형성되고, 제 2 소자 분리층(14)을 포함하는 영역에 제 3 지지체 구멍(19)이 형성된다. 또한, 제 1 지지체 구멍(21), 제 2 지지체 구멍(22), 제 3 지지체 구멍(19)을 개구함으로써, 실리콘 기판(11)의 표면(11a), 제 1 소자 분리층(12)의 표면(12a), 제 2 소자 분리층(14)의 표면(14a)이 노출된다. 또한, 제 1 지지체 구멍(21)과 제 3 지지체 구멍(19) 사이, 제 3 지지체 구멍(19)과 제 2 지지체 구멍(22) 사이의 영역이 각각 소자 형성 영역(25)으로 된다.
이상에 의해, 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)을 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 형성하기 때문에, SOI 소자 형성 영역(13) 중에 차지하는 제 1 지지체 구멍(21), 제 2 지지체 구멍(22)의 영역을 적게 할 수 있다.
도 4에 나타낸 공정에서는, 지지체 구멍(21, 22, 19), 실리콘층(16), 제 2 소자 분리층(14)을 덮도록 실리콘 기판(11) 위 전체에 지지체(26)(도 5 참조)를 형 성하기 위한 지지체 형성층(27)을 형성한다. 지지체 형성층(27)은 예를 들어 실리콘 산화막(SiO2)이다. 우선 전(前)공정에서 사용한 레지스트 패턴을 제거한다. 다음으로, 예를 들어 CVD(Chemical Vapor Deposition)법 등에 의해, 실리콘 산화막(SiO2) 등의 지지체 형성층(27)을 제 1 지지체 구멍(21), 제 2 지지체 구멍(22), 제 3 지지체 구멍(19) 안에 매립하는 동시에, 실리콘층(16)을 덮도록 실리콘 기판(11) 위 전체에 형성한다.
도 5에 나타낸 공정에서는, 지지체(26)를 형성하는 영역인 지지체 형성 영역(28) 이외의 지지체 형성층(27)의 일부를 제거하여 지지체(26)를 완성시킨다. 제거하는 방법은, 지지체(26)의 평면 형상 영역 이외의 일부가 개구되는 레지스트 패턴(도시 생략)을 마스크로 하여 에칭에 의해 제거한다. 또한, 동일한 레지스트 패턴을 마스크로 하여 지지체 형성 영역(28) 이외의 단결정 에피택셜막(17)의 일부, 다결정 에피택셜막(18)의 일부를 에칭에 의해 제거한다.
이상에 의해, 지지체 형성층(27)으로부터 지지체(26)가 형성되고, 지지체(26)의 제 1 측면(26a) 및 제 2 측면(26b)(양쪽 모두 도 5의 (a) 참조)이 노출된다. 또한, 지지체(26)의 하방에 형성된 단결정 에피택셜막(17)의 단면(端面)은 지지체(26)와 밀착된 상태로 되어 있다. 또한, 지지체(26)의 제 1 측면(26a) 및 제 2 측면(26b)의 하측에 있는 단결정 에피택셜막(17)의 측면(단부)은 제 1 실리콘층(16a)과 제 1 실리콘 게르마늄층(15a)이 노출된 노출면으로 되어 있다.
또한, 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)에 의해, 제 1 소자 분 리층(12) 위의 다결정 에피택셜막(18)과 실리콘 기판(11) 위의 단결정 에피택셜막(17)을 분단(分斷)하기 때문에, 다결정 에피택셜막(18)의 결정 결함이 단결정 에피택셜막(17)에 침입하는(결정 결함의 영향을 미치게 함) 것을 방지할 수 있다.
도 6에 나타낸 공정에서는, 지지체(26)의 하측에 있는 제 1 실리콘 게르마늄층(15a)(도 5의 (b) 참조)을 예를 들어 습식 에칭에 의해 선택적으로 제거한다. 우선 전공정에서 사용한 레지스트 패턴을 제거한다. 다음으로, 지지체(26)의 하측에 있는 단결정 에피택셜막(17)(도 5의 (b) 참조)에 불질산 등의 에칭액을 접촉시킨다. 이 때, 단결정 에피택셜막(17)이 노출되어 있는 부분(지지체(26)의 제 1 측면(26a) 및 제 2 측면(26b) 하측의 노출면)으로부터 에칭된다. 제 1 실리콘층(16a)은 제 1 실리콘 게르마늄층(15a)보다 에칭의 선택비가 작기 때문에, 제 1 실리콘층(16a)을 남기고 제 1 실리콘 게르마늄층(15a)을 선택적으로 에칭하여 제거하는 것이 가능하다.
이상에 의해, 지지체(26)에 의해 제 1 실리콘층(16a)이 지지되고, 실리콘 기판(11)과 제 1 실리콘층(16a) 사이(제 1 실리콘층(16a)의 하측)에 중공(中空)의 공동부(29)가 형성된다.
도 7에 나타낸 공정에서는, 공동부(29)(도 6 참조)에 매립 절연층(BOX층: Buried Oxide층)(31)을 형성한다. 매립 절연층(31)은 예를 들어 실리콘 산화막이며, 열산화법을 이용함으로써, 실리콘 기판(11) 및 제 1 실리콘층(16a)에 포함되는 실리콘과 산소가 반응하여 형성된다.
도 8에 나타낸 공정에서는, 실리콘 기판(11) 위의 필요한 부분에 절연막(32) 을 매립하는 동시에, 실리콘 기판(11) 위를 평탄화한다. 우선, SOI 소자를 전기적으로 절연시키기 위해, 실리콘 기판(11)의 상방 전체에 실리콘 산화막으로 이루어지는 절연막(32)을 형성한다. 절연막(32)은 예를 들어 CVD법에 의해 형성된다. 다음으로, 제 1 소자 분리층(12) 위의 다결정 에피택셜막(18) 및 제 2 소자 분리층(14)을 스토퍼층으로서, CMP 연마에 의해 실리콘 기판(11) 위의 전면(全面)을 평탄화한다(평탄화 처리). 이것에 의해, 절연막(32)의 일부, 지지체(26)의 일부, 및 지지체 형성층(27)의 일부가 제거된다.
도 9에 나타낸 공정에서는, 반도체 기판(41)을 완성시킨다. 우선, 제 1 실리콘층(16a) 위의 불필요한 지지체(26)의 일부, 절연막(32)의 일부, 제 2 실리콘층(16b) 위의 지지체 형성층(27)을 제거한다. 이것에 의해, 제 1 실리콘층(16a)의 상면(16c)이 노출된다. 그 후, 다결정 에피택셜막(18)을 제거한다. 이상에 의해, 실리콘 기판(11) 위에 제 1 실리콘층(16a)이 절연막(32) 및 매립 절연층(31)에 의해 소자 분리된 구조(SOI 구조)가 형성되고, 그 결과 반도체 기판(41)이 완성된다.
이상과 같이, 이 반도체 기판(41)의 제조 방법에 의하면, 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)을 형성하기 때문에, 지지체 구멍(21, 22)을 SOI 소자 형성 영역(13) 안에 형성한 경우와 비교하여, SOI 소자 형성 영역(13) 중에 차지하는 지지체 구멍(21, 22)의 영역(SOI 소자 형성 영역(13) 안에 위치하는 지지체 구멍(21, 22)의 면적)을 적게 할 수 있다. 이것에 의해, SOI 소자 형성 영역(13)의 면적을 작게 하는 것이 가능해져 반도체 기판(41)을 작게 할 수 있다.
도 10은 반도체 장치의 제조 방법 및 반도체 장치의 구조를 나타내는 모식도이다. (a)는 모식 평면도이며, (b)는 도 10의 (a)에서의 A-A' 단면에 따른 모식 단면도이다. 이하, 반도체 장치의 제조 방법 및 반도체 장치의 구조를 도 10을 참조하면서 설명한다. 또한, 반도체 장치의 제조 방법은 도 1 내지 도 9에서 설명한 반도체 기판의 제조 방법에 이어 행해진다.
도 10에 나타낸 공정에서는, 반도체 장치(51)를 완성시킨다. 우선, 제 1 실리콘층(16a)의 표면에 열산화를 실시하여, 제 1 실리콘층(16a) 표면에 게이트 절연막(52)을 형성한다. 그리고, 예를 들어 CVD법에 의해, 게이트 절연막(52) 위에 다결정 실리콘층을 형성한다. 그 후, 포토리소그래피 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 게이트 절연막(52) 위에 게이트 전극(53)을 형성한다.
다음으로, 게이트 전극(53)을 마스크로 하여, 비소(As), 인(P), 붕소(B) 등의 불순물을 제 1 실리콘층(16a) 내에 이온 주입함으로써, 게이트 전극(53) 양측에 각각 배치된 저농도 불순물 도입층으로 이루어지는 LDD층(54a, 54b)을 제 1 실리콘층(16a)에 형성한다. 그리고, 예를 들어 CVD법에 의해, LDD층(54a, 54b)이 형성된 제 1 실리콘층(16a) 위에 절연층을 형성하고, RIE 등의 건식 에칭을 이용하여 절연층을 에치백(etch back)함으로써, 게이트 전극(53)의 측벽(側壁)에 사이드월(sidewall)(55a, 55b)을 각각 형성한다.
그리고, 게이트 전극(53) 및 사이드월(55a, 55b)을 마스크로 하여, As, P, B 등의 불순물을 제 1 실리콘층(16a) 내에 이온 주입한다. 이것에 의해, 제 1 실리콘층(16a)에서의 사이드월(55a, 55b)의 측방에 고농도 불순물 도입층으로 이루어지 는 소스/드레인 전극층(56a, 56b)이 형성되고, 그 결과 트랜지스터가 완성된다. 또한, 벌크 소자 형성 영역에 벌크 소자를 형성함으로써, 실리콘 기판(11) 위에 SOI 소자와 벌크 소자가 혼재(混載)하는 반도체 장치(51)가 완성된다. 이상과 같이, 반도체 장치(51)의 크기를 작게 할 수 있는 반도체 장치(51)의 제조 방법 및 반도체 장치(51)를 제공할 수 있다.
이상 상술한 바와 같이, 본 실시예의 반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 이하에 나타내는 효과가 얻어진다.
(1) 본 실시예에 의하면, 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)을 형성하기 때문에, 지지체 구멍(21, 22)을 SOI 소자 형성 영역(13) 안에 형성한 경우와 비교하여, SOI 소자 형성 영역(13) 중에 차지하는 지지체 구멍(21, 22)의 영역을 적게 할 수 있다. 이것에 의해, SOI 소자 형성 영역(13)의 면적을 작게 하는 것이 가능해져 반도체 장치(51)를 작게 할 수 있다. 또한, 1매의 기판으로 만들 수 있는 반도체 장치(51)의 수를 증가시킬 수 있으며, 예를 들어 제조 수율을 향상시킬 수 있다.
(2) 본 실시예에 의하면, 제 1 소자 분리층(12)과 SOI 소자 형성 영역(13)의 경계 위에 지지체 구멍(21, 22)을 형성함으로써, 제 1 소자 분리층(12) 위에 형성된 다결정 에피택셜막(18)과, 실리콘 기판(11) 위에 형성된 단결정 에피택셜막(17)의 접촉 부분을 분단시킬 수 있다. 따라서, 다결정 에피택셜막(18)의 결정성이 단결정 에피택셜막(17)에 악영향을 주는 것을 저감할 수 있다.
(3) 본 실시예에 의하면, SOI 소자 형성 영역(13) 안에 제 2 소자 분리층 (14)을 형성하기 때문에, 평탄화 처리(CMP 연마) 시, 제 1 소자 분리층(12) 위에 형성된 다결정 에피택셜막(18)과 함께 제 2 소자 분리층(14)에 의해, 제 1 실리콘층(16a)이 과잉으로 제거되는 것을 억제할 수 있다.
또한, 본 실시예는 상기에 한정되지 않아, 이하와 같은 형태로 실시할 수도 있다.
(제 1 변형예)
상기한 바와 같이, 반도체 기재의 재질(材質)로서 실리콘을 사용하여 설명했지만, 이것에 한정되지 않아, 예를 들어 Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe 등을 사용하도록 할 수도 있다.
(제 2 변형예)
상기한 바와 같이, 제 1 반도체층의 재질로서 실리콘 게르마늄, 제 2 반도체층의 재질로서 실리콘을 예로 들어 설명했지만, 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 조합시키면 되며, 예를 들어 제 1 반도체층과 제 2 반도체층의 재질로서, Ge, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe 등 중에서 선택한 조합을 사용하도록 할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 기판의 크기(면적)를 작게 제조할 수 있는 반도체 기판의 제조 방법과 반도체 장치의 제조 방법 및 반도체 장치를 제공할 수 있다.

Claims (6)

  1. 반도체 기재(基材) 위에 소자 영역과 다른 영역을 분리하는 제 1 소자 분리층을 형성하는 공정과,
    상기 반도체 기재 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,
    상기 제 2 반도체층 및 상기 제 1 반도체층 중 지지체 구멍의 영역에 상당하는 부분을 제거하여 상기 지지체 구멍을 형성하는 공정과,
    상기 지지체 구멍 및 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기재 위에 지지체 형성층을 형성하는 공정과,
    상기 지지체 구멍과 상기 소자 영역을 포함하는 영역을 남기고, 그 이외의 부분을 에칭함으로써, 지지체 및 상기 지지체의 하방에 위치하는 상기 제 1 반도체층 및 상기 제 2 반도체층의 단부(端部)의 일부를 노출시키는 노출면을 형성하는 공정과,
    상기 노출면을 통하여 상기 제 1 반도체층을 에칭함으로써, 상기 소자 영역의 상기 제 2 반도체층과 상기 반도체 기재 사이에 공동부(空洞部)를 형성하는 공정과,
    상기 공동부 내에 매립 절연층을 형성하는 공정과,
    상기 제 2 반도체층의 상방을 평탄화 처리하여 상기 제 2 반도체층 위에 위 치하는 상기 지지체의 일부를 제거하는 공정을 포함하고,
    상기 지지체 구멍을 형성하는 공정은 상기 소자 영역과 상기 제 1 소자 분리층의 경계 위에 제 1 지지체 구멍을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 반도체 기재 위에 소자 영역과 다른 영역을 분리하는 제 1 소자 분리층을 형성하는 동시에, 상기 소자 영역 중에 스토퍼층(stopper layer)으로서 사용되는 제 2 소자 분리층을 형성하는 공정과,
    상기 반도체 기재 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,
    상기 제 2 반도체층 및 상기 제 1 반도체층 중 지지체 구멍의 영역에 상당하는 부분을 제거하여 상기 지지체 구멍을 형성하는 공정과,
    상기 지지체 구멍을 메우고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기재 위에 지지체 형성층을 형성하는 공정과,
    상기 지지체 구멍과 상기 소자 영역을 포함하는 영역을 남기고, 그 이외의 부분을 에칭함으로써, 지지체 및 상기 지지체의 하방에 위치하는 상기 제 1 반도체층 및 상기 제 2 반도체층의 단부의 일부를 노출시키는 노출면을 형성하는 공정과,
    상기 노출면을 통하여 상기 제 1 반도체층을 에칭함으로써, 상기 소자 영역의 상기 제 2 반도체층과 상기 반도체 기재 사이에 공동부를 형성하는 공정과,
    상기 공동부 내에 매립 절연층을 형성하는 공정과,
    상기 제 2 반도체층의 상방을 적어도 상기 제 2 소자 분리층을 사용하여 평탄화 처리하고, 상기 제 2 반도체층 위에 위치하는 상기 지지체의 일부를 제거하는 공정을 포함하며,
    상기 지지체 구멍을 형성하는 공정은 상기 소자 영역과 상기 제 1 소자 분리층의 경계 위에 제 1 지지체 구멍을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 지지체 구멍을 형성하는 공정은 상기 제 2 소자 분리층을 포함하는 영역에 제 2 지지체 구멍을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 실리콘 게르마늄층이며,
    상기 제 2 반도체층은 실리콘층인 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제 1 항에 기재된 반도체 기판의 제조 방법을 행한 후에, 상기 제 2 반도체층에 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기재 위에 제 1 반도체층 대신 매립된 매립 절연층이 형성되고, 상기 매립 절연층 위에 제 2 반도체층이 형성되며, 상기 제 2 반도체층을 지지하는 지지체가 형성된 SOI 구조를 갖는 반도체 장치로서,
    상기 지지체를 형성하기 위한 제 1 지지체 구멍이 소자 영역과 제 1 소자 분리층의 경계 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
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