JP4289411B2

JP4289411B2 - 半導体装置の製造方法

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Publication number: JP4289411B2
Application number: JP2007068237A
Authority: JP
Inventors: 裕和久松
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-03-16
Filing date: 2007-03-16
Publication date: 2009-07-01
Anticipated expiration: 2027-03-16
Also published as: JP2008235316A; US20080227273A1

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造を形成する技術に関する。

半導体装置の高性能化を図るために、回路素子を誘電体で分離し浮遊容量の少ない半導体集積回路を製造することを目指して、絶縁膜上に形成された薄膜のシリコン層（以下、「ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）層」ともいう。）にトランジスタを形成する試みがなされている。また、バルクＳｉ基板の必要な場所にＳＯＩ構造を形成する技術として、例えば特許文献１や非特許文献１に開示された方法がある。

これらの文献に開示された方法は、ＳＢＳＩ（ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ）法と呼ばれている。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、空洞部の内部に面するＳｉ基板の上面及びＳｉ層の下面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ法でＳｉＯ₂等を成膜し、これをＣＭＰで平坦化し、さらに、希フッ酸（ＨＦ）溶液等でエッチングすることで、ＢＯＸ層上のＳｉ層（以下、ＳＯＩ層ともいう。）表面を露出させる。

このような方法によれば、ＳＯＩデバイスにおける課題の一つである製造コストを下げることができ、且つ、ＳＯＩ／Ｂｕｌｋトランジスタを混載することができる。その結果、ＳＯＩトランジスタ及びＢｕｌｋトランジスタの両方の長所を生かしつつ、そのチップ面積を縮小することができる。
特開２００５−３５４０２４号公報Ｔ．Ｓａｋａｉｅｔａｌ．"ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ（ＳＢＳＩ）ｆｏｒＬＳＩＡｐｐｌｉｃａｔｉｏｎ"，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

図７は、上記したような従来のＳＢＳＩ法における側断面の一態様を示す図である。
図７に示すように、ＢＯＸ層１３１の形成工程では、空洞部の内部に面するＳｉ基板１０１の上面及びＳｉ層（ＳＯＩ層）１０５の下面を熱酸化することにより、Ｓｉ基板１０１側からＳｉＯ₂膜１３１ａを成長させると共に、Ｓｉ層１０５側からＳｉＯ₂膜１３１ｂを成長させる。そして、これらＳｉＯ₂膜１３１ａ及び１３１ｂ同士を空洞部内部の高さ方向の中心付近（以下、単に「空洞部の中心付近」という。）で密着させてＢＯＸ層１３１を形成していた。

しかしながら、この方法では、ＳｉＯ₂膜１３１ａ及び１３１ｂ同士を完全に密着させることは困難であり、両膜の界面に隙間Ｓが残り易いという問題があった。また、この密着不良が原因で、後の工程（例えば、ＳＯＩ層１０５の表面を露出させるためのＣＭＰ工程や、希ＨＦ溶液を用いたウェットエッチング工程など）でＳｉＯ₂膜１３１ａ上からＳｉＯ₂膜１３１ｂが剥離し、ＳｉＯ₂膜１３１ｂと共にその上に形成されているＳＯＩ層１０５がＳｉ基板１０１上から剥がれてしまうおそれがあった。
ここで、本発明者は現在までの調査結果から、上記の密着不良は、ＳｉＯ₂膜１３１ａ及び１３１ｂの各表面がそれぞれ粗面となっていることが原因で生じているのではないか、という考えに至った。

即ち、上記のＳＢＳＩ法では、ＳｉＧｅ層をフッ硝酸溶液でエッチングすると、Ｓｉ基板１０１及びＳｉ層１０５の表面ラフネス（ｒｏｕｇｈｎｅｓｓ：粗さ）が大きくなる、ということがわかった。また、Ｓｉ基板１０１及びＳｉ層１０５の表面ラフネスが大きい状態で各表面を熱酸化すると、この表面ラフネスの大きい状態がＳｉＯ₂膜１３１ａ及び１３１ｂの各表面に引き継がれる、ということがわかった。このため、ＢＯＸ層１３１の形成工程では、ＳｉＯ₂膜１３１ａ及び１３１ｂの各表面は、面同士の接触というよりもむしろ、点同士の接触に近いような状態となり、接触面積が少ないために互いに剥がれ易くなっているのではないか、と本発明者は考えるに至った。
そこで、本発明は、このような知見に基づいてなされたものであって、空洞部内において上下方向からそれぞれ成長してくる埋め込み酸化膜同士の密着性を向上させることができる半導体装置の製造方法を提供することを目的の一つとする。また、信頼性の高い半導体装置の製造方法を提供することを目的の一つとする。

上記問題点を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第１溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に隙間を残しつつ、前記空洞部の内部に面する前記半導体基板の上面及び前記第２半導体層の下面にそれぞれ第３半導体層を形成する工程と、前記第３半導体層を熱酸化して前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。

発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とするものである。
発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記埋め込み酸化膜を形成する工程では、前記第３半導体層を熱酸化し、さらに、当該第３半導体層で覆われた前記半導体基板の上面及び前記第２半導体層の下面も熱酸化することによって、前記埋め込み酸化膜を形成することを特徴とするものである。

発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記第２半導体層を形成する工程では、当該第２半導体層として単結晶構造の第１シリコン層をエピタキシャル成長法で形成し、前記第３半導体層を形成する工程では、当該第３半導体層としてアモルファス構造又は多結晶構造の第２シリコン層をＣＶＤ法で形成する、ことを特徴とするものである。
ここで、ＣＶＤとは、ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎのことである。本発明でいうＣＶＤには、ＬＰ（ｌｏｗｐｒｅｓｓｕｒｅ）−ＣＶＤ、ＡＰ（ａｔｏｍｏｓｐｈｅｒｉｃｐｒｅｓｓｕｒｅ）−ＣＶＤ、Ｐ（ｐｌａｓｍａ）−ＣＶＤ等が含まれる。

発明１〜４の半導体装置の製造方法によれば、空洞部内において、半導体基板の上面及び第２半導体層の下面を表面ラフネスの小さな第３半導体層で覆うことができ、埋め込み酸化膜の形成工程では、この第３半導体層を最初に熱酸化して埋め込み酸化膜の表面とすることができる。これにより、半導体基板側から上方向に向けて成長する埋め込み酸化膜の表面ラフネスと、第２半導体層側から下方向に向けて成長する埋め込み酸化膜の表面ラフネスとを共に低減することができ、これら上下方向から成長してくる埋め込み酸化膜同士を空洞部内で良好に密着させることができる。それゆえ、埋め込み酸化膜上に形成される第２半導体層の剥離を防止することができる。

従って、信頼性の高い半導体装置の製造方法を提供することができる。
また、発明３の半導体装置の製造方法によれば、表面ラフネスが大きい部分を熱酸化して埋め込み酸化膜中に取り込むことができるので、ＳｉとＳｉＯ₂の界面におけるダングリングボンドを低減することができ、半導体基板や第２半導体層における界面準位の低減に寄与することができる。

以下、本発明の実施の形態を添付図面を参照して説明する。
図１〜図６は、本発明の実施の形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図６（ａ）は平面図、図１（ｂ）〜図６（ｂ）は図１（ａ）〜図６（ａ）をＸ１−Ｘ´１〜Ｘ６−Ｘ´６線でそれぞれ切断したときの断面図である。
図１（ａ）及び（ｂ）において、まず始めに、Ｓｉ基板１上に単結晶構造のシリコンゲルマニウム（ＳｉＧｅ）層３と単結晶構造のＳｉ層５とを順次積層する。これらＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。

なお、ここでは、ＳｉＧｅ層３を形成する前に、Ｓｉ基板１上に図示しない単結晶構造のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を薄く形成し、その上にＳｉＧｅ層３とＳｉ層５とを順次積層するようにしても良い。この場合、Ｓｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成することが好ましい。エピタキシャル成長法で形成される半導体膜の膜質は、その被成膜面（即ち、下地）の結晶状態に強く影響されるので、ＳｉＧｅ層３をＳｉ基板１上に直接形成するのではなく、Ｓｉ基板１表面よりも結晶欠陥の少ないＳｉ−ｂｕｆｆｅｒ層をＳｉ基板１とＳｉＧｅ層３との間に介在させることで、ＳｉＧｅ層３の膜質向上（例えば、結晶欠陥の低減など）を図ることができる。

次に、フォトリソグラフィー及びエッチング技術によって、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域のＳｉ層５、ＳｉＧｅ層３を部分的に順次エッチングする。これにより、Ｓｉ層５やＳｉＧｅ層３などを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、図１（ｂ）に示すように、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。

次に、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面に支持体膜を形成する。支持体膜は例えばＳｉＯ₂膜であり、その形成はＣＶＤ法で行う。そして、図２（ａ）及び（ｂ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜、Ｓｉ層５及びＳｉＧｅ層３を順次、部分的にエッチングする。これにより、支持体膜からなる支持体２１を形成すると共に、Ｓｉ基板１を底面としＳｉ層５やＳｉＧｅ層３などの各側面を露出させる溝Ｈを形成する。ここで、溝Ｈは、後の工程でＳｉＧｅ層３をエッチングする際に、エッチング液の導入口として使うものである。
なお、溝Ｈを形成するエッチング工程では、ＳｉＧｅ層３のエッチングを途中で止めてその一部をＳｉ基板１上に残してもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。また、図２（ａ）において、支持体穴ｈ及び溝Ｈによって平面視で囲まれた長方形の領域が、素子領域（即ち、ＳＯＩ構造を形成する領域）である。

次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図３（ａ）及び（ｂ）に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ基板１やＳｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成途中から、Ｓｉ層５はその上面と側面とが支持体２１によって支えられることとなる。なお、このフッ硝酸溶液を用いたＳｉＧｅ層の除去工程では、空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層５の下面もフッ硝酸溶液で軽くエッチングされ、その表面ラフネスが大きくなる。

次に、図４（ａ）及び（ｂ）に示すように、ＣＶＤ法によって、アモルファス構造又は多結晶構造のＳｉ層２７を、支持体２１上を含むＳｉ基板１の上方全面と、空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層５の下面とにそれぞれ薄く成膜する。ここで、「薄く成膜する」とは、空洞部２５が完全には埋まらない（即ち、隙間を残す）程度の膜厚に成膜する、という意味である。図４（ｂ）に示すように、空洞部２５内に隙間を残すことによって、次の工程で、空洞部２５内に例えば酸素（Ｏ₂）等を導入することが可能となる。

なお、Ｓｉ層２７を「空洞部２５が完全には埋まらない」程度の膜厚に成膜するためのＣＶＤの処理条件は、Ｓｉ層２７を成膜する前の空洞部２５の内部の高さ（即ち、空洞部２５の厚み）によってそれぞれ異なってくる。それゆえ、半導体装置を製造する前に実験又はシミュレーションを行って、空洞部２５の厚みに対するＳｉ層２７の最適な成膜条件を導出しておくことが好ましい。

次に、Ｓｉ基板１を酸素（Ｏ₂）等の酸化雰囲気中に配置し、Ｓｉ基板１及びＳｉ層５、２７を熱酸化して、図５（ａ）及び（ｂ）に示すように、空洞部内にＳｉＯ₂膜（即ち、ＢＯＸ層）３１を形成する。
このＢＯＸ層３１の形成工程では、Ｓｉ基板１の上方全面に形成されたＳｉ層２７（図４（ａ）及び（ｂ）参照。）は全てＳｉＯ₂膜３１ｃとなる。また、空洞部内では、始めに、Ｓｉ層２７（図４（ａ）及び（ｂ）参照。）が熱酸化され、続いて、Ｓｉ基板１の上面及びＳｉ層５の下面が熱酸化される。このような熱酸化により、空洞部内では、Ｓｉ基板１側から上方向に向けてＳｉＯ₂膜３１ａが成長すると共に、Ｓｉ層５側から下方向に向けてＳｉＯ₂膜３１ｂが成長する。そして、これら上下方向から成長してくるＳｉＯ₂膜３１ａ及び３１ｂは、空洞部の中心付近で密着する。

ここで、ＳｉＯ₂膜３１ａ及び３１ｂの各表面はそれぞれ、Ｓｉ層２７が熱酸化されて形成された部分である。ＣＶＤ法によって形成されたＳｉ層２７は、ＳｉＧｅエッチング後のＳｉ基板１上面及びＳｉ層５下面よりも表面ラフネスが小さいため、このＳｉ層２７の熱酸化により形成されるＳｉＯ₂膜３１ａ及び３１ｂの各表面も、表面ラフネスが小さい状態を引き継いでいる。このため、ＳｉＯ₂膜３１ａ及び３１ｂを空洞部の中心付近で密着させることができる。

また、このＢＯＸ層３１の形成工程では、Ｓｉ層２７だけでなく、このＳｉ層２７に覆われているＳｉ基板１の上面及びＳｉ層５の下面まで熱酸化を進行させているので、表面ラフネスが大きい部分をＳｉＯ₂膜３１ａ及び３１ｂ中にそれぞれ取り込むことができる。従って、ＳｉとＳｉＯ₂の界面におけるダングリングボンドを低減することができ、Ｓｉ基板１やＳｉ層５における界面準位の低減に寄与することができる。

なお、ＳｉＯ₂膜３１ａ及び３１ｂ同士を密着させ、且つ、熱酸化の進行をＳｉ層２７だけでなく、Ｓｉ基板１の上面及びＳｉ層５の下面まで到達させるための熱酸化条件は、熱酸化前の空洞部２５の厚みとＳｉ層２７の厚みとによってそれぞれ異なってくる。それゆえ、半導体装置を製造する前に実験又はシミュレーションを行って、上記状態を作り出すための最適な熱酸化温度、熱酸化時間、ガス種及びガス流量等を導出しておくことが好ましい。

図５（ａ）及び（ｂ）に示したように、ＢＯＸ層３１を形成した後は、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁膜を形成して支持体穴ｈや溝Ｈを埋め込む。絶縁膜は、例えばＳｉＯ₂である。次に、この絶縁膜及びその下の支持体２１を例えばＣＭＰにより平坦化し、さらに、希ＨＦ溶液等を用いてウェットエッチングする。
これにより、図６（ａ）及び（ｂ）に示すように、Ｓｉ層（即ち、ＳＯＩ層）５上から絶縁膜３３等が完全に取り除かれて、ＳＯＩ領域のＳｉ基板１上に、ＢＯＸ層３１及びＳＯＩ層５からなるＳＯＩ構造が完成する。ＳＯＩ領域以外のＳｉ基板１上には絶縁膜３３や支持体２１が埋め込まれており、この部分が素子分離層として機能する。Ｓｉ基板１上にＳＯＩ構造を形成した後は、例えば、ＳＯＩ層５上に完全空乏型又は部分空乏型のＭＯＳトランジスタ等を形成する。

このように、本発明の実施の形態によれば、空洞部２５内において、Ｓｉ基板１の上面及びＳｉ層５の下面を表面ラフネスの小さなＳｉ層２７で覆うことができ、ＢＯＸ層の形成工程では、このＳｉ層２７を最初に熱酸化してＳｉＯ₂膜３１ａ及び３１ｂの表面とすることができる。これにより、Ｓｉ基板１側から上方向に向けて成長するＳｉＯ₂膜３１ａの表面ラフネスと、Ｓｉ層５側から下方向に向けて成長するＳｉＯ₂膜３１ｂの表面ラフネスとを共に低減することができ、これら上下方向から成長してくるＳｉＯ₂膜３１ａ及び３１ｂ同士を空洞部２５内で良好に密着させることができる。それゆえ、例えば、ＳＯＩ層５の表面を露出させるためのＣＭＰ工程や、希ＨＦ溶液を用いたウェットエッチング工程などで、ＳｉＯ₂膜３１ａ上からＳｉＯ₂膜３１ｂが剥離してしまうことを防ぐことができ、ＳｉＯ₂膜３１ｂと共にその上に形成されているＳＯＩ層５がＳｉ基板１上から剥がれてしまうことを防ぐことができる。

従って、信頼性の高い半導体装置の製造方法を提供することができる。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」及び「第１シリコン層」に対応している。また、支持体穴ｈが本発明の「第２溝」に対応し、溝Ｈが本発明の「第１溝」に対応している。さらに、Ｓｉ層２７が本発明の「第３半導体層」及び「第２シリコン層」に対応し、ＳｉＯ₂膜（ＢＯＸ層）３１が本発明の「埋め込み酸化膜」に対応している。

実施の形態に係る半導体装置の製造方法を示す図（その１）。実施の形態に係る半導体装置の製造方法を示す図（その２）。実施の形態に係る半導体装置の製造方法を示す図（その３）。実施の形態に係る半導体装置の製造方法を示す図（その４）。実施の形態に係る半導体装置の製造方法を示す図（その５）。実施の形態に係る半導体装置の製造方法を示す図（その６）。従来の半導体装置の製造方法における側断面の一態様を示す図。

符号の説明

１Ｓｉ基板、３ＳｉＧｅ層、５Ｓｉ層（ＳＯＩ層）、２１支持体、２５空洞部、２７Ｓｉ層、３１、３１ａ、３１ｂＳｉＯ₂膜（ＢＯＸ層）、３１ｃＳｉＯ₂膜、３３絶縁膜

Claims

半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第１溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に隙間を残しつつ、前記空洞部の内部に面する前記半導体基板の上面及び前記第２半導体層の下面にそれぞれ第３半導体層を形成する工程と、
前記第３半導体層を熱酸化して前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、
前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記埋め込み酸化膜を形成する工程では、
前記第３半導体層を熱酸化し、さらに、当該第３半導体層で覆われた前記半導体基板の上面及び前記第２半導体層の下面も熱酸化することによって、前記埋め込み酸化膜を形成することを特徴とする請求項１及び請求項２に記載の半導体装置の製造方法。
前記半導体基板はシリコン基板であり、
前記第２半導体層を形成する工程では、当該第２半導体層として単結晶構造の第１シリコン層をエピタキシャル成長法で形成し、
前記第３半導体層を形成する工程では、当該第３半導体層としてアモルファス構造又は多結晶構造の第２シリコン層をＣＶＤ法で形成する、ことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。