JP2009164216A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】電子の移動度を向上させたＳＢＳＩデバイスを実現可能とした半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層５を形成する工程と、Ｓｉ層５及びＳｉＧｅ層をエッチングして、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴ｈを形成する工程と、支持体穴ｈに支持体１１を形成する工程と、Ｓｉ層５をエッチングして、ＳｉＧｅ層を露出させる溝を（紙面の手前と奥側に）形成する工程と、前記溝を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部２１を形成する工程と、空洞部２１にａ−Ｓｉ膜２５を形成する工程と、ａ−Ｓｉ膜２５を熱酸化してＳｉＯ2膜２７を形成する工程と、を含む。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板上にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を部分的に形成する技術に関する。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれもその製造法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
このため、普通のバルクシリコンウェハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法が知られている（例えば、非特許文献１参照）。以下、ＳＢＳＩ法について図を参照しながら説明する。
図１１〜図１３は、従来例に係る半導体装置の製造方法を示す図である。図１１〜図１３において、（ａ）は平面図、（ｂ）は（ａ）をＸ１１−Ｘ´１１〜Ｘ１３−Ｘ´１３線でそれぞれ切断したときの断面図である。
図１１（ａ）及び（ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１０１上にシリコンゲルマニウム（ＳｉＧｅ）層１１１とＳｉ層１１３とを順次成膜し、そこに支持体用の溝ｈ´１を形成する。Ｓｉ層１１３とＳｉＧｅ層１１１はエピタキシャル成長法で形成し、支持体用の溝ｈ´１はドライエッチングで形成する。次に、Ｓｉ基板１０１上の全面に支持体膜を成膜した後、支持体膜をドライエッチングして、図１２（ａ）及び（ｂ）に示すような支持体１２２を形成し、さらに、支持体１２２下から露出しているＳｉ層１１３／ＳｉＧｅ層１１１もドライエッチングする。この状態で、ＳｉＧｅ層１１１を図１２（ａ）の矢印の方向からフッ硝酸溶液でエッチングすると、支持体１２２にＳｉ層１１３がぶらさがった形でＳｉ層１１３の下に空洞部１２５が形成される。
次に、図１３（ａ）及び（ｂ）に示すように、Ｓｉ基板１０１を熱酸化して空洞部１２５内にシリコン酸化（ＳｉＯ2）膜１３１を形成する（ＢＯＸ酸化工程）。このようにして、ＳｉＯ2膜１３１とＳｉ層１１３とからなるＳＯＩ構造をバルクのＳｉ基板（即ち、バルクシリコンウェハ）１０１上に形成する。ＳｉＯ2膜１３１はＢＯＸ層ともいい、Ｓｉ層１１３はＳＯＩ層ともいう。ＳＯＩ構造を形成した後は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によってＳｉ基板１０１上の全面にＳｉＯ2膜（図示せず）を成膜する。そして、ＳｉＯ2膜と支持体１２２とをＣＭＰで平坦化し、さらにＨＦ系溶液でウェットエッチング（即ち、ＨＦエッチ）することで、Ｓｉ層１１３の表面を露出させる。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４） 手塚勉、他７名、「高移動度チャネルを有するひずみＳｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ／ひずみＳｉＧｅ−ｏｎ ｉｎｓｕｌａｔｏｒ デュアルチャネルＣＭＯＳの作成と電気特性」、ＩＥＥＪ Ｔｒａｎｓ．ＥＩＳ，ＶＯｌ．１２６，Ｎｏｖ，２００６ ｐ．１３３２−１３３９． Ａ．Ｖ−Ｙ．Ｔｈｅａｎ ｅｔ ａｌ．"Ｕｎｉａｘｉａｌ−Ｂｉａｘｉａｌ Ｓｔｒｅｓｓ Ｈｙｂｒｉｄｉｚａｔｉｏｎ Ｆｏｒ Ｓｕｐｅｒ−Ｃｒｉｔｉｃａｌ Ｓｔｒａｉｎｅｄ−Ｓｉ Ｄｉｒｅｃｔｌｙ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＣ−ＳＳＯＩ）ＰＭＯＳ Ｗｉｔｈ Ｄｉｆｆｅｒｅｎｔ Ｃｈａｎｎｅｌ Ｏｒｉｅｎｔａｔｉｏｎ"，ＩＥＤＭ０５−５１５
上記のように、ＳＢＳＩ法は、ＳＯＩ層に形成されるデバイス（以下、ＳＯＩデバイスという。）を低コストで提供できる点、及び、バルクのＳｉ基板に直接形成されるデバイス（以下、バルクＳｉデバイスという。）とＳＯＩデバイスとを同一基板に容易に混載できるという点、で非常に有効な技術である。ただし、ＳＢＳＩ法で形成されるＳＯＩデバイスと、ＳＯＩウエーハから形成される一般的なＳＯＩデバイスとを比較した場合、性能の面では差が無い。そのため、ＳＢＳＩ法で形成されるＳＯＩデバイスの性能をＳＢＳＩプロセス独特の構造を利用して高めていくことが、ＳＢＳＩ法のメリットをさらに向上させる観点から望まれていた。
一方、現在の一般的な半導体デバイスでは、微細化を進めることで高速化や小型化などの性能向上を果たしている。しかしながら、そういった微細化による性能向上も限界が見え始めたため、さまざまな企業や研究機関において微細化以外の方法によってデバイス性能向上が図られている。その高性能化手段の一つに、チャネルとなる領域（以下、チャネル領域という。）に応力を印加してキャリアの移動度を向上させる技術、いわゆる歪みＳｉチャネル技術がある（例えば、非特許文献２参照）。歪みＳｉチャネル技術は、ＳＧＯＩ（ＳｉＧｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）や、ＳＳＯＩ（Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などに代表されるグローバル歪み技術と、窒化膜等を使用したローカル歪み技術に大別されるが、一般的に知られている事実として、図１４に示すように、平面視でチャネルと略平行な方向（以下、チャネル平行方向という。）に引っ張り応力を与え、平面視でチャネルと略垂直な方向（以下、チャネル垂直方向という。）に引っ張り応力を与えると電子の移動度が向上する（例えば、非特許文献３参照）。
ここで、図１１〜図１３に示したように、ＳＢＳＩ法は、支持体の形成工程や、空洞部の形成工程、空洞部の埋め込み工程など独特のプロセスを有する。また、このようなプロセスにより形成されるＳＯＩデバイス（以下、ＳＢＳＩデバイスという。）では、ＳＯＩ層は平面視で部分的（即ち、島状）に形成される。このため、ＳＢＳＩ法については、ＳＧＯＩやＳＳＯＩなどの従来の歪み技術を適用することができず、チャネル領域に歪を持たせて電子の移動度を向上させたＳＢＳＩデバイス（即ち、ＳＢＳＩ法により形成されるＳＯＩデバイス）を実現することはできていなかった。
そこで、この発明はこのような事情に鑑みてなされたものであって、電子の移動度を向上させたＳＢＳＩデバイスを実現可能とした半導体装置の製造方法の提供を目的とする。
図９は、本発明者が行った実験結果であり、ウエーハの反りと移動度との関係を示す図である。図９の横軸はゲート電圧Ｖｇであり、縦軸は移動度（Ｍｏｂｉｌｉｔｙ）である。ここでは、図１０に示すように、通常のプロセスによって作成したトランジスタが搭載されているウエーハを板に載せ、この板を凸状に反らせてトランジスタの電気特性を測定した。板は、常温で変形することが可能な材質からなり、板を円筒状の金属板に載せ、その両側に冶具を用いて機械的な力を加えることにより、板を凸状に反らせることができる。図９に示すように、反らせていないもの（即ち、反り無し）と反らせたもの（即ち、凸状の反り）とを比較すると、凸状の反りを備えるほうが移動度が高くなっていることが確認できた。これは、凸状の反りによってチャネル領域に引っ張り応力が与えられるためと考えられる。本発明は、このような知見（即ち、何らかの力でウエーハを断面視で凸状に反らせてチャネル領域に引っ張り応力を与えると、移動度が向上するという知見）に基づいてなされたものである。
〔発明１〕 発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部に半導体膜を形成する工程と、前記半導体膜を熱酸化する工程と、を含むことを特徴とするものである。
ここで、本発明の「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のＳｉ層である。ＳｉＧｅ層及びＳｉ層は、例えばエピタキシャル成長法によって形成することができる。また、本発明の「支持体」は例えばシリコン酸化（ＳｉＯ2）膜又はシリコン窒化（Ｓｉ3Ｎ4）膜などの絶縁膜からなる。さらに、本発明の「半導体膜」は、例えば、アモルファスシリコン（ａ−Ｓｉ）又はポリシリコン（Ｐｏｌｙ−Ｓｉ）膜である。
発明１の半導体装置の製造方法によれば、半導体膜を熱酸化して酸化膜を形成する際に、半導体膜から酸化膜への組成変化に伴う体積膨張によって第２半導体層を断面視で凸状に反らせることができる。従って、第２半導体層に外側へ引っ張られる力（即ち、引っ張り応力）を与えることができる。また、このような引っ張り応力の付与により、第２半導体層に歪を持たせて電子の移動度を向上させることができる。
〔発明２〕 発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記半導体膜を形成する工程は、前記空洞部の前記第１溝側の端部を埋め込み、且つ、前記空洞部の中心部には隙間を残すように前記空洞部に前記半導体膜を形成する工程、であることを特徴とするものである。このような方法によれば、空洞部の第１溝側の端部では半導体膜の酸化が進まず、一方、空洞部の中心部では半導体膜の酸化が進む。その結果、空洞部の第１溝側の端部よりも中心部で体積膨張が顕著となるので、第２半導体層を断面視で凸状に反らせることが容易となる。
〔発明３〕 発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記空洞部を形成する工程と、前記半導体膜を形成する工程との間に、前記空洞部の内部に面する前記半導体基板の表面と前記第２半導体層の裏面とをそれぞれ熱酸化して下地酸化膜を形成する工程、をさらに含み、前記半導体膜を形成する工程では、前記下地酸化膜が形成された前記空洞部に当該半導体膜を形成することを特徴とするものである。このような方法であれば、半導体膜を熱酸化して酸化膜を形成する際に、半導体膜に続いて第２半導体層が連続して酸化されることを防ぐことができる。
〔発明４〕 発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記空洞部の空洞幅をＷ１とし、前記下地酸化膜の形成後に前記空洞部に残される隙間の最大空隙幅をＷ２としたとき、前記空洞部の上下にそれぞれ形成される前記下地酸化膜の膜厚狙い値Ｔｏｘを前記Ｗ１と同じ大きさに設定すると共に、前記空洞部の上下にそれぞれ形成される前記半導体膜の膜厚狙い値Ｔｄｅｐｏを、（Ｗ２−５０［Å］）／２ ＞ Ｔｄｅｐｏ ＞ Ｗ２／４、の範囲内となるように設定することを特徴とするものである。ここで、「空洞部の空洞幅」とは空洞部の断面視による高さのことである。また、「隙間の最大空隙幅」とは隙間の断面視による最大高さのことである。このような方法によれば、第２半導体層を再現性良く凸状に反らせることができる。
〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記半導体膜は、アモルファス構造の半導体膜であることを特徴とするものである。このような方法によれば、多結晶構造の半導体膜と比べて、空洞部への半導体膜の埋め込み性を高めることができ、空洞部の奥深いところであっても半導体膜の形成が容易となる。
〔発明６〕 発明６の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記半導体膜は、多結晶構造の半導体膜であることを特徴とするものである。このような方法によれば、アモルファス構造の半導体膜と比べて、空洞部内で上下方向から堆積してくる半導体膜同士の密着性を高めることができ、例えば、空洞部の第１溝側の端部において隙間の少ない半導体膜を形成することが容易となる。
〔発明７〕 発明７の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記半導体膜を形成する工程と、前記半導体膜を熱酸化する工程との間に、前記アモルファス構造の半導体膜に熱処理を施して当該半導体膜を多結晶化する工程、をさらに含むことを特徴とするものである。このような方法によれば、空洞部への半導体膜の埋め込み性と、空洞部内での半導体膜の密着性とを共に高めることができる。
〔発明８〕 発明８の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記半導体膜は、シリコンであることを特徴とするものである。
以下、本発明の実施の形態を添付図面を参照して説明する。
（１）製造工程について
図１（ａ）〜図２（ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
まず始めに、図１（ａ）において、バルクのシリコン（Ｓｉ）基板１上にシリコンゲルマニウム（ＳｉＧｅ）層３を形成し、その上に単結晶のシリコン（Ｓｉ）層５を形成する。これらＳｉＧｅ層３、Ｓｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、フォトリソグラフィー技術及びエッチング技術により、Ｓｉ層５、ＳｉＧｅ層３をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ基板１を底面とする支持体穴ｈを形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
次に、支持体穴ｈを埋め込むようにしてＳｉ基板１上にシリコン酸化（ＳｉＯ2）膜を形成する。このＳｉＯ2膜は例えばＣＶＤで形成する。そして、フォトリソグラフィー技術及びエッチング技術により、ＳｉＯ2膜、Ｓｉ層５及びＳｉＧｅ層３をそれぞれ順次、部分的にエッチングする。これにより、図１（ｂ）に示すように、ＳｉＯ2膜からなる支持体１１を形成すると共に、素子分離領域と平面視で重なる領域（図示しないが、紙面の手前側と奥側の領域）にＳｉ基板１を底面とする溝を形成する。この溝を形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
次に、図１（ｃ）に示すように、図示しない溝を介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、Ｓｉ層５とＳｉ基板１との間に空洞部２１を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層３だけをエッチングして除去することが可能である。空洞部２１の形成後、Ｓｉ層５は支持体（ＳｉＯ2膜）１１により支えられることとなる。なお、上記のＳｉＧｅ層３をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層３を選択的に除去することが可能である。
次に、Ｓｉ基板１全体に熱酸化処理を施す。これにより、図２（ａ）に示すように、空洞部２１全体に隙間を残しつつ、空洞部２１の内部に面するＳｉ基板１の表面とＳｉ層５の裏面とにそれぞれＳｉＯ2膜２３を形成する。なお、この熱酸化の工程では、支持体（ＳｉＯ2膜）１１とＳｉ層５との熱膨張係数の違いから、若干ではあるが、Ｓｉ層５が断面視で凸状に反ることとなる。
次に、例えばＣＶＤ法によりＳｉ基板１上にアモルファスシリコン（ａ−Ｓｉ）膜を堆積する。これにより、図２（ｂ）に示すように、少なくとも空洞部２１の中心部に隙間を残しつつ、空洞部２１内にａ−Ｓｉ膜２５を形成する。なお、このａ−Ｓｉ膜２５の形成工程では、図２（ｂ）に示すように、空洞部の支持体穴ｈ側の端部がａ−Ｓｉ膜２５で完全に埋め込まれるように、ａ−Ｓｉ膜２５の形成条件（例えば、厚さ）を調整することが望ましい。
次に、Ｓｉ基板１全体に熱酸化処理を施す。これにより、図２（ｃ）に示すように、空洞部内のａ−Ｓｉ膜を熱酸化してＳｉＯ2膜２７を形成する。この熱酸化の工程では、支持体（ＳｉＯ2膜）１１とＳｉ層５との熱膨張係数の違いによって、及び、ａ−Ｓｉ膜２５からＳｉＯ2膜２７への組成変化に伴う体積膨張によって、Ｓｉ層５の中心部（即ち、チャネル領域）がさらに凸状に反ることとなる。
なお、図２（ｂ）に示したように、空洞部の支持体穴ｈ側の端部がａ−Ｓｉ膜２５で完全に埋め込まれている場合は、この部分に酸素等が供給されにくく、ａ−Ｓｉ膜２５の酸化はさほど進まない。一方、空洞部の中心部では隙間が残されているので、ａ−Ｓｉ膜の酸化が進む。その結果、空洞部の支持体穴ｈ側の端部よりも中心部で体積膨張が顕著となるので、Ｓｉ層５を断面視で凸状に反らせることが容易となる。また、この熱酸化の工程では、空洞部の内部に面するＳｉ層５の裏面と、Ｓｉ基板１の表面はそれぞれＳｉＯ2膜で覆われているので、ａ−Ｓｉ膜を酸化し過ぎた場合でも、Ｓｉ層５裏面とＳｉ基板１表面への酸化の進行を防止することができる。その結果、例えば、Ｓｉ層５の意図しない薄膜化を防ぐことができる。
次に、例えばＣＶＤ法により、Ｓｉ基板１上に例えばＳｉＯ2膜（図示せず）を堆積させて、（紙面手前側と奥側の）溝を完全に埋め込む。この際、空洞部に隙間が残されている場合は、このＳｉＯ2膜の形成工程で空洞部を完全に埋め込むようにしても良い。
これ以降の工程は、従来のＳＢＳＩ法と同じである。即ち、ＳｉＯ2膜を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により平坦化しながら除去して、Ｓｉ層５の表面を露出させる。これにより、バルクのＳｉ基板１上にＳｉＯ2膜（即ち、ＢＯＸ層）２７とＳｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造が完成する。なお、上記の平坦化工程では、Ｓｉ層５上にＳｉＯ2膜２７を僅かに残した状態でＣＭＰを止め、残りのＳｉＯ2膜を例えばＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ：希フッ酸）等を用いたウェットエッチングで除去することが好ましい。これにより、Ｓｉ層５の表面がＣＭＰによりダメージを受けることを防止することができる。
その後、Ｓｉ層５に例えばＭＯＳトランジスタを形成する。具体的には、Ｓｉ層５の表面にゲート絶縁膜（図示せず）を形成する。ゲート絶縁膜は、例えば、熱酸化により形成されるＳｉＯ2膜若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜が形成されたＳＯＩ基板上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングしてゲート電極（図示せず）を形成する。そして、ゲート電極をマスクにＳｉ層５に不純物をイオン注入し熱処理を施して、ソース又はドレイン（図示せず）を形成する。このようにして、ＭＯＳトランジスタを完成させる。
（２）膜厚の設定方法について
次に、ＳｉＯ2膜２７の膜厚と、ａ−Ｓｉ膜２５の膜厚のそれぞれの設定方法の一例について説明する。
図３（ａ）〜図６（ｂ）は上記膜厚の設定方法を説明するための断面図である。図３（ａ）及び（ｂ）に示すように、Ｓｉの酸化工程では、Ｓｉを酸化することにより形成されるＳｉＯ2の膜厚をＴｏｘとすると、元のＳｉ表面を中心として上下にそれぞれＴｏｘ／２の厚さを有するＳｉＯ2が形成される。つまり、Ｓｉの消費量：形成されるＳｉＯ2の膜厚＝１：２、の関係である。従って、図４（ａ）及び（ｂ）に示すように、上下から成長してくるＳｉＯ2で空洞部を埋め込む際、上下のＳｉＯ2の膜厚狙い値をそれぞれ空洞幅Ｗ１（即ち、ＳｉＧｅ層の膜厚）とすると上下のＳｉＯ2同士が完全に密着して隙間が消える。ただし、このようなＳｉＯ2同士の完全密着は、上下のＳｉに反りが無い理想的な状態で実現される。
一方、図５（ａ）及び（ｂ）に示すように、Ｓｉ層５に反りが生じる実際のＳＢＳＩの場合、上下から成長してくるＳｉＯ2膜２３の膜厚狙い値をそれぞれＷ１とすると、支持体穴側の最端部では上下のＳｉＯ2膜２３同士が密着するが、中心部にいくほど隙間の空隙幅が大きくなっていく。このとき、最大空隙幅Ｗ２は反り量Ｂと同じ値になる。
ここで、図６（ａ）及び（ｂ）に示すように、ａ−Ｓｉ膜２５（又は、後述するｐｏｌｙ−Ｓｉ膜３５）による空洞部の埋め込み後、隙間からの酸化によってＳｉ層５をさらに凸状に反らせるためには、ａ−Ｓｉ膜２５（又は、ｐｏｌｙ−Ｓｉ膜３５）の埋め込み後も空洞部内に隙間Ｗ３を残しておくことが必要となる。Ｗ３の適当な範囲は例えば、式（１）の通りである。
５０［Å］ ＜ Ｗ３ ＜ Ｗ２／２ …（１）
このときのａ−Ｓｉ膜２５（又は、ｐｏｌｙ−Ｓｉ膜３５）の埋め込み量、即ち、空洞部内の堆積総膜厚 Ｔｆｉｌｌの範囲は例えば、式（２）の通りである。
Ｗ２−５０ ＞ Ｔｆｉｌｌ ＞ Ｗ２−Ｗ２／２ ＝ Ｗ２／２ …（２）
ＣＶＤによるａ−Ｓｉ膜２５（又は、ｐｏｌｙ−Ｓｉ膜３５）の堆積工程では、空洞部は上下から成長してくるａ−Ｓｉ膜２５（又は、ｐｏｌｙ−Ｓｉ膜３５）により埋め込まれる。従って、ａ−Ｓｉ膜２５（又は、ｐｏｌｙ−Ｓｉ膜３５）のデポ量（即ち、膜厚）Ｔｄｅｐｏの範囲は例えば、式（３）の通りとなる。
（Ｗ２−５０）／２ ＞ Ｔｄｅｐｏ ＞ Ｗ２／４ …（３）
このように、Ｓｉ層５を上に凸状にするためには、ＳｉＯ2膜２３の膜厚狙い値Ｔｏｘを空洞幅Ｗ１（＝ＳｉＧｅ膜厚）と等しくすることが好ましく、また、ａ−Ｓｉ膜２５（又は、Ｐｏｌｙ−Ｓｉ膜３５）のデポ量Ｔｄｅｐｏを式（３）を満たすように設定することが好ましい。なお、図５（ｂ）に示したように、Ｗ２はＢＯＸ酸化後に空洞部に残された隙間の最大空隙幅であり、ＢＯＸ酸化後のアクティブ反り量Ｂと同じ値である。
上記の実施の形態では、一例として、ＳｉＯ2膜２３の膜厚狙い値Ｔｏｘを例えば３００［Å］に設定すると良い。また、このときのアクティブ反り量Ｂ（＝Ｗ２）は例えば５００［Å］となる。さらに、ａ−Ｓｉ膜２５（又は、ｐｏｌｙ−Ｓｉ膜３５）のデポ量Ｔｄｅｐｏを例えば２００［Å］に設定すると良い。Ｗ２＝５００［Å］のときにＴｄｅｐｏ＝２００［Å］に設定することは、式（３´）から明らかなように、Ｔｄｅｐｏを厚い側に傾けた設定といえるが、これは、Ｔｄｅｐｏを厚い側に傾けて設定したほうが、空洞部内で最終的に残る隙間が小さくなるからである。空洞部内で最終的に残る隙間は、エッチング液の染み込み等を防止する観点から小さいほうが良い。
２２５［Å］ ＞ Ｔｄｅｐｏ ＞ １２５［Å］ …（３´）
以上説明したように、本発明の実施の形態によれば、ａ−Ｓｉ膜２５を熱酸化してＳｉＯ2膜２７を形成する際に、ａ−Ｓｉ膜２５からＳｉＯ2膜２７への組成変化に伴う体積膨張によってＳｉ層５を断面視で凸状に反らせることができる。従って、Ｓｉ層５に外側へ引っ張られる力（即ち、引っ張り応力）を与えることができる。また、このような引っ張り応力の付与により、Ｓｉ層５に歪を持たせて電子の移動度を向上させることができる。
図７（ａ）は、ＣＭＰ処理後のＳＯＩ構造を模式的に示す平面図である。また、図７（ｂ）は、Ｘ７−Ｘ´７線に沿って上記ＳＯＩ構造を切断しＳＥＭで撮影した図である。図７（ｂ）に示すように、上記の製造方法により、ＢＯＸ層は中心部で膨らみを有し、このＢＯＸ層の膨らみに沿って、ＳＯＩ層は断面視で凸状に反っていることが確認された。この凸状の反りにより、Ｓｉ層５には全体的に引っ張り応力が与えられて、歪を有する状態となっている。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、Ｓｉ層５が本発明の「第２半導体層」に対応し、支持体穴ｈが本発明の第１溝に対応している。さらに、紙面手前と奥側に形成された溝が本発明の「第２溝」に対応し、ａ−Ｓｉ膜２５が本発明の「半導体膜」に対応している。そして、ＳｉＯ2膜２３が本発明の「下地酸化膜」に対応し、ＳｉＯ2膜２７が本発明の「酸化膜」に対応している。
なお、上記の実施の形態では、本発明の「半導体膜」の一例として、ａ−Ｓｉ膜２５を用いる場合について説明したが、本発明はこれに限られることはない。例えば、上記の「半導体膜」として、図８に示すように、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜３５を用いても良い。このような構成であっても、上記の実施形態と同様、チャネル領域のＳｉ層５に引っ張り応力を与えて歪を持たせることができ、電子の移動度を向上させることができる。
ここで、本発明におけるａ−Ｓｉ膜２５と、ｐｏｌｙ−Ｓｉ膜３５のそれぞれ長所を説明すると、「半導体膜」にａ−Ｓｉ膜２５を用いた場合は、ｐｏｌｙ−Ｓｉ膜３５と比べて、空洞部２１へのＳｉ膜の埋め込み性を高めることができ、空洞部２１の奥深いところであってもＳｉ膜を容易に形成することができる。また、「半導体膜」にｐｏｌｙ−Ｓｉ膜３５を用いた場合は、ａ−Ｓｉ膜２５と比べて、空洞部２１内で上下方向から堆積してくるＳｉ膜同士の密着性を高めることができ、例えば、空洞部２１の支持体穴ｈ側の端部において隙間の少ないＳｉ膜を容易に形成することができる。
さらに、本発明では、「半導体膜」として、初めにａ−Ｓｉ膜２５を堆積し、ＳｉＯ2膜２７形成のための熱酸化を行う前にａ−Ｓｉ膜２５に熱処理を施して当該Ｓｉ膜を多結晶化しても良い。即ち、ＳｉＯ2膜２７を形成する前に、熱処理により、ａ−Ｓｉ膜２５をｐｏｌｙ−Ｓｉ膜３５に変化させても良い。このような方法であれば、空洞部２１へのＳｉ膜の埋め込み性と、空洞部２１内でのＳｉ膜の密着性とを共に高めることができるので、後の熱酸化工程で、隙間の少ないＳｉＯ2膜２７を形成することができる。
実施の形態に係る半導体装置の製造方法を示す図（その１）。 実施の形態に係る半導体装置の製造方法を示す図（その２）。 膜厚の設定方法を説明するための図（その１）。 膜厚の設定方法を説明するための図（その２）。 膜厚の設定方法を説明するための図（その３）。 膜厚の設定方法を説明するための図（その４）。 ＣＭＰ処理後のＳＯＩ構造を模式的に示す平面図と、ＳＥＭ観察図。 その他の形態に係る半導体装置の製造方法を示す図。 ウエーハの反りと移動度との関係を示す図。 実験の様子を示す図。 従来例に係る半導体装置の製造方法を示す図（その１）。 従来例に係る半導体装置の製造方法を示す図（その２）。 従来例に係る半導体装置の製造方法を示す図（その３）。 移動度が向上するための応力の方向を示す図。
符号の説明
１ Ｓｉ基板、３ ＳｉＧｅ層、５ Ｓｉ層、１１ 支持体（ＳｉＯ2膜）、２１ 空洞部、２３、２７ ＳｉＯ2膜、２５ ａ−Ｓｉ膜、ｈ 支持体穴

Claims (8)

  1. 半導体基板上に第１半導体層を形成する工程と、
    前記第１半導体層上に第２半導体層を形成する工程と、
    前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
    前記第１溝に支持体を形成する工程と、
    前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
    前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
    前記空洞部に半導体膜を形成する工程と、
    前記半導体膜を熱酸化する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記半導体膜を形成する工程は、
    前記空洞部の前記第１溝側の端部を埋め込み、且つ、前記空洞部の中心部には隙間を残すように前記空洞部に前記半導体膜を形成する工程、であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記空洞部を形成する工程と、前記半導体膜を形成する工程との間に、
    前記空洞部の内部に面する前記半導体基板の表面と前記第２半導体層の裏面とをそれぞれ熱酸化して下地酸化膜を形成する工程、をさらに含み、
    前記半導体膜を形成する工程では、前記下地酸化膜が形成された前記空洞部に当該半導体膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記空洞部の空洞幅をＷ１とし、
    前記下地酸化膜の形成後に前記空洞部に残される隙間の最大空隙幅をＷ２としたとき、
    前記空洞部の上下にそれぞれ形成される前記下地酸化膜の膜厚狙い値Ｔｏｘを前記Ｗ１と同じ大きさに設定すると共に、
    前記空洞部の上下にそれぞれ形成される前記半導体膜の膜厚狙い値Ｔｄｅｐｏを、
    （Ｗ２−５０［Å］）／２ ＞ Ｔｄｅｐｏ ＞ Ｗ２／４、
    の範囲内となるように設定することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記半導体膜は、アモルファス構造の半導体膜であることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
  6. 前記半導体膜は、多結晶構造の半導体膜であることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
  7. 前記半導体膜を形成する工程と、前記半導体膜を熱酸化する工程との間に、
    前記アモルファス構造の半導体膜に熱処理を施して当該半導体膜を多結晶化する工程、をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記半導体膜は、シリコンであることを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置の製造方法。
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