JP2011009258A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】電子の移動度を向上させたＳＢＳＩデバイスを実現可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上に第１ＳｉＧｅ膜を形成する工程と、その上にＳｉ膜３を形成する工程と、Ｓｉ膜３及び第１ＳｉＧｅ膜をエッチングして島状構造体を形成するとともに、第１溝を形成する工程と、第１溝底面と島状構造体上面及び側面とに絶縁膜を形成する工程と、絶縁膜のうちの島状構造体側面を覆う部分をエッチングして露出させた島状構造体側面と絶縁膜のうちの第１溝底面を覆う部分との間に隙間を形成する工程と、その隙間に第２ＳｉＧｅ膜を形成する工程と、第１溝内から島状構造体上にかけて支持体１０を形成する工程と、第１及び第２ＳｉＧｅ膜を露出させる第２溝を形成する工程と、第２溝を介してエッチングしてＳｉ膜３直下から側面にかけて空洞部を形成する工程と、Ｓｉ膜３とＳｉ基板１とから酸化膜を形成する工程とを含む。
【選択図】図８

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造に関するものである。

ＳＯＩ基板上に形成された電界効果トランジスターは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスターは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスターを完全空乏モードで動作させるための研究が盛んに行われている。ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれもその製造法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。

このため、普通のバルクシリコンウエハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法が知られている（例えば、非特許文献１参照）。以下、ＳＢＳＩ法について図を参照しながら説明する。
図１６〜図１８は、従来例に係る半導体装置の製造方法を示す図である。図１６〜図１８において、（ａ）は平面図、（ｂ）は（ａ）をＸ１６−Ｘ´１６〜Ｘ１８−Ｘ´１８線でそれぞれ切断したときの断面図である。
図１６（ａ）及び（ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１上にシリコンゲルマニウム（ＳｉＧｅ）膜２とＳｉ膜３とを順次成膜し、そこに支持体形成用の第１溝５を形成する。ＳｉＧｅ膜２とＳｉ膜３はエピタキシャル成長法で形成し、第１溝５はドライエッチングで形成する。

次に、Ｓｉ基板１上の全面に支持体１０を形成した後、支持体１０、Ｓｉ膜３、及びＳｉＧｅ膜２を再度ドライエッチングして、図１７（ａ）及び（ｂ）に示すような構造体を形成する。この状態で、ＳｉＧｅ膜２を図１７（ａ）の矢印の方向からフッ硝酸溶液でエッチングすると、支持体１０にＳｉ膜３がぶらさがった形でＳｉ膜３の下に空洞部１２が形成される。
次に、図１８（ａ）及び（ｂ）に示すように、Ｓｉ基板１及びＳｉ膜３を熱酸化して空洞部１２内に熱酸化膜１３（ＳｉＯ_２）を形成する（ＢＯＸ酸化工程）。この熱酸化膜１３は、Ｓｉ膜３の熱酸化により形成される熱酸化膜１３ａとＳｉ基板１の熱酸化により形成される熱酸化膜１３ｂとを含んでいる。

このようにして、熱酸化膜１３とＳｉ膜３とからなるＳＯＩ構造をバルクのＳｉ基板１（即ち、 バルクシリコンウエハ）上に形成する。熱酸化膜１３はＢＯＸ層ともいい、Ｓｉ膜３はＳＯＩ層ともいう。ＳＯＩ構造を形成した後は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってＳｉ基板１上の全面にＳｉＯ_２膜（図示せず）を成膜する。そして、ＳｉＯ_２膜と支持体１０とをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化し、さら にＨＦ（Ｈｙｄｏｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ）系溶液でウェットエッチング（即ち、ＨＦエッチ）することで、Ｓｉ膜３の表面を露出させる。

Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

上記のように、ＳＢＳＩ法は、ＳＯＩ層に形成されるデバイス（以下、ＳＯＩデバイスという。）を低コストで提供できる点、及び、バルクのＳｉ基板に直接形成されるデバイス（以下、バルクＳｉデバイスという。）とＳＯＩデバイスとを同一基板に容易に混載できるという点、で非常に有効な技術である。ただし、ＳＢＳＩ法で形成されるＳＯＩデバイスとＳＯＩウエハから形成される一般的なＳＯＩデバイスとを比較した場合、性能の面では差が無い。そのため、ＳＢＳＩ法で形成されるＳＯＩデバイスの性能をＳＢＳＩプロセス独特の構造を利用して高めていくことが、ＳＢＳＩ法のメリットをさらに向上させる観点から望まれていた。

一方、現在の一般的な半導体デバイスでは、微細化を進めることで高速化や小型化などの性能向上を果たしている。しかしながら、そういった微細化による性能向上も限界が見え始めたため、さまざまな企業や研究機関において微細化以外の方法によってデバイス性能向上が図られている。その高性能化手段の一つに、チャネルとなる領域（以下、チャネル領域という。）に応力を印加してキャリアの移動度を向上させる技術、いわゆる歪みＳｉチャネル技術がある。歪みＳｉチャネル技術は、ＳＧＯＩ（ＳｉＧｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）や、ＳＳＯＩ（Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などに代表されるグローバル歪み技術と窒化膜等を使用したローカル歪み技術とに大別されるが、一般的に知られている事実として、図１９に示すように、平面視でチャネルと略平行な方向（以下、チャネル平行方向という。）に引っ張り応力を与え、平面視でチャネルと略垂直な方向（以下、チャネル垂直方向という。）に引っ張り応力を与えると電子の移動度が向上する。

ここで、図１６〜図１８に示したように、ＳＢＳＩ法は、支持体の形成工程や、空洞部の形成工程、空洞部の埋め込み工程など独特のプロセスを有する。また、このようなプロセスにより形成されるＳＯＩデバイス（以下、ＳＢＳＩデバイスという。）では、ＳＯＩ層は平面視で部分的（即ち、島状）に形成される。このため、ＳＢＳＩ法については、ＳＧＯＩやＳＳＯＩなどの従来の歪み技術を適用することがでなかった。
そこで、この発明はこのような事情に鑑みてなされたものであって、歪み技術を適用して電子の移動度を向上させたＳＢＳＩデバイスを提供できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。

図１４は、本発明者が行った実験結果であり、ウエハの反りの有無と電子の移動度との関係を示す図である。図１４の横軸はゲート電圧Ｖｇであり、縦軸は移動度（Ｍｏｂｉｌｉｔｙ）である。
ここでは、図１５に示すように、通常のプロセスによって作成したトランジスターが搭載されているウエハを板に載せ、この板を凸状に反らせてトランジスターの電気特性を測定した。板は、常温で変形することが可能な材質からなり、板を円筒状の金属板に載せ、その両側に冶具を用いて機械的な力を加えることにより、板を凸状に反らせることができる。

図１４に示すように、ウエハを反らせていないもの（即ち、反り無し）と反らせたもの（即ち、上に凸状の反り）とを比較すると、凸状の反りを備えるほうが電子の移動度が高くなっていることが確認できた。これは、凸状の反りによってチャネル領域に引っ張り応力が与えられるためと考えられる。本発明は、このような知見（即ち、何らかの力でウエハを断面視で凸状に反らせてチャネル領域に引っ張り応力を与えると、移動度が向上するという知見）に基づいてなされたものである。

即ち、本発明の一態様に係る半導体装置の製造方法は、半導体基板上に第１半導体膜を形成する工程と、前記第１半導体膜上に第２半導体膜を形成する工程と、前記第２半導体膜及び前記第１半導体膜をエッチングして、前記第２半導体膜及び前記第１半導体膜を有する島状構造体を形成するとともに、前記島状構造体に隣接して、前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝の底面と、前記島状構造体の上面及び側面を覆うように絶縁膜を形成する工程と、前記絶縁膜のうちの前記島状構造体の側面を覆う部分をエッチングして当該側面を露出させ、前記島状構造体の露出した側面と、前記絶縁膜のうちの前記第１溝の底面を覆う部分と、の間に隙間を形成する工程と、前記隙間を埋め込むように第３半導体膜を形成する工程と、前記第１溝内から前記島状構造体上にかけて支持体を形成する工程と、前記支持体の下にある前記第１半導体膜及び前記第３半導体膜を露出させる第２溝を形成する工程と、前記第２溝を介して、前記第１半導体膜及び前記第３半導体膜をエッチングして、前記第２半導体膜の直下から当該第２半導体膜の側面にかけて空洞部を形成する工程と、前記空洞部に面する前記第２半導体膜と、前記半導体基板と、をそれぞれ熱酸化して、前記空洞部内に熱酸化膜を形成する工程と、を含むことを特徴とするものである。

上記の方法によれば、本発明に係る半導体装置に含まれる第２半導体膜及び半導体基板を熱酸化して熱酸化膜を形成する際に、第２半導体膜の両端の側面が空洞部と接しているため、第２半導体膜及び半導体基板がそれぞれ酸化膜へと組成変化することで生じる体積膨張によって、第２半導体膜はその両端部から中心部に向かって押される。これにより、第２半導体膜は断面視で凸状に反るので、第２半導体膜に外側へ引っ張られる力（即ち、引っ張り応力）を与えることができる。また、このような引っ張り応力の付与により、第２半導体膜に歪を持たせて電子の移動度を向上させることができる。

また、上記の製造方法において、前記隙間の幅を、前記第１半導体膜の膜厚の１／２以下とすることを特徴としても良い。
上記の方法によれば、他の膜厚比の場合と比べて、第２半導体膜を断面視で凸状に反らせる力を最も効率良く発生させることができ、十分に第２半導体膜を反らせることができる。したがって、第２半導体膜における電子の移動度をより一層向上させることができる。
さらに、上記の製造方法において、前記絶縁膜を形成する工程では、エッチングレートの異なる２種類の絶縁膜のうち、エッチングレートの遅い絶縁膜を前記島状構造体の上面と、前記第１溝の底面と、に形成するとともに、エッチングレートの速い絶縁膜を前記島状構造体の側面に形成することを特徴としても良い。

上記の方法によれば、第３半導体膜を形成する隙間を、エッチングによって容易に形成することができる。これにより、例えばＣＶＤ法を用いて、第３半導体膜をこの隙間に容易に形成することができるので、熱酸化する際の体積膨張において生じる力を十分に得ることができるため、第２半導体膜を断面視で凸状に反らせることが容易となる。
さらに、上記の製造方法において、前記第３半導体膜を、前記第１半導体膜と同一の種類の膜とすることを特徴としても良い。
上記の方法によれば、第１半導体膜と、第３半導体膜と、のエッチング効率が同一となるため、効率良く空洞部を形成することができる。これにより、第２半導体膜の直下から側面にかけて、確実性を高めて第２半導体膜の表面を露出させることができる。さらに、半導体基板の表面も確実性を高めて露出させることができる。

さらに、上記の製造方法において、前記空洞部を形成する工程と、前記熱酸化膜を形成する工程と、の間に、前記空洞部内に第４半導体膜を形成する工程、をさらに含むことを特徴としても良い。
上記の方法によれば、空洞部内において第４半導体膜が熱酸化膜へと組成変化して体積膨張するので、空洞部を介して対向する、第２半導体膜と、半導体基板と、の密着性が高まると同時に、第２半導体膜へ付与する引っ張り応力も高まる。このため、空洞部内に第４半導体膜を形成しなかった場合と比べて、第２半導体膜を凸状により一層反らせることができる。したがって、第２半導体膜における電子の移動度を更に向上させることができる。なお、第４半導体膜は、例えばアモルファスシリコンまたはポリシリコンである。

さらに、上記の製造方法において、前記第２半導体膜を形成する工程と、前記第１溝を形成する工程と、の間に、前記第２半導体膜上に保護膜を形成する工程、をさらに含むことを特徴としても良い。
上記の方法によれば、例えば一連のＳＢＳＩ法において、第２半導体膜の表面をエッチング雰囲気や、熱酸化の雰囲気等から保護することができる。また、保護膜に窒化シリコン（ＳｉＮ）膜を選択した場合、この保護膜は支持体を除去する際のＣＭＰストッパーとして使用することもできる。

また、本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体膜と、前記半導体膜を平面視で囲むように前記半導体基板上に形成された素子分離膜と、を備え、前記素子分離膜は、平面視で一の方向に向かって前記半導体膜の前後の側に配置された第１絶縁膜と、前記一の方向と平面視で交わる他の方向に向かって前記半導体膜の前後の側に配置された第２絶縁膜と、前記第１絶縁膜と前記半導体膜との間に介在する第３絶縁膜と、を含み、前記第１絶縁膜及び前記第２絶縁膜は、それぞれＣＶＤ法により形成された膜であり、前記第３絶縁膜は、前記半導体膜の熱酸化により形成された熱酸化膜であることを特徴とするものである。
このような構成の装置によれば、隙間に接しているSi膜の組成変化（酸化）に伴う膨張力により、半導体膜に引っ張り応力を与えることができ、当該半導体膜に歪を持たせて電子の移動度を向上させることができる。

実施の形態に係る半導体装置の製造方法を示す図（その１）。 実施の形態に係る半導体装置の製造方法を示す図（その２）。 実施の形態に係る半導体装置の製造方法を示す図（その３）。 実施の形態に係る半導体装置の製造方法を示す図（その４）。 実施の形態に係る半導体装置の製造方法を示す図（その５）。 実施の形態に係る半導体装置の製造方法を示す図（その６）。 実施の形態に係る半導体装置の製造方法を示す図（その７）。 実施の形態に係る半導体装置の製造方法を示す図（その８）。 実施の形態に係る半導体装置の製造方法を示す図（その９）。 実施の形態に係る半導体装置の製造方法を示す図（その１０）。 実施の形態に係る半導体装置の製造方法を示す図（その１１）。 実施の形態に係る半導体装置の製造方法を示す図（その１２）。 実施の形態に係る半導体装置の製造方法を示す図（その１３）。 ウエハの反りの有無と電子の移動度との関係を示す図。 実験の様子を示す図。 従来例に係る半導体装置の製造方法を示す図（その１）。 従来例に係る半導体装置の製造方法を示す図（その２）。 従来例に係る半導体装置の製造方法を示す図（その３）。 移動度が向上するための応力の方向を示す図。

以下、本発明の実施の一形態を、添付図面を参照して説明する。
図１〜図１３は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。図１〜図１３において、（ａ）は平面図、（ｂ）は（ａ）をＸ１−Ｘ´１〜Ｘ１３−Ｘ´１３線でそれぞれ切断したときの断面図である。
まず始めに、図１（ａ）及び（ｂ）に示す工程で、バルクのシリコン（Ｓｉ）基板１上に第１半導体膜として、例えばシリコンゲルマニウム（ＳｉＧｅ）膜（以下、第１ＳｉＧｅ膜という。）２を形成し、さらにその上に第２半導体膜として単結晶のＳｉ膜３を形成する。これらの膜は、例えばエピタキシャル成長法により、それぞれ連続して形成される。

次に、Ｓｉ膜３上に、絶縁膜である保護膜４を形成する。この保護膜４を形成することで、例えば本発明においてＳｉ膜３に付与した引っ張り応力を効果的に維持することができる。
図１（ａ）及び（ｂ）では、保護膜４が２種類の絶縁膜で形成される場合を例示しているが、本発明はこれに限定させるものではない。つまり、この保護膜４は、１種類の絶縁膜のみで形成されていても構わないし、保護膜４自体を形成しなくても構わない。以下に記載する実施形態では、Ｓｉ膜３上に保護膜４を形成する場合について説明するが、この保護膜４を形成しない場合であっても、本明細書に記載の工程と同等の工程を経ることで、保護膜４を形成する場合と同様の効果を得ることができる。なお、本実施形態では、この２種類の絶縁膜のうち、第１保護膜を、例えば二酸化シリコン（ＳｉＯ_２）膜４ａとして、そして、ＳｉＯ_２膜４ａの上に形成される第２保護膜を、例えば窒化シリコン（ＳｉＮ）膜４ｂとして、それぞれ想定しているが、これに限定されるものではない。

次に、図２（ａ）及び（ｂ）に示す工程で、フォトリソグラフィー技術及びエッチング技術を用いて、第１ＳｉＧｅ膜２と、Ｓｉ膜３と、保護膜４と、をエッチングして、島状構造体６を形成する。このエッチングに伴い、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）に、Ｓｉ基板１を底面とする第１溝５も形成する。したがって、図に示すように、第１溝５と、島状構造体６と、は隣接して形成される。なお、上記のエッチング工程では、Ｓｉ基板１の表面でエッチングを止めても構わないし、Ｓｉ基板１をオーバーエッチングして凹部を形成しても構わない。

次に、図３（ａ）及び（ｂ）に示す工程で、島状構造体６の上面及び側面と、第１溝５の底面（つまり、露出したＳｉ基板１上）と、を覆うようにして、例えばＳｉＯ_２膜で形成された絶縁膜７を形成する。ここで、このＳｉＯ_２膜を、例えばコリメータースパッター酸化膜やＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ酸化膜として形成するのが好適である。
「コリメータースパッター酸化膜」とは、コリメートスパッター源を用いて生成した、高い直進性を有する酸化物を基板表面に堆積させることで形成した酸化膜のことを指し、「ＥＣＲプラズマ酸化膜」とは、ＥＣＲスパッター装置において、ＥＣＲプラズマを用いて生成した酸化物を基板表面に堆積させることで形成した酸化膜のことを指す。

このコリメータースパッター酸化膜やＥＣＲプラズマ酸化膜は、その異方性の特性により、平面に形成される酸化膜の膜質と、側面に形成される酸化膜の膜質と、が著しく異なる。具体的には、コリメータースパッター酸化膜またはＥＣＲプラズマ酸化膜を形成した場合、島状構造体６の上面と、第１溝５の底面と、を覆うようにして形成されるＳｉＯ_２膜のエッチングレートと、島状構造体６の側面を覆うようにして形成されるＳｉＯ_２膜のエッチングレートと、を比較した場合、ＣＶＤ法を用いて同時にＳｉＯ_２膜を形成したにも関わらず、前者のエッチングレートの方が後者のそれよりも遅い。このため、後の工程で実施するＨＦ系溶液を用いたエッチング処理では、島状構造体６の側面を覆うＳｉＯ_２膜を選択的に除去することができる。なお、本明細書では、エッチングレートの遅いＳｉＯ_２膜を第１ＳｉＯ_２膜７ａとして、エッチングレートの速いＳｉＯ_２膜を第２ＳｉＯ_２膜７ｂとして、それぞれ図中に示す。

次に、図４（ａ）及び（ｂ）に示す工程で、ＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ）またはＢＨＦ（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ）を用いて、第２ＳｉＯ_２膜７ｂを選択的にエッチングすることで、島状構造体６の側面を露出させる。これにより、第１ＳｉＯ_２膜７ａと、島状構造体６の側面と、の間に隙間８を形成する。なお、このエッチングを実施する際には、その所要時間を、予め、第２ＳｉＯ_２膜７ｂが島状構造体６の側面から完全に除去される時間に設定しておくことが望ましい。これにより、隙間８の幅を、第２ＳｉＯ_２膜７ｂの（横方向の）厚さと同じ値にすることができる。

次に、図５（ａ）及び（ｂ）に示す工程で、選択エピタキシャル成長法を用いて、Ｓｉ基板１の表面が露出している領域にのみ第３半導体膜を形成し、図４（ａ）及び（ｂ）の工程で形成した隙間８を埋め込む。この第３半導体膜は、第１半導体膜と同一の種類の膜で形成されることが好ましい。つまり、本実施形態では、第３半導体膜をＳｉＧｅ膜（以下、第２ＳｉＧｅ膜９という。）とすることが好ましい。

第１半導体膜と、第３半導体膜と、を同一の種類の膜で形成することで、後で実施するエッチング工程において、両方の膜を一括してエッチングすることができる。これにより、Ｓｉ膜３の直下から側面にかけて、Ｓｉ膜３の表面を容易に露出させることができる。さらに、Ｓｉ基板１の表面も容易に露出させることができる。Ｓｉ膜３の直下だけでなく、Ｓｉ膜３の側面も露出させることで、後で実施する熱酸化の際に、Ｓｉ膜３を断面視で凸状に反らせることができる。こうすることで、Ｓｉ膜３に引っ張り応力を付与することができ、Ｓｉ膜３における電子の移動度を高めることができる。

ここで、本発明者の知見によれば、図５（ｂ）に示したように、第２ＳｉＧｅ膜９の膜厚（＝隙間８の幅）ｄ２を、第１ＳｉＧｅ膜２の膜厚ｄ１の１／２以下とすることが好ましい。つまり、エッチングレートの速いＳｉＯ_２膜（即ち、第２ＳｉＯ_２膜７ｂ）の膜厚を、第１ＳｉＧｅ膜２の膜厚ｄ１の１／２以下とすることが好ましい。これにより、他の膜厚比の場合と比べて、Ｓｉ膜３を断面視で凸状に反らせる力を最も効率良く発生させることができ、十分にＳｉ膜３を反らせることができる。したがって、Ｓｉ膜３における電子の移動度をより一層向上させることができる。

次に、図６（ａ）及び（ｂ）に示す工程で、ＣＶＤ法を用いて、Ｓｉ基板１上を覆うように支持体膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜をパターニングすることにより、第１溝５内から島状構造体６上にかけて支持体１０を形成する。この支持体１０は、例えばＳｉＯ_２膜である。支持体１０が形成された後、フォトリソグラフィー技術及びエッチング技術を用いて、支持体１０の下にある第１ＳｉＧｅ膜２と、第２ＳｉＧｅ膜９とを露出させるように、第２溝１１を形成する。なお、このエッチング工程では第２溝１１により、第１ＳｉＧｅ膜２と第２ＳｉＧｅ膜９とが露出していれば良く、Ｓｉ基板１の表面でエッチングを止めても構わないし、Ｓｉ基板１をオーバーエッチングして凹部を形成しても構わない。
次に、図７（ａ）及び（ｂ）に示す工程で、第２溝１１を介して、第１ＳｉＧｅ膜２と第２ＳｉＧｅ膜９とを選択エッチングすることで、Ｓｉ膜３の直下から側面にかけて空洞部１２を形成する。このエッチング工程では、例えばフッ硝酸を用いることが好ましいが、この限りではない。

次に、図８（ａ）及び（ｂ）に示す工程で、空洞部１２に面するＳｉ膜３とＳｉ基板１とをそれぞれ熱酸化（以下、ＢＯＸ酸化ともいう。）して、この空洞部１２内に熱酸化膜（以下、ＢＯＸ層ともいう。）１３を形成する。この熱酸化膜１３を形成する際、Ｓｉ膜３及びＳｉ基板１が酸化膜へと組成変化することで生じる体積膨張によって、Ｓｉ膜（以下、ＳＯＩ層ともいう。）３はその両端部から中心部に向かって押される。そのため、Ｓｉ膜３は基板垂直方向に向かって凸状に反る。これにより、Ｓｉ膜３に外側へ引っ張られる力（即ち、引っ張り応力）を与えることができる。また、このような引っ張り応力の付与により、Ｓｉ膜３に歪を持たせて電子の移動度を向上させることができる。なお、図中では、Ｓｉ膜３の酸化により生じた熱酸化膜１３を１３ａとして、Ｓｉ基板１の酸化により生じた熱酸化膜１３を１３ｂとして、それぞれ示してある。

以降の工程は、一般的なトランジスター等の製造工程に準ずる。図１１（ａ）及び（ｂ）に示すように、ＢＯＸ層１３を形成した後は、例えば、Ｓｉ基板１の上方全面にＳｉＯ_２層１５を厚く形成して第２溝１１を埋め込む。そのＳｉＯ_２層１５の形成は、例えばＣＶＤ法で行う。なお、ＢＯＸ層１３の形成工程で、空洞部が熱酸化膜１３で完全に埋め込まれていない場合は、このＣＶＤ法によるＳｉＯ_２層の形成工程で、空洞部の残りの部分がＳｉＯ_２層１５により埋め込まれる。

次に、図１２（ａ）及び（ｂ）に示すように、このＳｉＯ_２層１５を、例えばＣＭＰ処理を実施することで平坦化する。この平坦化の際、保護膜４として、ＳｉＮ膜４ｂを形成していた場合には、これがＣＭＰ処理のストッパーとして機能する。次に、ＣＭＰ処理により露出させたＳｉＮ膜４ｂを、例えば熱リン酸溶液等でウェットエッチングする。
これにより、図１３（ａ）及び（ｂ）に示すように、ＳＯＩ層３上からＳｉＮ膜４ｂが完全に取り除かれて、素子領域のＳｉ基板１上に、ＢＯＸ層１３及びＳＯＩ層３からなるＳＯＩ構造が完成する。素子領域以外のＳｉ基板１上には、ＳｉＯ_２層１５等が埋め込まれており、この部分が素子分離膜として機能する。その後、周知のＣＭＯＳプロセスを用いて、ＳＯＩ層や、ＳＯＩ構造が形成された領域以外の領域（即ち、バルク領域）のＳｉ基板１に、ＭＯＳトランジスター等（図示せず）を形成する。

このように、本発明の実施の形態よれば、Ｓｉ膜３及びＳｉ基板１を熱酸化して熱酸化膜１３を形成する際に、Ｓｉ膜３の両端の側面が空洞部１２に面しているため、Ｓｉ膜３及びＳｉ基板１がそれぞれ酸化膜１３へと組成変化することで生じる体積膨張によって、Ｓｉ膜３はその両端部から中心部に向かって押される。これにより、Ｓｉ膜３は断面視で凸状に反るので、Ｓｉ膜３に外側へ引っ張られる力（即ち、引っ張り応力）を与えることができる。また、このような引っ張り応力の付与により、Ｓｉ膜３に歪を持たせて電子の移動度を向上させることができる。

図１３（ａ）及び（ｂ）では、ＢＯＸ層１３が本発明の半導体装置における「絶縁膜」に対応し、ＳＯＩ層３が「半導体膜」に対応し、第１ＳｉＯ_２膜７ａ、熱酸化膜１３ａ及びＳｉＯ_２層１５が「素子分離膜」に対応している。また、これらの中で、第１ＳｉＯ_２膜７ａが本発明の半導体装置における「第１絶縁膜」に対応し、ＳｉＯ_２層１５が「第２絶縁膜」に対応し、熱酸化膜１３ａが「第３絶縁膜」に対応している。

なお、本発明では、Ｓｉ膜３とＳｉ基板１とを直接、熱酸化して熱酸化膜１３を形成する場合について説明したが、この熱酸化の際、図９（ａ）及び（ｂ）に示すように、空洞部１４が形成される。この空洞部１４に隙間を残しつつ第４半導体膜１４ａを形成し、これを熱酸化して熱酸化膜１４ｂを形成しても良い。この第４半導体膜１４ａは、例えばアモルファスシリコンやポリシリコンであり、ＣＶＤ法を用いて形成するのが好適である。この場合、図１０（ａ）及び（ｂ）に示すように、空洞部１４内において第４半導体膜１４ａが熱酸化膜１４ｂへと組成変化して膨張するので、空洞部１４を介して対向する、Ｓｉ膜３とＳｉ基板１との密着性が高まると同時に、Ｓｉ膜３を変形させる力も高まる。このため、空洞部１４内に第４半導体膜１４ａを形成しなかった場合と比べて、効果的にＳｉ膜３を凸状に反らせることができる。これにより、Ｓｉ膜３に付与された引っ張り応力が更に高まるので、Ｓｉ膜３における電子の移動度をより一層向上させることができる。

１ Ｓｉ基板，２ 第１ＳｉＧｅ膜，３ Ｓｉ膜，４ 保護膜，４ａ ＳｉＯ_２膜，４ｂ ＳｉＮ膜，５ 第１溝，６ 島状構造体，７ 絶縁膜（ＳｉＯ_２），７ａ 第１ＳｉＯ_２膜，７ｂ 第２ＳｉＯ_２膜，８ 隙間，９ 第２ＳｉＧｅ膜，１０ 支持体（ＳｉＯ_２），１１ 第２溝，１２ 空洞部，１３ 熱酸化膜（ＳｉＯ_２），１３ａ Ｓｉ膜３の酸化により形成される熱酸化膜，１３ｂ Ｓｉ基板１の酸化により形成される熱酸化膜，１４ 隙間，１４ａ 第４半導体膜（アモルファスシリコンまたはポリシリコン），１４ｂ 第４半導体膜の酸化により形成される熱酸化膜，１５ ＳｉＯ_２層，ｄ１ 第１ＳｉＧｅ膜２の膜厚（隙間８の幅），ｄ２ 第２ＳｉＧｅ膜９の膜厚

Claims (7)

1. 半導体基板上に第１半導体膜を形成する工程と、
   前記第１半導体膜上に第２半導体膜を形成する工程と、
   前記第２半導体膜及び前記第１半導体膜をエッチングして、前記第２半導体膜及び前記第１半導体膜を有する島状構造体を形成するとともに、前記島状構造体に隣接して、前記半導体基板を露出させる第１溝を形成する工程と、
   前記第１溝の底面と、前記島状構造体の上面及び側面を覆うように絶縁膜を形成する工程と、
   前記絶縁膜のうちの前記島状構造体の側面を覆う部分をエッチングして当該側面を露出させ、前記島状構造体の露出した側面と、前記絶縁膜のうちの前記第１溝の底面を覆う部分と、の間に隙間を形成する工程と、
   前記隙間を埋め込むように第３半導体膜を形成する工程と、
   前記第１溝内から前記島状構造体上にかけて支持体を形成する工程と、
   前記支持体の下にある前記第１半導体膜及び前記第３半導体膜を露出させる第２溝を形成する工程と、
   前記第２溝を介して、前記第１半導体膜及び前記第３半導体膜をエッチングして、前記第２半導体膜の直下から当該第２半導体膜の側面にかけて空洞部を形成する工程と、
   前記空洞部に面する前記第２半導体膜と、前記半導体基板と、をそれぞれ熱酸化して、前記空洞部内に熱酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記隙間の幅を、前記第１半導体膜の膜厚の１／２以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記絶縁膜を形成する工程では、エッチングレートの異なる２種類の絶縁膜のうち、エッチングレートの遅い絶縁膜を前記島状構造体の上面と、前記第１溝の底面と、に形成するとともに、エッチングレートの速い絶縁膜を前記島状構造体の側面に形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記第３半導体膜を、前記第１半導体膜と同一の種類の膜とすることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
5. 前記空洞部を形成する工程と、前記熱酸化膜を形成する工程と、の間に、
   前記空洞部内に第４半導体膜を形成する工程、をさらに含むことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
6. 前記第２半導体膜を形成する工程と、前記第１溝を形成する工程と、の間に、
   前記第２半導体膜上に保護膜を形成する工程、をさらに含むことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
7. 半導体基板と、
   前記半導体基板上に形成された絶縁膜と、
   前記絶縁膜上に形成された半導体膜と、
   前記半導体膜を平面視で囲むように前記半導体基板上に形成された素子分離膜と、を備え、
   前記素子分離膜は、
   平面視で一の方向に向かって前記半導体膜の前後の側に配置された第１絶縁膜と、
   前記一の方向と平面視で交わる他の方向に向かって前記半導体膜の前後の側に配置された第２絶縁膜と、
   前記第１絶縁膜と前記半導体膜との間に介在する第３絶縁膜と、を含み、
   前記第１絶縁膜及び前記第２絶縁膜は、それぞれＣＶＤ法により形成された膜であり、
   前記第３絶縁膜は、前記半導体膜の熱酸化により形成された熱酸化膜であることを特徴とする半導体装置。