JP2006253260A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2006253260A JP2006253260A JP2005064995A JP2005064995A JP2006253260A JP 2006253260 A JP2006253260 A JP 2006253260A JP 2005064995 A JP2005064995 A JP 2005064995A JP 2005064995 A JP2005064995 A JP 2005064995A JP 2006253260 A JP2006253260 A JP 2006253260A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- forming
- semiconductor
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【解決手段】 開口部7を介して空洞部9内の半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に埋め込み絶縁膜10を形成した後、ソース/ドレイン層25a、25bの表面に露出している埋め込み絶縁膜10、13および第2半導体層3をパターニングすることにより、開口部7の周囲のソース/ドレイン層25a、25bの側壁を露出させるコンタクトホール26を形成し、コンタクトホール26を介してソース/ドレイン層25a、25bにそれぞれ接続された配線層27a、27bを形成する。
【選択図】 図8
Description
また、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための領域や、Si層下のSiGe層にエッチング液を接触させるための領域をSi層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなり、トランジスタの集積化に支障をきたすという問題があった。
これにより、ソース層またはドレイン層とコンタクトをとるための領域を半導体層に別途確保することなく、ソース層またはドレイン層とのコンタクト面積を増大させることができ、コンタクト不良を抑制しつつ、SOIトランジスタの集積度を向上させることができる。
図1(a)〜図8(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す斜視図、図1(b)〜図8(b)は、図1(a)〜図8(a)のA1−A1´〜A8−A8´線でそれぞれ切断した断面図、図1(c)〜図8(c)は、図1(a)〜図8(a)のB1−B1´〜B8−B8´線でそれぞれ切断した断面図である。
なお、第1半導体層2は、半導体基板1および第2半導体層3よりもエッチングレートが大きな材質を用いることができ、半導体基板1、第1半導体層2および第2半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1半導体層2としてSiGe、第2半導体層3してSiを用いることが好ましい。これにより、第1半導体層2と第2半導体層3との間の格子整合をとることを可能としつつ、第1半導体層2と第2半導体層3との間の選択比を確保することができる。また、第1半導体層2としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層2の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層2および第2半導体層3の膜厚は、例えば、10〜200nm程度とすることができる。
そして、フォトリソグラフィー技術およびエッチング技術を用いて支持体5、第2半導体層3および第1半導体層2をパターニングすることにより、第1半導体層2の少なくとも一部を露出させる開口部7を支持体5、第2半導体層3および第1半導体層2に形成する。
なお、第1半導体層2の少なくとも一部を露出させる開口部7を形成する場合、第1半導体層2の表面でエッチングを止めるようにしてもよいし、第1半導体層2をオーバーエッチングして第1半導体層2に凹部を形成するようにしてもよい。あるいは、開口部7内の第1半導体層2を貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1半導体層2のエッチングを途中で止めることにより、開口部7内の半導体基板1の表面が露出されることを防止することができる。このため、第1半導体層2をエッチング除去する際に、開口部7内の半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部7内の半導体基板1のオーバーエッチングを抑制することができる。
次に、図4に示すように、開口部7を介してエッチングガスまたはエッチング液を第1半導体層2に接触させることにより、第1半導体層2をエッチング除去し、半導体基板1と第2半導体層3との間に空洞部9を形成する。
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体35をパターニングすることにより、第2半導体層33の表面の一部を露出させる。そして、パターニングされた支持体35をマスクとして第2半導体層33および第1半導体層32をエッチングすることにより、半導体基板31の表面の一部を露出させるとともに、第1半導体層32および第2半導体層33の側面を露出させる。
次に、図15に示すように、エッチバックまたはCMP(化学的機械的研磨)などの方法にて支持体35を薄膜化することにより、開口部34内が支持体35で埋め込まれるようにして第2半導体層33の表面を露出させる。ここで、開口部34内に支持体35を埋め込むことにより、ソース/ドレイン層55a、55bに開口部34を配置した場合においても、ソース/ドレイン層35a、35bを平坦化することができ、SOIトランジスタの集積度を向上させることができる。
次に、図21に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体65、第2半導体層63および第1半導体層62をパターニングすることにより、第1半導体層62の少なくとも一部を露出させる開口部67bを支持体65、第2半導体層63および第1半導体層62に形成する。
次に、図22に示すように、開口部67bを介してエッチングガスまたはエッチング液を第1半導体層62に接触させることにより、第1半導体層62をエッチング除去し、半導体基板61と第2半導体層63との間に空洞部69を形成する。ここで、開口部67a内に支持体65を埋め込むことにより、第1半導体層62が除去された場合においても、第2半導体層63を支持体65にて半導体基板61上で支持することが可能となり、第2半導体層63が陥没することを防止することができる。また、支持体65が埋め込まれた開口部67aとは別に開口部67bを形成することにより、第1半導体層62上に第2半導体層63および支持体65を積層した場合においても、第2半導体層63下の第1半導体層62にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板61と第2半導体層63との間に空洞部69を形成することができる。
次に、図24に示すように、CVDなどの方法により、開口部67bが埋め込まれるようにして支持体65上に絶縁膜を形成する。そして、CMP(化学的機械的研磨)などの方法により支持体65上の絶縁膜を平坦化した後、第2半導体層3上の支持体65を薄膜化することにより、開口部67a内が支持体65で埋め込まれるようにして第2半導体層63の表面を露出させるとともに、開口部67b内に埋め込み絶縁膜73を形成する。ここで、開口部67a内に支持体65を埋め込むとともに、開口部67b内に埋め込み絶縁膜73を形成することにより、ソース/ドレイン層85a、85bに開口部67a、67bを配置した場合においても、ソース/ドレイン層85a、85bを平坦化することができ、SOIトランジスタの集積度を向上させることができる。
Claims (8)
- 絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層に形成されたコンタクトホールと、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部とを備えることを特徴とする半導体装置。 - 絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、
前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部とを備えることを特徴とする半導体装置。 - 第1半導体層を半導体基板上に成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな材料で構成され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に支持体を形成する工程と、
前記支持体および第2半導体層を貫通して前記第1半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板に素子分離絶縁膜を選択的に形成する工程と、
前記素子分離絶縁膜で分離された前記半導体基板上に第1半導体層を選択エピタキシャル成長にて形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に選択エピタキシャル成長にて形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および第2半導体層を貫通して前記第1半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部が埋め込まれるようにして前記第2半導体層上に支持体を形成する工程と、
前記支持体をパターニングすることにより前記第2半導体層の表面の一部を露出させる工程と、
前記パターニングされた前記支持体をマスクとして前記第2半導体層および前記第1半導体層をエッチングすることにより、前記第1半導体層および前記第2半導体層の側面を露出させる工程と、
前記第1半導体層の側面を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露出させる工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記開口部内に埋め込まれた支持体の少なくとも一部を除去する工程をさらに備え、
前記配線部は前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続されていることを特徴とする請求項5記載の半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる第1開口部を形成する工程と、
前記第1開口部が埋め込まれるようにして前記第2半導体層上に支持体を形成する工程と、
前記支持体および第2半導体層を貫通して前記第1半導体層の一部を露出させる第2開口部を形成する工程と、
前記第2開口部を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露出させる工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1開口部および前記第2開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、
前記第1開口部および前記第2開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005064995A JP4806939B2 (ja) | 2005-03-09 | 2005-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005064995A JP4806939B2 (ja) | 2005-03-09 | 2005-03-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006253260A true JP2006253260A (ja) | 2006-09-21 |
JP4806939B2 JP4806939B2 (ja) | 2011-11-02 |
Family
ID=37093444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005064995A Expired - Fee Related JP4806939B2 (ja) | 2005-03-09 | 2005-03-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4806939B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252265A (ja) * | 1989-03-27 | 1990-10-11 | Sony Corp | 半導体基板の製法 |
JPH0536624A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
-
2005
- 2005-03-09 JP JP2005064995A patent/JP4806939B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252265A (ja) * | 1989-03-27 | 1990-10-11 | Sony Corp | 半導体基板の製法 |
JPH0536624A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4806939B2 (ja) | 2011-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4737378B2 (ja) | 半導体装置の製造方法 | |
JP4029885B2 (ja) | 半導体装置の製造方法 | |
JP4670524B2 (ja) | 半導体装置の製造方法 | |
JP2006253181A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4029884B2 (ja) | 半導体装置の製造方法 | |
JP2006093268A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
JP4367357B2 (ja) | 半導体装置の製造方法 | |
JP2007227601A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4696640B2 (ja) | 半導体装置の製造方法 | |
JP4806939B2 (ja) | 半導体装置の製造方法 | |
JP2006253182A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006210552A (ja) | 半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
JP2008028359A (ja) | 半導体装置の製造方法 | |
JP4894245B2 (ja) | 半導体装置の製造方法 | |
JP4682649B2 (ja) | 半導体装置の製造方法 | |
JP2006344769A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007194547A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5098178B2 (ja) | 半導体装置の製造方法 | |
JP2006278632A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
JP2007042915A (ja) | 半導体装置の製造方法 | |
JP2007123689A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4670490B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007207825A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006253258A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
JP2007042877A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070404 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110303 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110421 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110719 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110801 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140826 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |