JPH07176605A - 半導体素子の分離領域およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、微細化に好適な半導体素子の分離
領域およびその製造方法を提供しようとするものであ
る。 【構成】半導体層３中に第１の凹部４を形成し、この第
１の凹部４の側壁上に側壁絶縁膜５を形成し、第１の凹
部４中をシリコン層６で埋め込む。さらに第１の凹部４
中に対応して設定され、シリコン層６を貫通して半導体
層３中に、第１の凹部４よりもその幅が狭く、かつ深い
第２の凹部７を形成し、この第２の凹部７中を絶縁物８
で埋め込むことを特徴としている。この構成であると、
側壁絶縁膜５が浅い分離領域として機能する。このた
め、浅い分離領域においては、バ−ズビ−クが発生する
ことや、マスク合わせの必要性をなくせるので、微細化
に好適となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体素子の分離領
域およびその製造方法に係わり、特にトレンチ型の分離
領域と、その製造方法に関する。

【０００２】

【従来の技術】従来から、半導体素子どうし、あるいは
半導体素子中の領域どうしを分離するために、半導体基
板の表面中に絶縁物でなる分離領域が形成されている。
最も良く用いられている分離領域は、ＬＯＣＯＳ法とし
て知られる選択熱酸化を用いたＬＯＣＯＳ熱酸化膜であ
る。

【０００３】しかし、ＬＯＣＯＳ熱酸化膜には、フィ−
ルド下反転が起きやすいことや、バ−ズビ−クと呼ばれ
る酸化現象があることから、その絶縁能力およびその微
細化が難しい、という考えもある。そこで、現在では、
絶縁能力の強大化、あるいは微細化という技術的な傾向
から、基板中に凹部を形成し、この凹部中を絶縁物で埋
め込む、というトレンチ型の分離領域が多用されるよう
になってきている。そして、現在の半導体装置では、素
子どうしの分離にトレンチ型を用い、一方、素子中の領
域どうしの分離にＬＯＣＯＳ熱酸化膜を用いて、これら
の二種類の分離領域を併用しているものもある。

【０００４】図15は、ＬＯＣＯＳおよびトレンチの二種
類の分離領域を併用した従来の半導体装置を示す図で、
（ａ）図は分離領域のみを示す断面図、（ｂ）図は半導
体素子を形成した状態を示す断面図である。

【０００５】図15（ａ）に示すように、シリコン基板１
０１中には凹部１０２が形成されている。この凹部１０
２中には二酸化シリコンから成る絶縁物１０３が埋め込
まれている。この絶縁物１０３が埋め込まれた凹部１０
２は、トレンチ型の分離領域として機能する。この例で
は、トレンチ型の分離領域は、素子どうしの分離に用い
られている。

【０００６】さらに、基板１０１の表面領域中には、Ｌ
ＯＣＯＳ法を用いて形成されたＬＯＣＯＳ熱酸化膜（Ｓ
ｉＯ₂ ）１０４が形成されている。この例における熱酸
化膜１０４は、特に図15（ｂ）に良く示されるように、
素子中の領域どうし、即ちバイポ−ラトランジスタのコ
レクタ１０５とベ−ス１０６との分離に用いられてい
る。

【０００７】しかしながら、トレンチ型の分離領域の幅
Ｗ-treは、現状、１〜２μｍであるのに対し、ＬＯＣＯ
Ｓ熱酸化膜１０４の幅Ｗ-locは、５〜１０μｍ程度とな
り、微細化が難しくなっている。これは上述したよう
に、ＬＯＣＯＳ熱酸化膜１０４の周囲にバ−ズビ−クが
発生することが大きな原因である。

【０００８】

【発明が解決しようとする課題】この発明は、上記の点
に鑑み為されたもので、その目的は、微細化に好適な半
導体素子の分離領域およびその製造方法を提供すること
にある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、半導体素子の分離領域およびその製
造方法では、半導体基体中に第１の凹部を形成し、この
第１の凹部の側壁上に側壁絶縁膜を形成し、第１の凹部
中を半導体層で埋め込む。さらに第１の凹部中に対応し
て設定され、半導体層を貫通して基体中に、第１の凹部
よりもその幅が狭く、かつ深い第２の凹部を形成し、こ
の第２の凹部中を絶縁物で埋め込むことを特徴としてい
る。

【００１０】また、他の態様では、第１の凹部中におけ
る側壁絶縁膜と絶縁物との間に半導体層が残置され、こ
の半導体層を半導体素子を構成するための領域の一部と
して用いることを特徴としている。

【００１１】

【作用】上記構成の半導体素子の分離領域およびその製
造方法によれば、第１の凹部の側壁上に形成された側壁
絶縁膜が浅い分離領域として機能する。さらに第２の凹
部中に埋め込まれた絶縁物が深い分離領域として機能す
る。

【００１２】このように浅い分離領域として機能する絶
縁膜を、第１の凹部の側壁上に形成することで、例えば
バ−ズビ−クが発生することや、マスク合わせの必要性
がなくなる。従って、微細化に好適である。

【００１３】さらに他の態様によれば、第１の凹部中に
おける側壁絶縁膜と絶縁物との間に半導体層を残置し、
この半導体層を半導体素子を構成するための領域の一部
として用いることで、より微細化に好適となり、かつ素
子の形成についても、より簡単化できる。

【００１４】

【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。

【００１５】図１は、この発明の一実施例に係る半導体
素子の分離領域を示す図で、（ａ）図は平面図、（ｂ）
図は（ａ）図中の1b−1b線に沿う断面図である。この実
施例の説明は、半導体基板にＳＯＩ(Silicon On Insula
tor)基板を用いた例を参照する。

【００１６】図１（ａ）および（ｂ）に示すように、シ
リコン基板１上には、シリコン酸化膜（ＳｉＯ₂ ）など
から成る絶縁物層２が形成されている。絶縁物層２上に
は、シリコン基板、あるいはエピタキシャルシリコン層
から成る半導体層３が形成されている。半導体層３中に
は、浅い第１の凹部４が形成されている。第１の凹部４
は、平面から見て格子状に形成されている。この第１の
凹部４の側壁上には、ＣＶＤ法を用いて形成されたシリ
コン酸化膜（ＳｉＯ₂ ）から成る側壁絶縁膜５が形成さ
れている。また、第１の凹部４には、その幅が広いもの
と、狭いものとの少なくともに二種類が存在している。
幅の広い第１の凹部４では、その内部がシリコン層６に
て埋め込まれている。シリコン層６は、第１の凹部４の
底で半導体層３と接している。

【００１７】さらに第１の凹部４中には、シリコン層６
を貫通して半導体層３中まで形成された深い第２の凹部
７が形成されている。第２の凹部７は、平面から見て格
子状に形成されるとともに、その幅が第１の凹部よりも
その幅が狭く設定されている。また、この例における深
い第２の凹部７では、半導体層３を誘電体にて完全に素
子分離するために、絶縁物層２に達するまで形成されて
いる。第２の凹部７中は、ＣＶＤ法を用いて形成された
シリコン酸化膜（ＳｉＯ₂ ）から成る絶縁物８で埋め込
まれている。

【００１８】図１（ａ）に示す平面図中、第１の凹部４
や第２の凹部７により囲まれた領域、即ち斜線によりハ
ッチングされている領域が、半導体素子を作り込むため
の、素子領域である。この素子領域には、参照符号３お
よび６によって示されるようにシリコンが露出してい
る。他の領域は、参照符号５および８によって示される
ように絶縁性の領域、即ち分離領域である。

【００１９】図２は、図１に示すＳＯＩ基板中に、半導
体素子を形成した状態を示す断面図である。図２には、
ＳＯＩ基板に最適な、バ−ティカル型のＮＰＮトランジ
スタとバ−ティカル型のＰＮＰトランジスタとを混載
し、集積回路化した、相補型のバイポ−ラトランジスタ
デバイスが示されている。ここで示されるバイポ−ラト
ランジスタは、一般にＳＳＴ（Super Self-aligned Tec
hnology ）型と呼ばれている自己整合型のバイポ−ラト
ランジスタである。

【００２０】図２に示すように、第１の凹部４の側壁上
に形成された側壁絶縁膜５は、浅い分離領域として機能
する。この例では、側壁絶縁膜５が、素子中の領域どう
し、即ちバイポ−ラトランジスタのコレクタ１０とベ−
ス１１との分離に用いられている。

【００２１】さらに第２の凹部７中に埋め込まれた絶縁
物８は深い分離領域として機能する。この例では、絶縁
物８が、素子どうし、即ちＮＰＮ型トランジスタとＰＮ
Ｐ型トランジスタとの分離に用いられている。

【００２２】さらに第１の凹部４中における側壁絶縁膜
５と絶縁物８との間にはシリコン層６が残っている。こ
の残ったシリコン層６はＮ型、あるいはＰ型にド−ピン
グされ、導電体化されている。そして、シリコン層６
は、バイポ−ラトランジスタのコレクタ１０の一部、即
ち低抵抗の埋め込みコレクタ層に接続されるコレクタ取
り出し領域として用いられている。

【００２３】次に、図１に示す分離領域の製造方法につ
いて説明する。図３乃至図１４は、この発明の一実施例
に係る半導体素子の分離領域の製造方法を示す図で、
（ａ）図は主要な工程毎に示した平面図、（ｂ）図はそ
の断面図である。

【００２４】まず、図３（ａ）および（ｂ）に示すよう
に、図１に示したＳＯＩ基板を準備する。次いで、ＳＯ
Ｉ基板の半導体（Ｓｉ）層３の表面を熱酸化し、厚さ約
１００ｎｍの熱酸化膜（ＳｉＯ₂ ）２１を形成する。次
いで、ＣＶＤ法を用いて熱酸化膜２１上にシリコンを堆
積し、厚さ約２００ｎｍのポリシリコン層２２を形成す
る。次いで、ＣＶＤ法を用いてポリシリコン層２２上に
二酸化シリコンを堆積し、ＣＶＤ酸化膜（ＳｉＯ₂ ）２
３を形成する。次いで、ＣＶＤ酸化膜２３上にホトレジ
ストを塗布し、レジスト層２４を形成する。次いで、ホ
トリソグラフィ法を用いてレジスト層２４に平面から見
て格子状の開口部２５を得る。この時、残っているレジ
スト層２４は素子領域にほぼ対応し、かつ開口部２５は
図１において示された、浅い第１の凹部４の格子状のパ
タ−ンにほぼ対応している。次いで、レジスト層２４を
マスクに用いて、ＣＶＤ酸化膜２３、ポリシリコン層２
２、熱酸化膜２１を順次エッチングする。

【００２５】次いで、ＣＶＤ酸化膜２３上からレジスト
層２４を剥離した後、図４（ａ）および（ｂ）に示すよ
うに、ＣＶＤ酸化膜２３をマスクに用い、かつシリコン
と二酸化シリコンとのエッチング選択比がある物質をエ
ッチャントとしたＲＩＥ法を用いて、半導体層３を約５
００ｎｍエッチングする。このエッチングにより、半導
体層３中には、約５００ｎｍの深さＤを有する、格子状
の浅い第１の凹部４が形成される。次いで、ＣＶＤ法を
用いて半導体層３の全面上方に二酸化シリコンを堆積
し、厚さ約５００ｎｍのＣＶＤ酸化膜（ＳｉＯ₂ ）２６
を形成する。

【００２６】次いで、図５（ａ）および（ｂ）に示すよ
うに、異方性エッチング、例えばＲＩＥ法を用いてＣＶ
Ｄ酸化膜２６をエッチバックし、第１の凹部４の側壁上
にＣＶＤ酸化膜２６を残す。これにより、第１の凹部４
の側壁上に、側壁絶縁膜５が形成される。

【００２７】次いで、図６（ａ）および（ｂ）に示すよ
うに、半導体層３の全面上方にホトレジストを塗布し、
レジスト層２７を形成する。このレジスト層２７は、第
１の凹部４中を埋め込むことで、図５（ａ）および
（ｂ）に示されるような凹凸が激しい加工物の表面を平
坦にしている。

【００２８】次いで、図７（ａ）および（ｂ）に示すよ
うに、ホトレジストと二酸化シリコンとのエッチング選
択比がない物質をエッチャントとしたＲＩＥ法を用い
て、加工物の表面を均一にエッチバックする。このエッ
チバックは、例えばポリシリコン層２２が露出した時点
で終了させる。

【００２９】次いで、第１の凹部４中からレジスト層２
７を除去した後、図８（ａ）および（ｂ）に示すよう
に、ＣＶＤ法を用いて半導体層３の全面上方にシリコン
を堆積し、厚さ約５００ｎｍのポリシリコン層２８を形
成する。この堆積により、第１の凹部４は、ポリシリコ
ン層２８によって埋め込まれる。

【００３０】次いで、図９（ａ）および（ｂ）に示すよ
うに、メカノケミカルエッチング法を用いてポリシリコ
ン層２８の表面を研磨により均一に除去する。この研磨
は、例えば熱酸化膜２１が露出した時点で終了させる。
この研磨により、ポリシリコン層２８は、ほぼ第１の凹
部４中のみに残るだけとなる。

【００３１】次いで、図10（ａ）および（ｂ）に示すよ
うに、ＣＶＤ法を用いて半導体層３の全面上方にシリコ
ンを堆積し、厚さ約２００ｎｍの積増ポリシリコン層２
９を形成する。次いで、ＣＶＤ法を用いて積増ポリシリ
コン層２９上に二酸化シリコンを堆積し、厚さや約８０
０ｎｍのＣＶＤ酸化膜（ＳｉＯ₂ ）３０を形成する。次
いで、ＣＶＤ酸化膜３０上にホトレジストを塗布し、レ
ジスト層３１を形成する。次いで、ホトリソグラフィ法
を用いてレジスト層３１に平面から見て格子状の開口部
３２を得る。この格子状の開口部３２は、図１において
示された、深い第２の凹部７の格子状のパタ−ンにほぼ
対応している。次いで、レジスト層３１をマスクに用い
て、ＣＶＤ酸化膜３０をエッチングする。

【００３２】次いで、ＣＶＤ酸化膜３０上からレジスト
層３１を剥離した後、図11（ａ）および（ｂ）に示すよ
うに、ＣＶＤ酸化膜３０をマスクに用い、かつシリコン
と二酸化シリコンとのエッチング選択比がある物質をエ
ッチャントとしたＲＩＥ法を用いてポリシリコン層２８
および半導体（Ｓｉ）層３を順次、絶縁物層２が露出す
るまでエッチングする。このエッチングにより、浅い第
１の凹部４中に設定された、第１の凹部４よりもその幅
が狭く、かつ深い、格子状の第２の凹部７が形成され
る。

【００３３】また、ＣＶＤ酸化膜３０によってマスキン
グされていたポリシリコン層２８の部分は、エッチング
されずに残る。このため、第１の凹部４中にはポリシリ
コン層２８が一部、残る。この残ったポリシリコン層２
８は、図１において示された、第１の凹部４の底で半導
体層３と接するシリコン層６となる。

【００３４】次いで、図12（ａ）および（ｂ）に示すよ
うに、ＣＶＤ法を用いて半導体層３の全面上方に二酸化
シリコンを堆積し、ＣＶＤ酸化膜（ＳｉＯ₂ ）３３を形
成する。この堆積により、第２の凹部７は、ＣＶＤ酸化
膜３３によって埋め込まれる。

【００３５】次いで、図13（ａ）および（ｂ）に示すよ
うに、シリコンと二酸化シリコンとのエッチング選択比
がある物質をエッチャントとしたＲＩＥ法を用いて、Ｃ
ＶＤ酸化膜３３をエッチバックする。このエッチバック
により、ＣＶＤ酸化膜３３は、ほぼ第２の凹部７中のみ
に残るだけとなる。この第２の凹部７中に残ったＣＶＤ
酸化膜３３は、図１において示された、第２の凹部４中
を埋め込む絶縁物８となる。

【００３６】また、このエッチバックでは、ＣＶＤ酸化
膜３０も除去されるので、積増ポリシリコン層２９が露
出する。このエッチバックでは、積増ポリシリコン層２
９がエッチングのストッパとなる。このために、素子領
域となるべき半導体層３の表面やポリシリコン層６の表
面は、積増ポリシリコン層２９によってエッチングから
保護されるので、傷み難くなる。

【００３７】次いで、図14（ａ）および（ｂ）に示すよ
うに、メカノケミカルエッチング法を用いて加工物の表
面を均一に研磨する。この研磨により、積増ポリシリコ
ン層２９、並びに絶縁物８の表面部分が除去される。こ
の研磨は、例えば熱酸化膜２１が露出した時点で終了さ
せる。この研磨が終了した時点で、図１に示す分離領域
は、ほぼ完成する。

【００３８】尚、熱酸化膜２１は、素子形成工程に入っ
た直後に、必要に応じて、図１（ａ）および（ｂ）に示
したように除去される。以上のような製造方法によっ
て、図１に示す分離領域を形成することができる。

【００３９】上記一実施例に係る分離領域であると、第
１の凹部４の側壁上に形成された側壁絶縁膜５を、例え
ばバイポ−ラトランジスタのコレクタとベ−スとを互い
に分離する分離領域として用いることで、バ−ズビ−ク
が発生すること、並びにマスク合わせの必要性をそれぞ
れ解消することができる。よって、微細化に好適であ
る。

【００４０】また、第１の凹部４中に形成され、かつ第
１の凹部の底で半導体層３と接するシリコン層６を設け
ておくことで、バイポ−ラトランジスタのコレクタ取り
出し領域などを形成するための素子領域を予め準備で
き、これら領域の形成を簡単化できる。また、シリコン
層６を、多結晶シリコン（ポリシリコン）としておく
と、埋め込みコレクタ層に達する深い拡散層などを、短
時間で形成することもできる。これは、単結晶シリコン
よりも、多結晶シリコンのほうが不純物の拡散速度が高
まるためである。

【００４１】また、その製造方法は、上記一実施例で詳
細に説明したが、基本的には、半導体層３中に第１の凹
部４を形成し、この第１の凹部４の側壁上に側壁絶縁膜
５を形成し、この第１の凹部４中に、ポリシリコン層２
８を形成し、このポリシリコン層２８を貫通して半導体
層３に、第１の凹部４よりもその幅が狭く、かつ深い第
２の凹部７を形成し、この第２の凹部７中を絶縁物８で
埋め込むことで、達成できるものである。

【００４２】さらに、上記一実施例で説明した製造方法
では、次のような効果も得ることができる。一般に、図
１６（ａ）に示すように、浅い凹部２０１と深い凹部２
０２とが互いに隣接する場合、深さの異なる凹部を埋め
込まなければならないことや、凹部開口面積が広くなる
ことなどによって、絶縁物２０３の埋め込みが非常に難
しい。

【００４３】例えばＣＶＤ法を用いた堆積では、その堆
積物の成長が、凹部２０１および２０２双方の底、並び
に双方の側面を含む全面上から始まる。このために、図
１６（ａ）から（ｂ）にかけて示すように、埋め込み
後、堆積物２０３表面の凹凸が激しくなり、いびつにな
る。埋め込み後の形状がいびつであると、生産性が悪く
なりやすい。また、後の半導体素子の形成も難しくな
る。

【００４４】この点、上記一実施例で説明した製造方法
では、浅い凹部、即ち第１の凹部４の埋め込み工程と、
深い凹部、即ち第２の凹部７の埋め込み工程とが、互い
に分けられている。このため、深さの異なる凹部を埋め
込まなければならないこと、並びに埋め込むべき凹部の
面積が広くなることなどを解消でき、埋め込み後の堆積
物の表面の凹凸を緩和できる。よって、生産性も良好で
あり、かつ半導体素子の形成も簡単となる。

【００４５】尚、この発明は、その主旨を逸脱しない範
囲で、様々な変形が可能である。例えば凹部を埋め込む
絶縁物は、二酸化シリコンに限らず、窒化シリコンな
ど、他の絶縁物としても良い。

【００４６】また、形成すべき素子についても、バイポ
−ラトランジスタに限らず、ＭＯＳＦＥＴなど他の素子
を形成するようにしても良い。さらには、これらの素子
を混載し、Ｂｉ−ＣＭＯＳ型デバイスとしても良い。そ
して、ＭＯＳＦＥＴを形成した場合には、シリコン層６
は、例えばバックゲ−トにバイアスを与えるための領域
として用いることができる。さらに、上記一実施例で
は、半導体基板にＳＯＩ型基板を用いた例を説明した
が、ＳＯＩ型基板に限られるものではない。

【００４７】

【発明の効果】以上説明したように、この発明によれ
ば、微細化に好適な半導体素子の分離領域およびその製
造方法を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施例に係る半導体素子の
分離領域を示す図で、(a) 図は平面図、(b) 図は(a) 図
中の1b−1b線に沿う断面図。

【図２】図２は図１に示す基板中に半導体素子を形成し
た状態を示す断面図。

【図３】図３はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の3b−3b線に沿う断面図。

【図４】図４はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の4b−4b線に沿う断面図。

【図５】図５はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の5b−5b線に沿う断面図。

【図６】図６はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の6b−6b線に沿う断面図。

【図７】図７はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の7b−7b線に沿う断面図。

【図８】図８はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の8b−8b線に沿う断面図。

【図９】図９はこの発明の一実施例に係る半導体素子の
分離領域の製造方法を説明するための図で、(a) 図は平
面図、(b) 図は(a) 図中の9b−9b線に沿う断面図。

【図１０】図10はこの発明の一実施例に係る半導体素子
の分離領域の製造方法を説明するための図で、(a) 図は
平面図、(b) 図は(a) 図中の10b −10b 線に沿う断面
図。

【図１１】図11はこの発明の一実施例に係る半導体素子
の分離領域の製造方法を説明するための図で、(a) 図は
平面図、(b) 図は(a) 図中の11b −11b 線に沿う断面
図。

【図１２】図12はこの発明の一実施例に係る半導体素子
の分離領域の製造方法を説明するための図で、(a) 図は
平面図、(b) 図は(a) 図中の12b −12b 線に沿う断面
図。

【図１３】図13はこの発明の一実施例に係る半導体素子
の分離領域の製造方法を説明するための図で、(a) 図は
平面図、(b) 図は(a) 図中の13b −13b 線に沿う断面
図。

【図１４】図14はこの発明の一実施例に係る半導体素子
の分離領域の製造方法を説明するための図で、(a) 図は
平面図、(b) 図は(a) 図中の14b −14b 線に沿う断面
図。

【図１５】図15は、従来の半導体装置を示す図で、(a)
図は分離領域のみを示す断面図、(b) 図は半導体素子を
形成した状態を示す断面図。

【図１６】図16は、製造方法の問題を説明するための図
で、(a) 図は断面図、(b) 図は堆積物の成長が終了した
状態を示す断面図。

【符号の説明】

１…シリコン基板、２…絶縁物層（ＳｉＯ₂ ）、３…半
導体層（Ｓｉ）、４…第１の凹部、５…側壁絶縁膜（Ｓ
ｉＯ₂ ）、６…シリコン層、７…第２の凹部、８…絶縁
物（ＳｉＯ₂ ）、１０…コレクタ、１１…ベ−ス、２１
…熱酸化膜（ＳｉＯ₂ ）、２２…ポリシリコン層、２３
…ＣＶＤ酸化膜（ＳｉＯ₂ ）、２４…レジスト層、２５
…開口部、２６…ＣＶＤ酸化膜（ＳｉＯ₂ ）、２７…レ
ジスト層、２８…ポリシリコン層、２９…積増ポリシリ
コン層、３０…ＣＶＤ酸化膜（ＳｉＯ₂ ）、３１…レジ
スト層、３２…開口部、３３…ＣＶＤ酸化膜（ＳｉＯ
₂ ）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基体中に形成された第１の凹部
   と、 前記第１の凹部の側壁上に形成された側壁絶縁膜と、 前記第１の凹部中に埋め込まれた半導体層と、 前記第１の凹部中に設定され、前記半導体層を貫通して
   前記基体中まで形成され、前記第１の凹部よりもその幅
   が狭く、かつ深い第２の凹部と、 前記第２の凹部中に埋め込まれた絶縁物とを具備するこ
   とを特徴とする半導体素子の分離領域。
2. 【請求項２】 前記第１の凹部中における前記側壁絶縁
   膜と前記絶縁物との間に前記半導体層が残置され、この
   半導体層が半導体素子を構成するための領域の一部とし
   て用いられていることを特徴とする半導体素子の分離領
   域。
3. 【請求項３】 半導体基体中に第１の凹部を形成する工
   程と、 前記第１の凹部の側壁上に側壁絶縁膜を形成する工程
   と、 前記第１の凹部中に半導体層を形成する工程と、 前記第１の凹部中に設定され、前記半導体層を貫通して
   前記基体中に、前記第１の凹部よりもその幅が狭く、か
   つ深い第２の凹部を形成する工程と、 前記第２の凹部中を、絶縁物で埋め込む工程とを具備す
   ることを特徴とする半導体素子の分離領域の製造方法。