KR19980015334A - 반도체소자의 소자분리 방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 반도체기판 형성되어 있는 질화막 패턴을 트랜치 마스크로 하는 소자분리 공정에서 트랜치를 메우는 소자분리막 패턴을 형성한 후, 질화막과 패드산화막 제거 시에 코너 효과에 의해 소자분리막 패턴의 에지 부분에 미세 트랜치가 형성되며, 이를 제거하기 위하여 전면에 희생산화막과 실리콘층을 산화시킨 열산화막을 형성하고, 게이트 산화막 형성 전의 세척 공정을 진행하며 미세 트랜치 부분을 메우도록 하였으므로, 트랜치의 에지 부분에서 노출되는 반도체기판의 면적이 감소되어 문턱전압이나 Vt의 감소가 방지되고, 게이트 산화막의 절연 특성 저하는 게이트전극의 패턴 불량을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 소자분리 방법

제1도는 종래 기술에 따른 반도체소자의 소자분리 방법을 설명하기 위한 개략도.

제2A도 내지 제2I도는 본 발명에 따른 반도체소자의 소자분리 공정도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 반도체 기판12 : 패드산화막

14 : 질화막16 : 트랜치

17 : 산화막18 : 소자분리막

20 : 미세 트랜치22 : 게이트 산화막

24 : 게이트전극26 : 희생산화막

28 : 실리콘층30 : 열산화막

본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 특히 트랜치를 메운 소자분리막 패턴을 형성한 후에 설치하는 질화막 패턴 및 패드산화막 제거 공정에서 소자분리막 패턴의 에지 부분에 형성되는 미세 트랜치를 효과적으로 메워 이에 의한 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법을 제공함에 있다.

일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.

최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.

이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로 하여 실리콘 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench) 분리 등의 방법이 사용되고 있으며, 그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅이 생성되어 기판 스트레스에 의한 격자 결함이 발생되는 단점이 있다.

상기 LOCOS 필드산화막의 제조방법을 살펴보면 다음과 같다.

먼저, 실리콘으로된 반도체기판의 표면을 열산화시켜 패드산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로 하여 반도체기판을 소정 두께 열산화시켜 필드산화막을 형성한다.

이러한 종래의 LOCOS 필드산화막은 활성영역과 필드 산화막 사이의 반도체 기판 경계에 산소가 측면 침투하여 빅이라는 경사면이 형성된다.

상기의 버즈빅에 의해 반도체기판에 스트레스가 인가되어 격자 결함이 발생되므로 누설 전류가 증가되어 소자동작의 신뢰성이 떨어지고, 활성 영역의 면적이 감소되어 소자의 고집적화가 어려워지는 문제점이 있다.

따라서, 작은 면적으로 소자를 분리할 수 있는 트랜치에 의한 소자분리 방법이 초고집적소자에서 많이 사용되고 있다.

제1도는 종래 기술에 따른 반도체소자의 소자분리 방법을 설명하기 위한 개략도이다.

먼저, 실리콘 반도체기판(10)상에 패드산화막 패턴과 질화막 패턴을 마스크로 하여 소정 깊이의 트랜치(16)를 형성하고, 상기 구조의 전표면에 상기 트랜치(16)를 완전히 메울 정도 두께로 화학기상증착(Chemical vapor Deposition; 이하 CVD라 칭함) 방법으로 산화막 재질의 소자분리막(20)을 형성한 후, 상기 소자분리막(18)을 화학-기계 연마(chemical mechanical polishing; 이하 CMP라 칭함) 방법으로 연마하여 상기 트랜치(16)를 메운 부분만이 남도록 한다.

그 다음 상기 질화막 패턴과 패드산화막 패턴을 제거하여 트랜치(16)를 메운 소자분리막(18) 패턴으로된 소자분리 영역을 형성하고, 게이트 산화막 형성을 위한 세척 공정을 진행한다. 이때 상기 식각 및 세척 공정에서 상기 소자분리막(18) 패턴의 양측 에지 부분에 코너 효과에 의히 미세 트랜치(20)가 형성된다.

그후 상기 반도체기판(10)상에 게이트 산화막(22)과 게이트 전극(24)을 형성한다.

상기와 같은 종래 기술에 따른 반도체소자의 소자분리 방법은 질화막 패턴을 마스크로 트랜치를 형성하고, 상기 트랜치를 메운 소자분리막 패턴을 형성하는데, 상기 소자분리막 패턴의 질화막 패턴과의 경계 부분에 후속 세척 공정시에 미세 트랜치가 형성되어 이 부분에서 반도체기판에 산화막으로 덮여지지 않고 바로 게이트전극과 접속되거나, 문턱전압 및 Vt가 감소되는 등의 불량이 발생되고, 게이트 산화막의 절연 특성이 저하되며, 게이트전극의 패턴 불량이 발생하여 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로, 본 발명의 목적은 트랜치를 메운 소자분리막 패턴을 형성한 후, 질화막 패턴 및 패드산화막 제거 공정에서 형성되는 코너 효과에 의한 소자분리막 패턴의 트랜치 에지 부분에 형성되는 미세 트랜치를 효과적으로 메워 반도체기판과 게이트전극간의 단락이나 문턱전압 및 Vt 감소를 방지하고, 게이트 산화막의 절연 특성이 저하나 게이트전극의 패턴 불량을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리 방법의 특징은, 반도체기판상에 패드산화막을 형성하는 공정과,

상기 패드산화막 상에 질화막을 형성하는 공정과,

상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분 상측의 질화막 및 패드산화막을 순차적으로 제거하여 반도체 기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과,

상기 질화막 및 패드산화막 패턴에 의해 노출되어 있는 반도체기판을 소정 두께 식각하여 트랜치를 형성하는 공정과,

상기 트랜치를 메우는 소자분리막 패턴을 형성하는 공정과,

상기 질화막 패턴과 패드산화막 패턴을 제거하고, 코너 효과에 의해 상기 소자분리막 패턴의 에지 부분에 미세 트랜치가 형성되도록 하는 공정과,

상기 반도체기판상에 희생산화막을 열산화 방법으로 형성하는 공정과,

상기 구조의 전표면에 소정 두께의 실리콘층을 형성하는 공정과,

상기 실리콘층을 열산화시켜 열산화막을 형성하는 공정과,

상기 열산화막 표면을 세척하여 반도체기판 상의 열산화막과 희생산화막을 제거하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체소장의 소자분리 방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

제2A도 내지 제2F도는 본 발명에 따른 반도체소자의 소자분리 공정도이다.

먼저, 실리콘 반도체기판(10)상에 패드산화막(12)과 질화막(14)을 순차적으로 형성하되, 각각을 예정된 두께, 예를 들어 50∼500Å 및 50∼3000Å 정도의 두께로 형성한다. 이때 상기 패드 산화막(12)은 열산화 방법으로 형성하며, 상기 질화막(14)은 CVD나 물리기상증착 방법으로 형성한다.

그 다음 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 부분 상의 질화막(14)과 패드산화막(12)을 순차적으로 제거하여 반도체기판(10)을 노출시키는 패드산화막(12) 패턴과 질화막(14) 패턴을 형성한 후, 상기 질화막(14) 패턴에 의해 노출되어 있는 반도체기판(10)을 예정된 깊이, 예를 들어 1000∼6000Å 정도의 깊이로 식각하여 트랜치(16)를 형성하고, 상기 트랜치(16)의 내측벽에 산화막(17)을 열산화 방법으로 형성하여 후속 소자분리막과 반도체기판(10)의 계면 특성을 향상시킨다. 여기서 상기 산화막(17)은 형성하지 않을 수도 있다. (제2A도 참조).

그 후, 상기 구조의 전표면에 상기 트랜치(16)를 완전히 메울 정도의 두께, 예를 들어 1500∼20000Å 정도 두께로 CVD 방법으로 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함), 테오스(Tetra Ethyl Ortho Silicate Glass; 이하 TEOS라 칭함), O₂테오스, HDP(High Density Plazma) 산화막 또는 피.에스.지(Boro Phosphor Silicate Glass; 이하 PSG라 칭함)등의 산화막 재질로된 소자분리막(18)을 형성한 후, (제2B도 참조), 상기 소자분리막(18)을 전면 건식 식각이나 화학-기계 연마(Chemical Mechanical Polishing; 이하 CMP라 칭함) 등의 방법으로 상기 질화막(14) 패턴이 노출될 때까지 식각하여 상기 트랜치(16)를 메운 소자분리막(!8) 패턴으로된 소자분리 산화막을 형성한다. (제2C도 참조).

그 후, 상기 질화막(14) 패턴과 패드산화막(12)을 인산 용액과 HF 용액으로 순차적으로 제거한다. 이때 소자분리막(18)은 CVD 산화막이고, 패드산화막(12)이 통상 열산화막 이므로 소자분리막(18)의 에지 부분에 미세 트랜치(20)가 형성된다. (제2D도 참조).

그 다음 상기 노출되어 있는 반도체기판(10)의 표면에 열산화 방법으로 희생산화막(26)을 50∼500Å 정도의 두께로 형성하고, (제2E도 참조), 상기 구조의 전표면에 실리콘층(28)을 형성한다. 이때 상기 실리콘층(28)의 두께는 상기 미세 트랜치(20)의 폭( d)에 대해 1.2∼3배 정도 크게 형성하며, 다결정 실리콘이나 비정질 실리콘 모두 가능하다. (제2F도 참조).

그 후, 상기 실리콘층(28)을 열산화시켜 열산화막(30)을 형성한 후, (제2G도 참조), 게이트 산화막 형성 전의 세척 공정을 진행하면 상기 열산화막(30)과 희생산화막(26)이 모두 동일한 열산화막 이므로 식각 선택비차가 없이 함께 식각되어 상기 미세트랜치(20) 부분이 메워져 에지 부분의 반도체기판(10) 노출 면적이 감소된다. 그 다음 상기 반도체기판(10) 상에 게이트 산화막(22)을 형성하고, (제2H도 참조), 게이트전극(24)을 형성한다. (제2I도 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리 방법은 반도체기판 형성되어 있는 질화막 패턴을 트랜치 마스크로 하는 소자분리 공정에서 트랜치를 메우는 소자분리막 패턴을 형성한 후, 질화막과 패드산화막 제거시에 코너 효과에 의해 소자분리막 패턴을 에지 부분에 미세 트랜치가 형성되며, 이를 제거하기 위하여 전면에 희생산화막과 실리콘층을 산화시킨 열화산막을 형성하고, 게이트 산화막 형성 전의 세척 공정을 진행하여 미세 트랜치 부분을 메우도록 하였으므로, 트랜치의 에지 부분에서 노출되는 반도체기판의 면적이 감소되어 문턱전압이 Vt의 감소가 방지되고, 게이트 산화막의 절연 특성 저하는 게이트전극의 패턴 불량을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (12)

1. 반도체기판상에 패드산화막을 형성하는 공정과,

   상기 패드산화막 상에 질화막을 형성하는 공정과,

   상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분 상측의 질화막 및 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과,

   상기 질화막 및 패드산화막 패턴에 의해 노출되어 있는 반도체기판을 소정 두께 식각하여 트랜치를 형성하는 공정과,

   상기 트랜치를 메우는 소자분리막 패턴을 형성하는 공정과,

   상기 질화막 패턴과 패드산화막 패턴을 제거하는 공정과,

   상기 반도체기판상에 희생산화막을 열산화 방법으로 형성하는 공정과,

   상기 구조의 전표면에 소정 두께의 실리콘층을 형성하는 공정과,

   상기 실리콘층을 열산화시켜 열산화막을 형성하는 공정과,

   상기 열산화막 표면을 세척하여 반도체기판 상의 열산화막과 희생산화막을 제거하는 공정을 구비하는 반도체소자의 소자분리 방법.
2. 제1항에 있어서,

   상기 패드산화막을 50∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
3. 제1항에 있어서,

   상기 질화막을 500∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
4. 제1항에 있어서,

   상기 트랜치를 1000∼6000Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
5. 제1항에 있어서,

   상기 트랜치의 표면에 소자분리막과의 계면 특성 향상을 이한 열산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
6. 제1항에 있어서,

   상기 소자분리막 패턴은 BPSG, TEOS 또는 O₂TEOS, HDP 산화막, PSG 중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
7. 제1항에 있어서,

   상기 소자분리막 패턴은 소자분리막을 1500∼20000Å 두께로 형성한 후에 전면 건식 식각이나 CMP 방법으로 나머지 부분을 제거하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
8. 제1항에 있어서,

   상기 질화막 패턴은 인산 용액으로 제거하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
9. 제1항에 있어서,

   상기 패드산화막 패턴은 HF 용액으로 제거하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
10. 제1항에 있어서,

    상기 희상산화막을 50∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
11. 제1항에 있어서,

    상기 실리콘층의 두께는 상기 미세 트랜치의 폭 보다 1.2∼3배 크게 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
12. 제1항에 있어서,

    상기 실리콘층을 다결정 실리콘이나 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.