CN107658297B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种在抑制接触电阻上升的同时，提高槽部的端部附近的耐压的半导体器件。槽部(GT)设在半导体层中在俯视时至少位于源极偏移区域和漏极偏移区域之间，且设置在俯视时从源极偏移区域朝向漏极偏移区域的源极漏极方向上。栅极绝缘膜GI覆盖槽部GT的侧面及底面。栅电极(GE)至少在俯视时设在槽部(GT)内，且与栅极绝缘膜(GI)接触。接点GC与栅电极GE接触。而且，在俯视时，接点GC配置在相对于沿源极漏极方向延伸的槽部GT内的中心线来说偏离于与源极漏极方向垂直的第1方向、且在俯视时设在槽部GT内。

Description

半导体器件
本申请是申请号为201310115242.0、申请日为2013年3月26日、发明名称为“半导体器件及半导体器件的制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体器件及半导体器件的制造方法。
背景技术
近年来，随着半导体器件的高度集成化，为了缩小半导体器件的面积，提出了各种半导体器件的结构。例如，在以下专利文献中，公开了在槽部内设置栅电极的晶体管的技术。
在专利文献1(日本特开平11-103058号公报)中，公开了以下所述的半导体器件。在N型高电阻层的表面形成有沟槽(槽部)。在沟槽内，隔着栅极绝缘膜填埋有栅电极。由此，便可在使元件面积保持不变的状态下增大沟道的面积，因此能够降低导通电阻。
另外，在以下的专利文献中，公开了层叠多个接点的所谓“堆叠接点结构”的技术。
在专利文献2(日本特开2009-252924号公报)中，公开了具有如下所述的堆叠接点结构的半导体器件。在第1接点上设有第2及第3接点。第2接点偏离于第1接点的中心位置而配置在左侧。另一方面，第3接点偏离于第1接点的中心位置而配置在右侧。由此，即使在第1接点的上部产生凹部(即所谓的接缝(seam))的情况下，也能避免接触电阻异常或接触不良。
在专利文献3(日本特开2005-332978号公报)中，公开了具有如下所述的堆叠接点结构的半导体器件。第1接点沿上下方向贯穿第1层间绝缘膜，上端部的剖面形状为环状。第2接点沿上下方向贯穿设在第1层间绝缘膜上的第2层间绝缘膜。第2接点的下表面的中心部与第1接点中呈环状的上表面接触。由此，能够切实地实现层叠的接点之间的电连接。
专利文献1：日本特开平11-103058号公报
专利文献2：日本特开2009-252924号公报
专利文献3：日本特开2005-332978号公报
发明内容
本案发明人发现了如下所述的新问题。即使在如专利文献1的于槽部的内部设有栅电极的结构中，也有时会在栅电极中的槽部的上端侧产生凹部。在此情况下，当连接于栅电极的接点配置在所述凹部上时，有可能会因接点与栅电极的接触面积下降等理由，而导致接触电阻上升。相反，当接点偏离所述凹部，且较栅电极进一步突出到外侧而配置时，电场有可能集中于突出的接点的下端。如上所述，本案发明人发现的新问题如下，即：难以在抑制接触电阻上升的同时提高槽部GT的端部附近的耐压。本发明的其它问题及新特征将在本说明书的描述及附图说明中写明。
根据上述一实施方式，半导体器件具有半导体层、源极区域、漏极区域、源极偏移区域、漏极偏移区域、槽部、栅极绝缘膜、栅电极及填埋区域。第1导电型的源极区域及漏极区域在半导体层上彼此隔开而设。第1导电型的源极偏移区域与半导体层中的源极区域接触，且由比源极区域及漏极区域低的浓度形成。第1导电型的漏极偏移区域与半导体层中的漏极区域接触，与源极偏移区域隔开而配置，且由比源极区域及漏极区域低的浓度形成。槽部设在半导体层中在俯视时至少位于源极偏移区域和漏极偏移区域之间，且沿俯视时从源极偏移区域朝向漏极偏移区域的源极漏极方向设置。栅极绝缘膜覆盖槽部的侧面及底面。栅电极至少设在槽部内，且与栅极绝缘膜接触。接点与栅电极接触。而且，接点设置在俯视时相对于沿源极漏极方向延伸的槽部内的中心线而与垂直于源极漏极方向的第1方向偏离的位置上，并且在俯视时设在槽部内。
根据上述一实施方式，半导体器件的制造方法包括以下的工序。向半导体层的相互隔开的位置导入第1导电型的杂质，以形成源极偏移区域及漏极偏移区域(偏移区域形成工序)。接着，在半导体层中在俯视时至少位于源极偏移区域和漏极偏移区域之间的位置上，沿俯视时从源极偏移区域朝向漏极偏移区域的方向形成槽部(槽部形成工序)。接着，在槽部的侧面及底面形成栅极绝缘膜(栅极绝缘膜形成工序)。然后，以与半导体层上及槽部内的栅极绝缘膜接触的方式形成导电性材料，并除去导电性材料的表层，由此至少在槽部内形成栅电极(栅电极形成工序)。接着，向半导体层中与源极偏移区域接触的位置、以及与漏极偏移区域接触并与源极偏移区域隔开的位置，导入浓度比源极偏移区域及漏极偏移区域高的第1导电型的杂质，分别形成源极区域及漏极区域(源极漏极区域形成工序)。然后，在半导体层及栅电极上形成层间绝缘膜。接下来，在层间绝缘膜中俯视时相对于沿源极漏极方向延伸的槽部内的中心线而与垂直于源极漏极方向的第1方向偏离的位置上，且以俯视时配置在槽部内的方式形成与栅电极接触的接点(接点形成工序)。
根据上述一个实施方式，能够在抑制接触电阻上升的同时，提高槽部GT的端部附近的耐压。
附图说明
图1所示的是第1实施方式中半导体器件的结构的透视图。
图2所示的是第1实施方式中半导体器件的结构的平面图。
图3A、3B、3C所示的是第1实施方式中半导体器件的结构的剖面图。
图4所示的是将图3C进行放大的示意剖面图。
图5所示的是不存在未对准时的接点的配置的平面图。
图6所示的是发生未对准时的接点的配置的平面图。
图7所示的是发生未对准时的槽部的配置的平面图。
图8A、8B、8C所示的是第1实施方式中半导体器件制造方法的剖面图。
图9A、9B、9C所示的是第1实施方式中半导体器件制造方法的剖面图。
图10A、10B、10C所示的是第1实施方式中半导体器件制造方法的剖面图。
图11A、11B、11C所示的是第1实施方式中半导体器件制造方法的剖面图。
图12A、12B、12C所示的是第1实施方式中半导体器件制造方法的剖面图。
图13所示的是第1实施方式中半导体器件制造方法的剖面图。
图14所示的是第1实施方式中半导体器件制造方法的剖面图。
图15A、15B、15C所示的是第1实施方式中半导体器件制造方法的剖面图。
图16所示的是第1实施方式中半导体器件制造方法的剖面图。
图17A、17B、17C所示的是第1实施方式中半导体器件制造方法的剖面图。
图18所示的是第1实施方式中半导体器件制造方法的剖面图。
图19所示的是第1实施方式中半导体器件制造方法的剖面图。
图20所示的是第1实施方式中半导体器件制造方法的剖面图。
图21A、21B、21C所示的是第1实施方式中半导体器件制造方法的剖面图。
图22所示的是第1实施方式中半导体器件制造方法的剖面图。
图23所示的是显示接点的纵横比与接触电阻的关系的图。
图24A、24B、24C、24D所示的是第1实施方式的优选形态的剖面图。
图25所示的是第2实施方式中半导体器件的结构的透视图。
图26所示的是第3实施方式中半导体器件的结构的剖面图。
图27所示的是第3实施方式中半导体器件的一例的电路图。
图28所示的是第3实施方式中半导体器件制造方法的剖面图。
图29所示的是第3实施方式中半导体器件制造方法的剖面图。
图30所示的是第3实施方式中半导体器件制造方法的剖面图。
图31所示的是第3实施方式中半导体器件制造方法的剖面图。
图32所示的是第3实施方式中半导体器件制造方法的剖面图。
图33所示的是第3实施方式中半导体器件制造方法的剖面图。
图34所示的是第3实施方式中半导体器件制造方法的剖面图。
图35所示的是第3实施方式中半导体器件制造方法的剖面图。
图36所示的是第3实施方式中半导体器件制造方法的剖面图。
图37所示的是第3实施方式中半导体器件制造方法的剖面图。
图38所示的是第3实施方式中半导体器件制造方法的剖面图。
图39所示的是第3实施方式中半导体器件制造方法的剖面图。
图40所示的是第3实施方式中半导体器件制造方法的剖面图。
图41所示的是第3实施方式中半导体器件制造方法的剖面图。
图42所示的是第3实施方式中半导体器件制造方法的剖面图。
图43A、43B所示的是第4实施方式中接点结构的平面图。
图44A、44B所示的是第4实施方式中接点结构的平面图。
图45所示的是第5实施方式中半导体器件的结构的剖面图。
标号说明
SD 半导体器件
SUB 半导体衬底
SL 半导体层
BR 填埋区域
SR 源极区域(第1源极区域)
SR1 第2源极区域
SR2 第2源极区域
DR 漏极区域(第1漏极区域)
DR1 第2漏极区域
DR2 第2漏极区域
SOS 源极偏移区域
DOS 漏极偏移区域
WL1 P型阱区域
WL2 N型阱区域
DWL N型深阱区域
FIF 场绝缘膜
DIT 元件隔离用槽部
GT 槽部
GI 栅极绝缘膜
GE 栅电极(第1栅电极)
GE1 第2栅电极
GE2 第2栅电极
BG 背栅区域
GC 接点
BGC 背栅接点
VA 通孔
VA1 通孔
VA2 通孔
VA3 通孔
IC1 布线
IC2 布线
IC3 布线
BM 阻隔金属层
IF1 元件隔离膜
IF2 元件隔离膜
IF3 元件隔离膜
IF4 元件隔离膜
VH 通孔
CPL 保护层
EP 电极焊盘
NO 自然氧化膜
CM 导电性材料(金属膜)
C1 电容器
C2 显示单元
TR1 晶体管
TR2 晶体管
TR3 晶体管
PR 光致抗蚀剂层
MPS 掩模层
ML1 掩模层
ML2 掩模层
具体实施方式
以下根据附图详细说明本发明的实施方式。另外，为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。
(第1实施方式)
下面通过图1至图4说明第1实施方式中的半导体器件SD。第1实施方式中的半导体器件SD具有半导体层SL、源极区域SR、漏极区域DR、源极偏移区域SOS、漏极偏移区域DOS、槽部GT、栅极绝缘膜GI、栅电极GE及填埋区域BR。第1导电型的源极区域SR及漏极区域DR在半导体层SL上相互隔开设置。第1导电型的源极偏移区域SOS与半导体层SL中的源极区域SR接触，且由比源极区域SR及漏极区域DR低的浓度形成。第1导电型的漏极偏移区域DOS与半导体层SL中的漏极区域DR接触，与源极偏移区域SOS隔开而配置，且由比源极区域SR及漏极区域DR低的浓度形成。槽部GT设在半导体层SL中在俯视时至少位于源极偏移区域SOS及漏极偏移区域DOS之间，且沿着俯视时从源极偏移区域SOS朝向漏极偏移区域DOS的源极漏极方向设置。栅极绝缘膜GI覆盖槽部GT的侧面及底面。栅电极GE至少设在槽部GT内，且与栅极绝缘膜GI接触。接点GC与栅电极GE接触。而且，在俯视时接点GC在相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离配置，并且在俯视时设在槽部GT内。以下进行详细说明。
以下对“第1导电型”为P型而“第2导电型”为N型的情况进行说明。第1实施方式并不仅限于此，“第1导电型”也可为N型而“第2导电型”也可为P型。
首先通过图1说明第1实施方式中半导体器件SD的概要。图1所示的是第1实施方式中半导体器件SD结构的透视图。如图1所示，在半导体衬底SUB上设有半导体层SL。半导体衬底SUB例如为P型的硅衬底。
在半导体衬底SUB上设有N型填埋区域BR。填埋区域BR至少形成在距离半导体衬底SUB的上表面较深的位置。本实施方式中，填埋区域BR形成在半导体衬底SUB的上层侧。
半导体层SL通过外延成长形成在半导体衬底SUB上。半导体层SL例如是外延成长的P型硅层。如前所述，通过外延成长形成半导体层SL，从而能够在距离半导体层SL上表面中无法通过离子注入形成的深度位置上，形成N型填埋区域BR。
如图1所示，在半导体层SL中，设有注入了P型杂质的源极区域SR、P型阱区域WL1及源极偏移区域SOS与注入了N型杂质的N型阱区域(N型深阱区域DWL)。在图中未示出的区域中，在夹着N型深阱区域DWL而呈对称的位置，设有注入了P型杂质的漏极区域DR、P型阱区域WL1及漏极偏移区域DOS。
在半导体层SL的表层附近，俯视时在源极区域SR及漏极区域DR之间设有场绝缘膜FIF。场绝缘膜FIF例如通过LOCOS(Local Oxidation of Silicon：硅局部氧化)法形成。由此，便可通过廉价的装置很容易地形成场绝缘膜FIF。另外，场绝缘膜FIF也可通过STI(Shallow Trench Isolation：浅槽隔离)法形成。
槽部GT俯视时设在场绝缘膜FIF的内部。如后文所述，除了源极偏移区域SOS及漏极偏移区域DOS以外还设有场绝缘膜FIF，由此便可提高半导体器件SD的耐压。
另外，槽部GT例如沿着半导体衬底SUB的法线方向(Z轴方向)设置。槽部GT沿源极区域SR(或漏极区域DR)延伸的方向(图2的Y方向)等间隔地设有多个。栅电极GE至少设在槽部GT内。本实施方式中，如栅电极GE在俯视时仅设在槽部GT内。由此，便可抑制电场集中在槽部GT的上端附近。而且，在槽部GT的侧面及底面设有栅极绝缘膜GI。在槽部GT内，与栅极绝缘膜GI接触地埋设有栅电极GE。因而，槽部GT构成栅电极结构。
在俯视时与栅电极GE重合的位置上设有通孔VA。本实施方式中，将与半导体层SL等接触的“通孔VA”中与栅电极GE接触的通孔称作“接点GC”。布线IC1经由接点GC与栅电极GE连接。
第1实施方式中，为了稳定地连接于仅设在上述槽部GT内的栅电极GE，接点GC以如下方式配置。此时，接点GC与栅电极GE接触，且在俯视时设在槽部GT内。而且，如图4所示，接点GC在俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离配置。由此，便可抑制接触电阻的上升，并且可提高槽部GT的端部附近的耐压。关于所述接点GC的配置等详细情况将在后文进行详述。
本实施方式中，例如连接于栅电极GE的布线IC1沿图的X方向延伸设置。另外，源极区域SR及漏极区域DR经由设在图中未示出的区域内的通孔VA连接于布线IC1。而且，图中虽未示出，但将通孔VA中与背栅区域BG接触的通孔称为“背栅接点BGC”以进行区别。
图2所示的是第1实施方式中半导体器件SD结构的平面图。图3A、3B、3C所示的是第1实施方式中半导体器件的结构的剖面图，图3A所示的是图2的A-A'线剖面图。图3B所示的是图2的B-B'线剖面图，图3C所示的是图2的C-C'线剖面图。如图2所示，P型源极区域SR及漏极区域DR在半导体层SL中，在俯视时相互沿X方向隔开设置。而且，形成在槽部GT内的栅电极GE相互平行地设置。被注入源极区域SR及漏极区域DR中的P型杂质例如为B(硼)。
也可在俯视时与源极区域SR及漏极区域DR分别重合的方式设置P型阱区域WL1。源极区域SR及漏极区域DR分别以在半导体衬底SUB内由P型阱区域WL1包围的方式而设置，且在俯视时分别设在P型阱区域WL1内。在P型阱区域WL1中，如被注入与源极区域SR及漏极区域DR相同的杂质。
P型源极偏移区域SOS与半导体层SL中的源极区域SR接触。本实施方式中，源极区域SR以在半导体衬底内由源极偏移区域SOS包围的方式而设置，且在俯视时设在源极偏移区域SOS内。而且，源极偏移区域SOS在半导体衬底内经由P型阱区域WL1而与源极区域SR接触。源极偏移区域SOS由比源极区域SR及漏极区域DR低的浓度形成。
P型漏极偏移区域DOS与半导体层SL中的漏极区域DR接触。本实施方式中，漏极区域DR以在半导体衬底内由漏极偏移区域DOS包围的方式而设置，且在俯视时设在漏极偏移区域DOS内。而且，漏极偏移区域DOS在半导体衬底内经由P型阱区域WL1而与漏极区域DR接触。漏极偏移区域DOS与源极偏移区域SOS隔开设置。漏极偏移区域DOS由比源极区域SR及漏极区域DR低的浓度形成。被注入源极偏移区域SOS及漏极偏移区域DOS中的P型杂质例如为B(硼)。
在俯视时(在X方向上)的源极偏移区域SOS及漏极偏移区域DOS之间，设有注入了N型杂质的N型深阱区域DWL。在槽部GT的深度方向(图1的Z方向中的下方向)上，N型深阱区域DWL中与栅极绝缘膜GI相邻的区域即是所谓的沟道区域。在源极偏移区域SOS及漏极偏移区域DOS之间的N型深阱区域DWL中，在Y方向上与槽部GT的侧面所形成的栅极绝缘膜GI相邻的区域具有所谓的沟道区域的作用。
槽部GT设在半导体层SL中在俯视时至少位于源极偏移区域SOS及漏极偏移区域DOS之间。在槽部GT内设有栅极绝缘膜GI及栅电极GE以构成栅电极结构。
槽部GT也可在俯视时进入源极偏移区域SOS或漏极偏移区域DOS侧。如后文所述，N型深阱区域DWL的沟道区域在源极偏移区域SOS及漏极偏移区域DOS之间，沿槽部GT的深度方向延伸而形成。另外，为了获得高耐压，优选槽部GT不与源极区域SR及漏极区域DR接触。
如图2所示，槽部GT在俯视时沿从源极偏移区域SOS朝向漏极偏移区域DOS的源极漏极方向设置。另外，“从源极偏移区域SOS朝向漏极偏移区域DOS的源极漏极方向”即是图中的A-A'线方向(X方向)。而且，槽部GT在俯视时设在源极区域SR及漏极区域DR之间。换言之即是，优选槽部GT的侧面与施加电场的方向平行。
槽部GT沿相对于源极漏极方向垂直的方向(Y方向)相互隔开设置有多个。本实施方式中，例如多个槽部GT等间隔地设置。通过设置多个槽部GT，能够增加沟道区域的面积而不会加大元件的平面面积。
例如，在夹着槽部GT呈对称的位置上配置有源极区域SR及漏极区域DR。另外，槽部GT也可靠近某一个杂质区域而设置。
槽部GT的间隔例如为0.5μm至5μm，其中优选为0.8μm至2.0μm。
槽部GT例如在俯视时为长方形。槽部GT中俯视时端部也可为曲面。即，槽部GT在俯视时也可为椭圆形。另外，槽部GT的侧面优选在俯视时为直线状。
如上所述，源极区域SR、源极偏移区域SOS、漏极区域DR、漏极偏移区域DOS、栅极绝缘膜GI及栅电极GE形成FET(Field EffectTransistor：场效应晶体管)。所述FET也可设置多个，还可交替地配置在对称的位置上。此时，相对于第1栅电极GE，第2栅电极GE设在俯视时夹着第1漏极区域DR而呈对称的位置上。相对于第1漏极区域DR，第2源极区域SR设在俯视时夹着第2栅电极GE而呈对称的位置上。
如图2所示，N型背栅区域BG以在俯视时包围槽部GT(包括栅电极GE及栅极绝缘膜GI)、源极偏移区域SOS、漏极偏移区域DOS、源极区域SR及漏极区域DR的方式而设。N型背栅区域BG例如与源极区域SR及漏极区域DR隔开设置。背栅区域BG设在场绝缘膜FIF的开口部(未示出符号)内。而且，在设计上，槽部GT设置为俯视时相对于背栅区域BG所包围的区域的中心线而呈线对称地配置。
N型背栅区域BG为了使沟道区域的电位稳定化，例如被固定为电源电压。如上所述，当设有多个FET时，以包围形成有具有多个FET的逻辑电路的区域的外侧的方式而设。另外，也可进一步设置N型阱区域(WL2)，使所述N型阱区域(WL2)与在俯视时与N型背栅区域BG重合的位置的下方接触。
图3A、3B、3C所示的是第1实施方式中半导体器件的结构的剖面图。图3A所示的是图2的A-A'线剖面图。
如图3A所示，在上述半导体衬底SUB的上层侧设置有N型填埋区域BR。N型填埋区域BR设在比源极区域SR及漏极区域DR深的位置上。被导入N型填埋区域BR中的N型杂质例如为Sb(锑)。N型填埋区域BR以在俯视时包围FET形成区域的方式而设，例如与N型背栅区域BG电连接。
例如，N型填埋区域BR形成为比N型深阱区域DWL高的浓度。而且，优选N型填埋区域BR中的P型杂质浓度至少高于半导体衬底SUB中的P型杂质浓度。
在半导体衬底SUB上设有半导体层SL。因此，在半导体衬底SUB与半导体层SL之间形成有界面。半导体层SL的膜厚例如为1μm至20μm，优选为5μm至10μm。
而且，如上所述，在半导体层SL中设有P型源极区域SR、P型阱区域WL1、P型源极偏移区域SOS、N型深阱区域DWL、P型漏极区域DR、P型阱区域WL1及P型漏极偏移区域DOS。
P型源极偏移区域SOS及P型漏极偏移区域DOS例如与N型填埋区域BR接触。而且，N型深阱区域DWL例如与N型填埋区域BR接触。在N型深阱区域DWL中例如导入有P(磷)作为N型杂质。
N型深阱区域DWL设在半导体层SL中在俯视时至少位于源极偏移区域SOS及漏极偏移区域DOS之间。而且，从剖面上看，N型深阱区域DWL以与半导体层SL中的槽部GT重合的方式设置。如上所述，N型填埋区域BR形成为浓度比N型深阱区域DWL高。由此，便可抑制电场稳定地集中在槽部GT进入N型填埋区域BR的部分。
如图3A所示，场绝缘膜FIF设在半导体层SL中俯视时位于源极区域SR及漏极区域DR之间。场绝缘膜FIF设在半导体层SL中俯视时与沟道区域重合的位置上。场绝缘膜FIF设在源极偏移区域SOS、N型深阱区域DWL及漏极偏移区域DOS上。在场绝缘膜FIF的开口部(未示出符号)，形成有源极区域SR及漏极区域DR。
而且，如图3A所示，在场绝缘膜FIF及半导体层SL上设有层间绝缘膜IF1。层间绝缘膜IF1例如为SiO2、SiON、SiOC、SiOCH、SiCOH或SiOF等。
场绝缘膜FIF的厚度例如为0.2μm至1μm。
在层间绝缘膜IF1中俯视时与源极区域SR或漏极区域DR重合的位置，设有通孔VA。通孔VA与源极区域SR或漏极区域DR接触。
在层间绝缘膜IF1上设有多条布线IC1。各布线IC1经由通孔VA而与上述的源极区域SR或漏极区域DR连接。
本实施方式中，通孔VA及布线IC1为独立地形成。通孔VA及布线IC1例如包括Al。另外，通孔VA及布线IC1也可由不同的材料形成。通孔VA或布线IC1例如也可为Cu或W。除此以外，也可在通孔VA的侧面与底面以及布线IC1的底面及上表面设有阻隔金属层(图中未示出)。
图3B所示的是图2的B-B'线剖面图。如图3B所示，槽部GT在俯视时设在源极偏移区域SOS及漏极偏移区域DOS之间。槽部GT以贯穿设在源极区域SR及漏极区域DR之间的场绝缘膜FIF的方式设置。
在槽部GT的侧面及底面设有栅极绝缘膜GI。栅极绝缘膜GI例如具有硅的热氧化膜。通过热氧化形成栅极绝缘膜GI，由此便可抑制在槽部GT的侧面及底面形成针孔。另外，栅极绝缘膜GI也可由多层形成。
栅极绝缘膜GI的膜厚例如为100nm至1μm，优选为300nm至500nm。上述槽部GT的底面例如从半导体衬底SUB的上表面形成至栅极绝缘膜GI的膜厚的至少两倍的深度为止。
栅电极GE与栅极绝缘膜GI接触。本实施方式中，槽部GT的内部由栅电极GE所填埋。此外，栅电极GE在俯视时仅设在槽部GT内。栅电极GE在俯视时不会突出到槽部GT的外侧。换言之即是，俯视时从槽部GT外侧的位置上看，栅电极GE并非从槽部GT的内部一体形成。在俯视时，栅电极GE的上端部附近以不会延伸至半导体层SL的表面的方式而构成。在俯视时，在半导体层SL的表面附近，栅电极GE的上端部附近以不会延伸到与源极偏移区域SOS、漏极偏移区域DOS及N型深阱区域DWL重合的位置上的方式，而设在槽的上端部更内侧的位置。由此，便可抑制电场集中在槽部GT的上端附近。
栅电极GE例如为多晶硅。所述多晶硅的栅电极GE通过CVD(Chemical VaporDeposition：化学气相沉积)法形成。由此，能够在槽部GT内稳定地填埋栅电极GE。
槽部GT在俯视时设在场绝缘膜FIF的内侧。换言之即是，场绝缘膜FIF的开口部(未示出符号)设在与槽部GT隔开的位置上。即，源极区域SR及漏极区域DR形成在与栅电极GE隔开的位置上。由此，便可使FET实现高耐压化。另外，也可仅使漏极区域DR形成在与栅电极GE隔开的位置上。
槽部GT的底面进入N型填埋区域BR。本实施方式中，槽部GT的底面形成在比N型填埋区域BR的上表面更深的位置。由此，所述槽部GT的底面进入填埋区域BR的部分不具有P型沟道区域的作用。因此，能够抑制电场集中在所述槽部GT的底面进入填埋区域BR的部分。
槽部GT的下端侧的角部也可为R形状。本实施方式中，例如通过热氧化形成上述的栅极绝缘膜GI，由此，便可使槽部GT的下端侧的角部形成为R形状。另外，所述角部也可为直角。
如图3B所示，在半导体层SL、场绝缘膜FIF及栅电极GE上设有层间绝缘膜IF1。在层间绝缘膜IF1中俯视时与栅电极GE重合的位置上设有接点GC(通孔VA)。接点GC与栅电极GE接触。例如多个接点GC与一个槽部GT中所设的栅电极GE接触。在层间绝缘膜IF1中俯视时与栅电极GE重合的位置上设有布线IC1。所述布线IC1经由接点GC连接于栅电极GE。
图3C所示的是图2的C-C'线剖面图。如图3C所示，第1实施方式中，与槽部GT的侧面接触的区域中的、从半导体层SL的上表面到填埋区域BR的上表面为止的区域为沟道区域。沿垂直于源极漏极方向的方向(C-C'线方向)设置有多个槽部GT。例如，多个槽部GT沿所述方向等间隔地配置。通过采用所述结构，能够增加沟道区域的面积而不会扩大半导体器件SD的平面面积。即，可降低半导体器件SD的导通电阻。
在图中未示出的区域，在层间绝缘层IF1及布线IC1上，也可进一步形成有多个布线层。即，也可形成多层布线结构。在多层布线结构的最上层，例如也可形成有凸块电极(图中未示出)或Cu柱(图中未示出)。
下面通过图4、图5说明槽部GT及接点GC的配置及形状。图4所示的是将图3C进行放大的示意剖面图。在图4中，垂直于源极漏极方向(X方向)的方向(Y方向)为横方向。本实施方式中，从槽部GT的Y方向的中心线Yc将Y方向设为“第1方向”，将第1方向的相反方向设为“第2方向”。
如图4所示，在第1方向上，栅电极GE在俯视时也不会突出到槽部GT的外侧。接点GC与栅电极GE的上端接触。
本实施方式中，例如从剖面上看，在栅电极GE中槽部GT的上端部形成有凹部。所述凹部被称作所谓的“接缝”。所述凹部多形成在栅电极GE的中心部。当在所述凹部内配置有接点GC时，有可能在栅电极GE的凹部与接点GC之间形成微小的空洞。因此，接触电阻有可能会上升。
因此，第1实施方式中，从剖面上看，接点GC相对于栅电极GE内的中心线Yc而与例如垂直于源极漏极方向的第1方向偏离配置。以避开上述的栅电极GE的凹部的方式与接点GC连接。由此，便可抑制接触电阻的上升。
而且，接点GC的中心从栅电极GE的凹部偏离地形成。由此，至少能够缩小接点GC中与栅电极GE的凹部重合的区域。换言之即是，能够增大良好的接点面积。
另外，栅电极GE的凹部形状有可能视制造条件而变化。也可在一部分或整个半导体器件SD上设置不具有凹部的栅电极GE。换言之即是，栅电极GE的凹部未必需要形成。第1实施方式中，假定在栅电极GE上形成有凹部的情况，并有意识地错开来形成接点GC。由此，无论栅电极GE的形状如何，均能稳定地抑制接触电阻的上升。另外，接点GC配置的详细情况将在后文详述。
此外，接点GC在俯视时设在槽部GT内。换言之即是，接点GC也不会突出到槽部GT的外侧。当接点GC因未对准而比槽部GT突出时，因接点GC靠近半导体层SL中的槽部GT的端部附近，因而电场有可能集中在所述端部附近。因此，接点GC在俯视时设在槽部GT内，由此便可抑制电场集中在半导体层SL中的槽部GT的端部附近。
而且，栅电极GE中第1方向的上端宽度WEU比下端宽度WED宽。由此，即使接点GC与栅电极GE的中心偏离配置，也能够抑制接点GC比栅电极GE突出到外侧。即，能够稳定地使接点GC连接到栅电极GE。另外，槽部GT的上端宽度也可小于或等于槽部的下端宽度。
栅电极GE形成在场绝缘膜FIF的上表面以下的位置。栅电极GE的上端位于半导体层SL的上表面之上。
本实施方式中，例如栅电极GE在半导体层SL的上表面的上方，并向第1方向及相反的第2方向扩展。栅电极GE的侧面以与槽部GT接触的半导体层SL的上端角部为中心而呈圆弧状倾斜。栅电极GE的上端宽度WEU比栅电极GE中半导体层SL上表面的位置的宽度大。所述形状通过在后述的制造工序中，使场绝缘膜FIF中形成在槽部GT的位置上的开口的宽度比槽部GT上端的宽度大。
本实施方式中，随着栅电极GE的宽度变大，栅电极GE的凹部有变深的倾向。因此，通过仅使栅电极GE的上部扩展，能够加宽栅电极GE的上端宽度而不会加深栅电极GE的凹部。
具体而言，栅电极GE的上端宽度WEU比下端宽度WED宽1.3至2.5倍。通过将栅电极GE的上端宽度WEU设为大于等于上述下限值，便可抑制接点GC比栅电极GE突出到外侧。而且，通过将栅电极GE的上端宽度WEU设为小于等于上述上限值，便可抑制电场集中在槽部GT的上端附近。
另外，如上所述，栅电极GE在俯视时仅设在槽部GT内，因此栅电极GE的上端宽度WEU小于等于槽部GT的宽度WGT。具体而言，槽部GT的宽度WGT例如为0.5μm至5μm，优选为0.6μm至1.6μm。因此，上述栅电极GE的上端宽度WEU为0.5μm至5μm，优选为0.6μm至1.6μm。
而且，栅电极GE中第1方向或与第1方向相反的第2方向的端部与半导体层SL的上表面的隔开距离不低于栅极绝缘膜GI的膜厚。换言之即是，栅电极GE的上端位于从半导体层SL的上表面至少高出栅极绝缘膜GI的膜厚或以上的位置。当栅极绝缘膜GI与场绝缘膜FIF的边界不明确时，此处作为基准的“栅极绝缘膜GI的膜厚”是通过延伸出与半导体层SL的上表面平行的线时与栅极绝缘膜GI的侧面间的距离来定义。由此，栅电极GE的端部不会比栅电极GE中的槽部GT内的部分更靠近半导体层SL。因此，可抑制电场集中在槽部GT的上端部附近。
此外，场绝缘膜FIF的厚度如比栅极绝缘膜GI的膜厚大。
下面通过图5、图6及图7对接点GC的配置情况进行详细说明。图5所示的是没有发生未对准时的接点的配置的平面图。图6所示的是发生未对准时的接点的配置的平面图。图7所示的是发生未对准时的槽部的配置的平面图。
而且，图5至图7仅示意性地表示栅电极GE、槽部GT及背栅BG附近。图5及图6表示第1实施方式的接点GC的配置的一例。图5及图6所示的槽部GT是在所设置的多个槽部GT中例如位于中心的槽部GT。
另外，在图5至图7中，将上方向设为垂直于源极漏极方向的第1方向。而且，后述的各种距离是以第1方向为正的值。
如图5所示，接点GC相对于同一个栅电极GE而设有多个。接点GC中的第1接点GC1在俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离配置。另一方面，第2接点GC2与与第1方向相反的第2方向偏离配置。如前所述，例如第1接点GC1及第2接点GC2夹着栅电极GE的中心而相互隔开设置。由此，在后述的接点形成工序中，即使在某个方向发生未对准的情况下，也能稳定地使接点GC连接到栅电极GE。
本实施方式中，例如第1接点GC1及第2接点GC2配置成锯齿状。相邻的第1接点GC1及第2接点GC2之间的距离隔开规定的距离。由此，若因接点的未对准而导致实际配置在接缝上，某一接点会成为正常的电阻值，从而可向栅电极供给稳定的电位。
如上所述，图5表示没有发生未对准的情况。即，配置完全符合设计要求。此时，例如，第1接点GC1及第2接点GC2相对于槽部GT内的中心线Yc而呈对称地配置。另外，栅电极GE的中心线等于槽部GT内的中心线Yc。
如图5所示，以第1接点GC1的中心向第1方向偏离规定的距离dGC而配置。第2接点GC2的中心也偏离-dGC而配置。并且，接点-槽部中心间的距离dGC及第1接点GC1的中心与第2接点GC2的中心之间的距离lCS满足公式(3)的条件：
公式(3)：dGC＝lCS/2
而且，接点GC的直径ΦGC至少小于槽部GT的宽度WGT。接点GC的直径更理想的是小于槽部GT的宽度WGT的1/2倍。由此，便可确实抑制接点GC突出到槽部GT的外侧。
而且，如图5所示，相对于槽部GT而平行地设有背栅区域BG。在背栅区域BG内设有背栅接点BGC。背栅接点BGC与背栅区域BG接触。背栅接点BGC设在与栅电极GE接触的接点GC等通孔VA相同的层上。在没有发生未对准的情况下，例如背栅接点BGC的中心在俯视时与背栅区域BG内的中心线重合。
另外，以下作为基准的“背栅区域BG内的中心线”，是指俯视时沿源极漏极方向延伸的背栅区域BG内的中心线。而且，如上所述，背栅区域BG是场绝缘膜FIF的非形成区域。因此，所述背栅区域BG内的中心线也可规定为场绝缘膜FIF非形成区域的中心线。
在没发生未对准的情况下，与上述栅电极GE接触的接点GC配置在与规定的背栅区域BG内的中心线(作为基准)的距离为dGB的位置上。而且，槽部GT内的中心线配置在与规定的背栅区域BG内的中心线(作为基准)的距离为dT的位置上。因此，接点-槽部中心间的距离dGC、接点-背栅区域间的距离dGB及槽部-背栅区域间的距离dT满足公式(4)的条件：
公式(4)：dGC＝dGB-dT
图6及图7所示的是接点GC、背栅接点BGC及槽部GT发生了未对准的情况。在图6及图7中，例如接点GC、背栅接点BGC及槽部GT与图5所示的情况相比朝第1方向偏离。
在图6中，背栅接点BGC因未对准而比背栅区域BG内的中心线更偏离于第1方向而配置。本实施方式中，将背栅接点BGC的中心在俯视时从背栅区域BG内的中心线与第1方向偏离的偏离量设为“背栅偏离量ΔdVA”。所述背栅偏离量ΔdVA也可基于场绝缘膜FIF的非形成部的中心线而求出。
而且，在图6中，例如槽部GT也因未对准而配置在第1方向上与规定的背栅区域BG内的中心线(作为基准)的距离为DT的位置上，其中，距离DT与设计上的距离dT不同。所述槽部-背栅区域间的距离DT相对于设计上的距离dT而包括因未对准造成的槽部偏离量ΔdT。即，距离DT如公式(5)所示：
公式(5)：DT＝dT+ΔdT
而且，在设计上，槽部GT在俯视时相对于背栅区域BG所包围的区域的中心线而线对称地配置。因此，因上述槽部GT的未对准造成的槽部偏离量ΔdT可通过以下说明的方法求出。
如图7所示，多个槽部GT因未对准而相对于背栅区域BG与第1方向偏离配置。槽部偏离量ΔdT通过配置有槽部GT的区域的中心线在俯视时从背栅区域BG所包围的区域的中心线而与第1方向偏离的偏离量而求出。另外，如上所述，背栅区域BG所包围的区域也可将场绝缘膜FIF的非形成部作为基准。
在设有多个槽部GT的情况下，本实施方式中所述的“配置有槽部GT的区域的中心线”是指包括所有多个槽部GT的矩形区域的中心线。在设有多个槽部GT的情况下，“背栅区域BG所包围的区域的中心线”原则上不同于上述的“背栅区域BG内的中心线”。另外，当一个槽部GT在设计上设在背栅区域BG所包围的区域的中心时，“配置有槽部GT的区域的中心线”也可等同于槽部GT内的中心线。
图6中，接点GC例如因未对准而配置在第1方向上与规定的背栅区域BG内的中心线(作为基准)的距离为DGB的位置上，其中，距离DGB与设计上的距离dGB不同。与设计上的距离dGB相比，所述接点-背栅区域间的距离DGB包括因未对准造成的偏离量。本实施方式中，接点GC因未对准而偏离背栅区域BG的偏离量等于设在同一层上的通孔VA的偏离量。即，接点GC偏离背栅区域BG的偏离量等于上述背栅偏离量ΔdVA。因此，距离DGB如公式(6)所示：
公式(6)：DGB＝dGB+ΔdVA
而且，当将第1接点GC1的中心在俯视时从槽部GT内的中心线向第1方向偏离的偏离量设为第1偏移量DOF1时，第1偏移量DOF1可使用接点-背栅区域间的距离DGB及槽部-背栅区域间的距离dT，并如公式(7)所示：
公式(7)：DOF1＝DGB-DT
根据上述公式(4)至公式(7)，第1偏移量DOF1满足公式(8)的条件：
公式(8)：DOF1＝dGC+ΔdVA-ΔdT
第1实施方式中，在设计上，第1接点GC1有意在俯视时相对于槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离配置。关于设计上的接点-槽部中心间的距离dGC，至少要满足dGC＞0的条件。因此，第1实施方式中，无论是否存在未对准，第1接点GC1的第1偏移量DOF1至少满足公式(1)的条件：
公式(1)：DOF1＞ΔdVA-ΔdT
在满足上述公式(1)的条件后，即使在接点GC或槽部GT发生未对准的情况下，也能使接点GC避开栅电极GE的凹部而连接于栅电极GE。另外，也可考虑如下情况，即：通过使接点GC及槽部GT相互向反方向偏离，使接点GC靠近栅电极GE的凹部而配置。但是，此时通过满足上述公式(1)的条件，至少也能缩小接点GC中与栅电极GE的凹部重合的区域。因此，与在设计上将接点GC配置于槽部GT内的中心线上的情况相比，至少能够抑制接触电阻的上升。
而且，如上所述，当在设计上，第1接点GC1及第2接点GC2相对于槽部GT内的中心线而呈对称地配置时，满足公式(3)的条件。因此，根据公式(3)及公式(7)，第1接点GC1的第1偏移量DOF1满足公式(2)的条件：
公式(2)：DOF1＝lCS/2+ΔdVA-ΔdT
在满足上述公式(2)的条件后，即使在接点GC或槽部GT发生了未对准的情况下，第1接点GC1或第2接点GC2中的一个接点GC必然不会与栅电极GE的凹部重合。因此，可使接点GC稳定地连接于栅电极GE。
上述第1接点GC1的第1偏移量DOF1、背栅偏离量ΔdVA、槽部偏离量ΔdT及第1接点GC1的中心与第2接点GC2的中心之间的距离lCS可通过SEM(Scanning ElectronMicroscope：扫描电子显微镜)等来计测。
下面通过图3A、3B、3C、图4、图8A、8B、8C至图22来说明第1实施方式中半导体器件SD的制造方法。图8A、8B、8C至图22所示的是用于说明第1实施方式中半导体器件SD的制造方法的剖面图。第1实施方式中半导体器件SD的制造方法包括以下的工序。向半导体层SL上相互隔开的位置导入P型杂质，形成源极偏移区域SOS及漏极偏移区域DOS(偏移区域形成工序)。其次，在半导体层SL中在俯视时至少位于源极偏移区域SOS及漏极偏移区域DOS之间的位置，沿俯视时从源极偏移区域SOS朝向漏极偏移区域DOS的方向形成槽部GT(槽部形成工序)。接着，在槽部GT的侧面及底面形成栅极绝缘膜GI(栅极绝缘膜形成工序)。接着，以与半导体层SL上及槽部GT中的栅极绝缘膜GI接触的方式，形成导电性材料，并除去导电性材料的表层，由此至少在槽部GT内形成栅电极GE(栅电极形成工序)。接着，向半导体层SL中与源极偏移区域SOS接触的位置、及与漏极偏移区域DOS接触并与源极偏移区域SOS隔开的位置，导入浓度比源极偏移区域SOS及漏极偏移区域DOS高的P型杂质，分别形成源极区域SR及漏极区域DR(源极漏极区域形成工序)。然后，在半导体层SL及栅电极GE上形成层间绝缘膜IF1。接下来，在层间绝缘膜IF1中俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离的位置，且以俯视时配置在槽部GT内的方式，形成与栅电极GE接触的接点GC(接点形成工序)。以下进行详细说明。
首先，如图8A、图8B及图8C所示，在后述的偏移区域形成工序之前，向半导体衬底SUB中导入N型杂质，形成N型填埋区域BR(填埋区域形成工序)。另外，如上所述，半导体衬底SUB例如为P型的硅衬底。而且，作为N型杂质，例如为Sb(锑)。
在所述填埋区域形成工序之后，通过CVD法，使P型半导体层SL在半导体衬底SUB上外延成长。作为各原料，例如作为硅原料，使用三氯硅烷(SiHCl3)，作为P型杂质原料，使用乙硼烷B2H6)。
接下来，如图9A、图9B及图9C所示，在半导体层SL上形成光致抗蚀剂层(图中未示出)。通过曝光及显影，选择性地除去光致抗蚀剂层。接下来，通过离子注入，将所述光致抗蚀剂层作为掩模，向半导体层SL中的源极偏移区域SOS及漏极偏移区域DOS的注入区域(IR1)注入P型杂质。而且，向半导体层SL中的N型深阱区域DWL的注入区域(IR2)注入N型杂质。P型杂质例如为B(硼)。N型杂质例如为P(磷)。接着，通过灰化除去光致抗蚀剂层。此时，也可在半导体层SL上形成有自然氧化膜NO。
接着，如图10A、图10B及图10C所示，进行热处理，使上述P型杂质及N型杂质活化。此时，所述杂质在半导体层SL中进行热扩散。
如上所述，向半导体层SL中相互隔开的位置导入P型杂质，以形成源极偏移区域SOS及漏极偏移区域DOS(以上为偏移区域形成工序)。而且，此时也形成阱区域DWL。
其次，如图11A、图11B及图11C所示，在后述的槽部形成工序之前，至少在半导体层SL中俯视时的源极区域SR及漏极区域DR之间的位置形成场绝缘膜FIF(场绝缘膜形成工序)。例如，如以下所示，通过LOCOS法形成场绝缘膜FIF。在半导体层SL上形成SiN膜(图中未示出)。接着，通过选择性地除去SiN膜，仅使SiN膜中俯视时形成源极区域SR及漏极区域DR的区域残存。接下来进行热氧化。然后除去SiN膜。由此，在半导体层SL中俯视时形成源极区域SR及漏极区域DR的区域，以具有开口部(未示出符号)且覆盖开口部以外的方式形成场绝缘膜FIF。
接着，如图12A、图12B及图12C所述，在半导体层SL上及场绝缘膜FIF上，形成掩模层ML1及掩模层ML2。也可在场绝缘膜FIF的开口形成氧化膜(未示出符号)。优选在对半导体层SL进行蚀刻的条件下，掩模层ML1及掩模层ML2为蚀刻率比半导体层SL低的材料。具体而言，掩模层ML1为SiN，掩模层ML2为SiO2。通过至少设置掩模层ML1，在后述的栅极绝缘膜形成工序中，便可抑制半导体层SL1的氧化。
然后，同样在图12A、图12B及图12C中，通过选择性地除去掩模层ML1及掩模层ML2，在形成槽部GT的区域形成开口部(图中未示出)(槽部形成工序)。所述开口部形成在半导体层SL中在俯视时至少位于源极偏移区域SOS及漏极偏移区域DOS之间的位置。而且，所述开口部的俯视形状在俯视时为沿从源极偏移区域SOS朝向漏极偏移区域DOS的方向具有长边的长方形。接着，例如通过RIE(Reactive Ion Etching：活性离子蚀刻)法，将所述掩模层ML1及掩模层ML2作为掩模而形成槽部GT。
在所述槽部形成工序中，使槽部GT在俯视时形成在场绝缘膜FIF的内部。由此，能够提高半导体器件SD的耐压。
本实施方式中，图13所示的是图12C的放大图。如图13所示，在所述槽部形成工序中，槽部GT的侧面也可较掩模层ML1的端部沿横向蚀刻。而且，在槽部形成工序中，使槽部GT的底面进入填埋区域BR中。由此，如上所述，便可抑制电场的集中在所述槽部GT的底面进入填埋区域BR的部分。
如上所述，在半导体层SL中在俯视时至少位于源极偏移区域SOS及漏极偏移区域DOS之间的位置，沿俯视时从源极偏移区域SOS朝向漏极偏移区域DOS的方向形成槽部GT。
本实施方式中，图14所示的是图13的后工序的图。如图14所示，在槽部形成工序之后且在后述的栅极绝缘膜形成工序之前，除去一部分场绝缘膜FIF，使槽部GT中场绝缘膜FIF的开口宽度比槽部GT中位于半导体层SL上端的部分的宽度大。换言之即是，在槽部GT内，使场绝缘膜FIF的开口宽度比半导体层SL的开口宽度大。由此，如后文所述，能够使栅电极GE的上端宽度宽于下端宽度。
此时，例如通过湿式蚀刻选择性地除去一部分场绝缘膜FIF。另外，当场绝缘膜FIF及掩模层ML2由同一材料形成时，掩模层ML2也会受到蚀刻。
接着，如图15A、图15B及图15C所示，在槽部GT的侧面及底面形成栅极绝缘膜GI(栅极绝缘膜形成工序)。
在所述栅极绝缘膜形成工序中，通过使槽部GT的侧面及底面热氧化，从而形成栅极绝缘膜GI。由此，能够稳定地形成无针孔的栅极绝缘膜GI。
本实施方式中，图16所示的是将图15C进行放大的剖面图。如图16所示，通过热氧化，沿着槽部GT的侧面及底面使栅极绝缘膜GI成长。栅极绝缘膜GI将与槽部GT接触的半导体层SL的上端角部作为中心而倾斜地形成为圆弧上。由此，能够使栅电极GE在半导体层SL的上表面的上方，向第1方向及相反的第2方向扩展而形成。
通过调整图14所示的工序中场绝缘膜FIF的开口宽度与所述栅极绝缘膜形成工序中栅极绝缘膜GI的膜厚，从而调节后述的栅电极GE的上端宽度。
接着，如下文所示，至少在槽部GT内形成栅电极GE(栅电极形成工序)。如图17A、图17B及图17C所示，以与半导体层SL上及槽部GT中栅极绝缘膜GI接触的方式形成导电性材料CM。本实施方式中，例如通过CVD法，在掺杂P型杂质的同时一边形成多晶硅，以作为导电性材料CM。另外，优选形成所述导电性材料CM至槽部GT的内部全部被填埋为止。
本实施方式中，图18所示的是将图17C进行放大的剖面图。如图18所示，导电性材料CM沿着槽部GT的形状而成长。两侧的导电性材料CM在槽部GT的中心逐渐接合，然后，整个槽部GT填埋于导电性材料中。此时，在槽部GT的上端中心部，有可能形成导电性材料CM的凹部。
图19表示图18的后工序。如图19所示，在所述栅电极形成工序中，例如通过干式蚀刻除去导电性材料CM的表层。而且，通过所谓的回蚀刻，从导电性材料CM的表层侧进行除去，并使导电性材料CM仅残存在槽部GT内。此时，导电性CM的凹部残存在槽部GT的上端中心部。
本实施方式中，除去导电性材料CM的表层的其他方法还有CMP(ChemicalMechanical Polishing)法。因此，在CMP法中，槽部GT的上端得以平坦化，因而在上述槽部GT的上端不会形成凹部。但是，由于CMP装置价格昂贵，所以面临着CMP装置的运营成本较高的问题。
与此相对，当使用干式蚀刻时，在槽部GT的上端中心部，残存有导电性CM的凹部。但是，干式蚀刻装置的价格比CMP装置低廉，干式蚀刻装置的运营成本也较低。而且，所述干式蚀刻装置可连结于用于形成上述导电性材料CM的CVD装置。
在上述栅电极形成工序中，例如仅在槽部GT内形成栅电极GE。由此，便可抑制电场集中在槽部GT的上端。
此时，在第1实施方式中，通过将接点GC配置在规定的位置，无论有无栅电极GE的凹部，均能抑制接触电阻的上升。即，第1实施方式中，并不取决于用于除去导电性材料CM的表层的装置。因此，第1实施方式中，可在除去所述导电性材料CM的表层的工序中使用干式蚀刻。由此，能够以低成本来制造半导体器件SD。
接下来，图20表示图19的后工序。如图20所示，在栅电极形成工序中，仅对导电性材料CM的表层进行热氧化。由此，便可形成热氧化层GO。此时，对受到氧化的区域进行调整，使导电性材料CM残存在从半导体层SL的上表面到场绝缘膜FIF之间的位置。
接着，如图21A、图21B、图21C及图22所示，通过湿式蚀刻将上述已氧化的导电性材料CM的表层除去。然后，例如通过湿式蚀刻将掩模层ML2及掩模层ML1除去。通过以上操作，在俯视时仅在槽部GT内形成栅电极GE(以上为栅电极形成工序)。此时，栅电极GE表面的氧化层被除去而实现平滑化。因此，可降低栅电极GE与接点GC的接触电阻。
接着，如图3A、图3B及图3C所示，将场绝缘膜FIF、栅极绝缘膜GI及栅电极GE或光致抗蚀剂层作为掩模而导入P型杂质，以形成P型阱区域WL1、源极区域SR及漏极区域DR。而且，将光致抗蚀剂层作为掩模而形成N型阱区域(WL2)及背栅区域BG。
此外，如图3A、图3B及图3C所示，例如通过CVD法，在半导体层SL、场绝缘膜FIF及栅电极GE上形成层间绝缘膜IF1。
接着，在层间绝缘膜IF1中俯视时与栅电极GE、背栅区域BG、源极区域SR或漏极区域DR重合的位置上形成接触孔(图中未示出)。此时，在层间绝缘膜IF1中俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而向第1方向偏离的位置，形成连接于栅电极GE的接触孔(图中未示出)。
然后，在层间绝缘膜IF1上及接触孔内，形成金属。所述金属例如包括Al。接着，通过选择性地除去所述金属，使通孔VA(接点GC)及布线IC1形成为一体。
此时，如图4所示，在层间绝缘膜IF1中俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离的位置，且以俯视时配置在槽部GT内的方式，形成与栅电极GE接触的接点GC。由此，以偏离栅电极GE的凹部的方式形成接点GC的中心(以上为接点形成工序)。
另外，所述接点形成工序也可通过镶嵌法进行。而且，布线IC1也可通过镶嵌法形成。
此外，也可在层间绝缘层IF1及布线IC1上形成多个布线层，从而形成多层布线结构。也可在多层布线结构的最上层形成例如电极焊盘EP、凸块电极(图中未示出)或Cu柱(图中未示出)。
如上所述，便可形成第1实施方式中的半导体器件SD。
接下来说明第1实施方式的效果。
首先，对在槽部GT的内部设有栅电极GE的晶体管的结构中的课题进行说明。作为第一个课题，当在栅电极GE的凹部上配置有接点GC时，有两个原因可能使接触电阻上升。
首先，栅电极GE的凹部附近的电阻有可能较高被作为第1原因。当在此种凹部内配置有接点GC时，有可能会在栅电极GE的凹部与接点GC之间形成微小的空洞。因所述空洞有时可能导致无法实现完整的欧姆连接。接触电阻有可能因这样的第1原因而上升。而且，因成膜中的气体残存在空洞内，也有可能在制造后产生不良。
第2原因是考虑到接点GC的纵横比因凹部而上升。
图23所示的是接点GC的纵横比与接触电阻的关系的图。在图23中，接点GC的纵横比是指接点GC的高度相对于接点GC的直径的比率(高度/直径)。接点GC的高度相当于层间绝缘膜IF1的厚度。
如图23所示，随着接点GC的纵横比上升，接触电阻趋于不均衡。当接点GC的纵横比未到规定值时，接触电阻成为规定范围内的值。另一方面，当接点GC的纵横比等于或超过了规定值时，接触电阻较高，且偏差较大。
当在栅电极GE的上端形成有凹部时，凹部上的层间绝缘膜IF1形成得较厚相当于凹部的深度量。当接点GC配置在所述凹部上时，接点GC的纵横比实际实质上变高。此时，如图23所示，接触电阻较高，且偏差较大。
根据上述的两个原因，当在栅电极GE的凹部上配置有接点GC时，接触电阻有可能上升。
此外，作为第二个课题，当接点GC因未对准而较槽部GT突出时，接点GC靠近半导体层SL中的槽部GT的端部附近，由此，电场有可能集中。此时，半导体器件SD的耐压变低。
与此相对，根据第1实施方式，连接于栅电极GE的接点GC在俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离配置。即，以避开如上所述的栅电极GE的凹部的方式连接接点GC。由此，便可抑制接触电阻的上升。
此外，接点GC与第1方向偏离配置，并且在俯视时设在槽部GT内。换言之即是，接点GC也不会突出到槽部GT的外侧。因此，便可抑制电场集中在半导体层SL中的槽部GT的端部附近。
综上所述，根据第1实施方式，能够在抑制接触电阻上升的同时，提高槽部GT的端部附近的耐压。
下面通过图24A、24B、24C、24D，在与比较例进行对比的同时，说明第1实施方式的优选形态。图24A、24B、24C、24D所示的是用于说明第1实施方式的优选形态的剖面图。图24A、24B、24C、24D是分别将相当于图3C的部分放大的剖面图。图24A表示比较例1，图24B表示比较例2，图24C表示比较例3，而且，图24D表示第1实施方式的优选形态。
本实施方式中，形成在栅电极GE上端的凹部的形状取决于槽部GT的宽度。随着槽部GT的宽度变宽，栅电极GE的凹部有变深的倾向。
图24A的比较例1中，槽部GT从上端至下端以所需的宽度(例如固定的宽度)形成。另一方面，接点GC与槽部GT内的中心线偏离配置。所述比较例1中，接点GC有可能因未对准而突出到槽部GT的外侧。此时，如上所述，由于接点GC靠近半导体层SL中的槽部GT的端部附近而有可能导致电场集中。
图24B的比较例2中，槽部GT从上端至下端以所需的较窄的宽度形成，以使栅电极GE的凹部变浅。接点GC配置在槽部GT内的中心线上。在所述比较例2的情况下，也与比较例1同样地，接点GC有可能突出到槽部GT的外侧。而且，比较例2中，栅电极GE的凹部有时会残存，因此上述接触电阻有可能会上升。
图24C的比较例3中，即使存在未对准的情况下，槽部GT从上端至下端以所需的较宽的宽度(例如固定的宽度)形成，以使接点GC也不会突出到槽部GT的外侧。另外，图24C表示引起未对准的情况。比较例3中，由于槽宽GT较宽，因此栅电极GE的凹部有可能形成得较深。此时，接点GC的纵横比实质上变高。因此，如图23所示，比较例3中，接触电阻较高，且偏差较大。
图24D表示第1实施方式的优选形态。此时，栅电极GE中第1方向的上端宽度宽于下端宽度。由此，第1实施方式中，即使接点GC偏离槽部GT的中心线而配置，也能抑制接点GC突出到栅电极GE的外侧。因此，根据第1实施方式的优选形态，便可稳定地使接点GC连接到栅电极GE。
(第2实施方式)
图25所示的是第2实施方式中半导体器件SD结构的透视图。第2实施方式除了连接于栅电极GE的布线IC1的配置不同以外，与第1实施方式相同。以下进行详细说明。
如图25所示，连接于栅电极GE的布线IC1也可朝着从源极区域SR朝向漏极区域DR的源极漏极方向(Y方向)设置。换言之即是，布线IC1沿与槽部GT的长边方向平行的方向设置。
而且，连接于栅电极GE的布线IC1在俯视时与沟道区域重合的位置相互隔开。第2实施方式中，所述布线IC1中俯视时与沟道区域重合的面积小于第1实施方式。
另外，第2实施方式中，源极区域SR及漏极区域DR经由图中未示出的区域中所设的通孔(图中未示出)而连接于位于布线IC1上方的布线(图中未示出)。
根据第2实施方式，能够获得与第1实施方式同样的效果。
本实施方式中，在连接于栅电极GE的布线IC1设在俯视时与沟道区域重合的位置上时，沟道区域的电场有可能受到影响。例如，与栅电极GE覆盖槽部GT之间的情况同样的，电场有可能集中在槽部GT的上端附近。
对此，根据第2实施方式，连接于栅电极GE的布线IC1沿与槽部GT的长边方向平行的方向延伸设置。由此，通过布线IC1的电位，便可抑制沟道区域的电场受到影响。
(第3实施方式)
图26所示的是第3实施方式中半导体器件SD结构的剖面图。第3实施方式除了在同一半导体层SL上形成有未设槽部GT的通常的FET以外，与第1实施方式相同。以下进行详细说明。
图26是将图3B的剖面表示到其他区域的图。在图26中，左侧的晶体管是与第1实施方式同样的第1晶体管。第1晶体管与第1实施方式同样地，具有P型的第1源极区域SR、第1漏极区域DR、P型源极偏移区域SOS与漏极偏移区域DOS、以及设在槽部GT内的第1栅极绝缘膜GI与第1栅电极GE。
在第1晶体管的外侧设有N型背栅区域BG。在N型背栅区域BG的下方设有N型深阱区域DWL。
在图26中，第2晶体管设在与第1晶体管相同的半导体层SL上，且设在俯视时与第1晶体管不同的位置上。第2晶体管例如是未形成槽部GT的通常的MISFET(Metal InsulatorSemiconductor FET：金属绝缘半导体场效应晶体管)结构。
作为通常的FET的第2晶体管也可设有多个。本实施方式中，作为第2晶体管，例如设有N沟道型FET与P沟道型FET。例如，与第1晶体管相邻地设有N沟道型FET即第2晶体管。此外，与N沟道型FET相邻地设有P沟道型FET即第2晶体管。
图中右侧的P沟道型FET即第2晶体管具有：P型的第2源极区域SR1与第2漏极区域DR1、第2栅极绝缘膜(未示出符号)及第2栅电极GE1。P型的第2源极区域SR1及第2漏极区域DR1在半导体层SL上相互隔开设置。也可与P型的第2源极区域SR1及第2漏极区域DR1相邻地设有延长区域(图中未示出)。
第2栅极绝缘膜设在由P型的第2源极区域SR1及第2漏极区域DR1所夹着的位置上。而且，第2栅电极GE1设在第2栅极绝缘膜上。在第2栅电极GE1的侧壁上设有侧壁绝缘膜SW。
本实施方式中，对第2晶体管的第2源极区域SR1及第2漏极区域DR1导入与第1晶体管的第1源极区域SR及第2漏极区域DR相同的杂质。P型杂质例如为B(硼)。由此，能够简化制造工序。
N沟道型FET即第2晶体管与P沟道型FET同样地，具有N型的第2源极区域SR2与第2漏极区域DR2、第2栅极绝缘膜(未示出符号)及第2栅电极GE2。
此外，如图26所示，元件隔离区域具有如下结构。
元件隔离用槽部DIT设在第1晶体管与第2晶体管之间。元件隔离用槽部DIT以与第1晶体管中所设的槽部GT相同的深度而形成。另外，在第2晶体管中的P沟道型FET与N沟道型FET之间，也可不设置所述元件隔离用槽部DIT。
沟槽绝缘膜(未示出符号)覆盖元件隔离用槽部DIT的侧面及底面。沟槽绝缘膜(未示出符号)用与栅极绝缘膜GI相同的材料形成。本实施方式中，例如沟槽绝缘膜为硅的热氧化膜。
沟槽填埋膜(未示出符号)在俯视时仅设在元件隔离用槽部DIT内。沟槽填埋膜与沟槽绝缘膜接触，且由与栅电极GE相同的导电性材料形成。
如上所述，可由与槽部GT、栅极绝缘膜GI及栅电极GE相同的结构形成元件隔离区域。
另外，在元件隔离用槽部DIT上，也可通过与第2晶体管中的第2栅极绝缘膜及第2栅电极GE1相同的材料来设置掩模层MPS。此时，优选在掩模层MPS的侧壁上形成与第2晶体管相同的侧壁绝缘膜。
而且，如图26所示，在半导体层SL上例如形成有多层布线层。在半导体层SL上设有层间绝缘膜IF1。在层间绝缘膜IF1上设有连接于第1晶体管及第2晶体管的通孔VA1。另外，通孔VA1中连接于栅电极GE的接点GC与第1实施方式同样，从槽部GT内的中心线与第1方向偏离配置。而且，在层间绝缘膜IF1上设有布线IC1。
此外，在层间绝缘膜IF1上设有多个层间绝缘膜(IF2、IF3及IF4)。在各层间绝缘膜上设有通孔VA2、布线IC2、通孔VA3及布线IC3。在上述通孔的侧面与底面以及布线的底面及上表面，也可设有阻隔金属层BM。
而且，在层间绝缘膜IF4上设有保护层CPL。保护层CPL如为SiON。
在层间绝缘膜IF4及保护层CPL上形成有开口。布线IC3从开口处露出。由此，在一部分布线IC3上形成有电极焊盘EP。另外，在电极焊盘EP上还可设有底层凸块金属膜(图中未示出)及凸块电极(图中未示出)。
下面通过图27说明第3实施方式的半导体器件SD中的电路。图27所示的是第3实施方式中半导体器件SD的电路图的一例。
第3实施方式中的半导体器件SD例如为PDP(Prasma Display Pannel)的数据驱动IC。PDP的数据驱动IC具有输出与PDP面板的显示数据相应的数据脉冲的功能。具体而言，半导体器件SD例如具有PDP的数据驱动IC中的至少电荷回收用的晶体管TR1。
如图27所示，半导体器件SD例如具有电荷回收用的电容器C1、电荷回收用的晶体管TR1、输出用的晶体管TR2与TR3、及显示单元C2。
本实施方式中，晶体管TR1是具有图26中的槽部GT的第1晶体管。如前所述，晶体管TR1具有上述的FET的结构，由此能够提高电流能力，并且能够提高耐压。
电容器C1的一端接地，另一端连接于晶体管TR1。晶体管TR1的另一端连接于晶体管TR2及晶体管TR3之间。
如上所述，高耐压的晶体管TR1为第1晶体管，另一方面，晶体管TR2或晶体管TR3、其他逻辑电路中的晶体管(图中未示出)例如为未形成槽部GT的第2晶体管。
另外，晶体管TR2或TR3、其他逻辑电路中的晶体管也可视施加的电压而为LDD(Lightly Doped Drain：轻掺杂漏极)结构。
晶体管TR2及TR3设在与晶体管TR1相同的半导体层SL上，且设在俯视时与晶体管TR1不同的位置上。如前所述，将具有槽部GT的晶体管TR1与用于逻辑电路的通常的晶体管并设在同一衬底内，从而能够将电路面积缩小化。
而且，如图27所示，晶体管TR2及晶体管TR3串联连接。晶体管TR2的一端连接于电源电压Vdd2，另一端连接于晶体管TR3。晶体管TR3的另一端接地。在晶体管TR2及晶体管TR3之间设有输出端子(OUT)，并连接于显示单元C2。
晶体管TR1具有作为回收显示单元C2的电荷的双向开关功能。通过控制所述晶体管TR1的接通/断开(ON/OFF)，将充电在PDP的显示单元C2中的电荷回收到电容器C1中。由此，能够在非发光时回收蓄积在显示单元C2中的电荷，并将所述电荷再利用于下次发光时。
而且，为了对PDP的显示像素进行稳定地写入，需要高电压Vdd2。Vdd2例如为10V至60V。因此，晶体管TR1为具有槽部GT的第1晶体管时尤为有效。
如上所述，当第3实施方式中的半导体器件SD为PDP的数据驱动IC时，半导体器件SD也可为如下结构。半导体衬底SUB被分割成多个半导体芯片。半导体芯片被安装在带状的挠性布线衬底(图中未示出)上。半导体芯片的凸块电极连接于挠性衬底的布线。而且，通过密封树脂将半导体芯片进行密封。如前所述，所述半导体器件SD也可为所谓的TCP(TapeCarrier Package：带载封装)。此外，PDP的玻璃衬底上所设的布线与印刷衬底的布线也可经由异向导电薄膜而连接。
下面，通过图28至图42说明第3实施方式中半导体器件SD的制造方法。图28至图42所示的是用于说明第3实施方式中半导体器件SD的制造方法的剖面图。第3实施方式中半导体器件SD的制造方法除了以下方面以外，与第1实施方式相同。
首先，在图28中，与第1实施方式同样地，对半导体衬底SUB选择性地导入N型杂质，以形成N型填埋区域BR。此时，在元件隔离区域等不需要填埋区域BR的区域内，也可不形成填埋区域BR。
其次，如图28所示，使半导体层SL在半导体衬底SUB上外延成长。接着，向半导体层SL中的第1晶体管的区域内注入P型杂质，以形成源极偏移区域SOS及漏极偏移区域DOS。接着，向半导体层SL中的包围第1晶体管的区域内注入N型杂质，以形成深阱区域DWL。然后，如图28所示，在半导体衬底上形成场绝缘膜FIF。
接着，如图29所示，在半导体层SL上及场绝缘膜FIF上，形成具有开口的掩模层ML1及掩模层ML2。然后，例如通过RIE法，将所述掩模层ML1及掩模层ML2作为掩模而形成槽部GT。
在所述槽部形成工序中，在第1晶体管与第2晶体管之间，形成具有与槽部GT相同的深度的元件隔离用槽部DIT。
随后，与第1实施方式同样地，使槽部GT中场绝缘膜FIF的开口宽度比槽部GT中半导体层SL的上端宽度大。接着，在槽部GT的侧面及底面形成栅极绝缘膜GI。
此时，在元件隔离用槽部DIT的侧面及底面，由与栅极绝缘膜GI相同的材料形成沟槽绝缘膜(未示出符号)。
接着，除去掩模层ML2及掩模层ML1。
接下来如图30所示，以与半导体层SL上及槽部GT中的栅极绝缘膜GI接触的方式形成导电性材料(CM)。其次，例如通过干式蚀刻法，除去导电性材料(CM)的表层。由此，便可仅在槽部GT内形成栅电极GE。
此时，俯视时在元件隔离用槽部DIT内，也以与沟槽绝缘膜接触的方式，由与栅电极GE相同的导电性材料(CM)形成沟槽填埋膜。
接下来，如图31所示，向半导体层SL中作为背栅区域BG的区域及第2晶体管中P沟道型FET的区域内分别注入N型杂质，以形成N型阱区域WL2。另外，N型阱区域WL2的深度比深阱区域DWL浅。而且，N型阱区域WL2的N型杂质浓度比深阱区域DWL高。
接着，如图32所示，向半导体层SL中成为源极偏移区域SOS及漏极偏移区域DOS的区域及第2晶体管中N沟道型FET的区域，分别注入P型杂质以形成P型阱区域WL1。另外，P型阱区域WL1的深度比源极偏移区域SOS及漏极偏移区域DOS浅。而且，P型阱区域WL1的P型杂质浓度比源极偏移区域SOS及漏极偏移区域DOS高。而且，通过与P型阱区域WL1同样的方法形成N型阱区域WL2。
接下来如图33所示，在栅电极形成工序之后，在半导体层SL上俯视时与槽部GT不同的区域，形成第2晶体管的第2栅极绝缘膜(未示出符号)。接着，在第2栅极绝缘膜上形成第2栅电极(GE1及GE2)。
此时，在上述元件隔离用槽部DIT上，也由与第2栅极绝缘膜及第2栅电极相同的材料形成掩模层MPS。
其次如图34所示，在第2栅极绝缘膜及第2栅电极(GE1及GE2)的侧壁上，形成侧壁绝缘膜(未示出符号)。此时，在上述掩模层MPS的侧壁上也形成侧壁绝缘膜。
此外，如图34所示，向包围第1晶体管的N型阱区域WL2内、及第2晶体管中的N沟道型FET的区域内，注入N型杂质，以形成N型背栅区域BG及第2源极区域SR2与第2漏极区域DR2。另外，所述区域的深度比N型阱区域WL2浅。而且，所述区域的P型杂质浓度比N型阱区域WL2高。
接着，向第1晶体管及第2晶体管中的P沟道型FET的区域内，注入P型杂质，以形成P型的第1源极区域SR与第1漏极区域DR、及第2源极区域SR1与第2漏极区域DR1。另外，所述区域的深度比P型阱区域WL1浅。而且，所述区域的P型杂质浓度比P型阱区域WL1高。
如前所述，在形成第1源极区域SR及第1漏极区域DR的同时，将第2栅极绝缘膜及第2栅电极GE作为掩模而导入相同的杂质，从而形成第2源极区域SR1及第2漏极区域DR2。
接下来，如图35所示，在半导体层SL上形成层间绝缘膜IF1。接着，在层间绝缘膜IF1上形成光致抗蚀剂层PR。而后，通过曝光及显影选择性地除去光致抗蚀剂层PR。接着，将光致抗蚀剂层PR作为掩模，在层间绝缘膜IF1上形成通孔VH。随后，使光致抗蚀剂层PR灰化。
接着如图36所示，在层间绝缘膜IF1上及通孔VH内形成金属膜CM。接着在金属膜CM上形成光致抗蚀剂层PR。接下来再选择性地除去光致抗蚀剂层PR。
其次，除去光致抗蚀剂层PR，以形成布线IC1及通孔VA。
接着，在图37至图40中，重复与图35及图36同样的工序。由此，形成多层布线层。
接下来如图41所示，在层间绝缘膜IF3及布线IC3上形成层间绝缘膜IF4及保护层CPL。接着，在保护层CPL上形成光致抗蚀剂层PR。接着再选择性地除去光致抗蚀剂层PR。
然后，如图42所示，将光致抗蚀剂层PR作为掩模除去层间绝缘膜IF4及保护层CPL，以使一部分布线IC3露出。由此，即可在一部分布线IC3上形成电极焊盘EP。
通过以上操作，便可获得第3实施方式中的半导体器件SD。
此外，例如也可对半导体器件SD，以如下方式形成TCP。在电极焊盘EP上，形成底层凸块金属膜(图中未示出)。接着，在底层凸块金属膜上形成凸块电极(图中未示出)。接着，对半导体衬底SUB进行切割而分割成半导体芯片。将半导体芯片安装在例如带状的挠性布线衬底(图中未示出)上。此时，将半导体芯片的凸块电极连接于挠性衬底的布线。而且，通过密封树脂来密封半导体芯片。
根据第3实施方式，能够获得与第1实施方式同样的效果。此外，根据第3实施方式，能够将具有槽部GT的第1晶体管与通常的第2晶体管并设在同一衬底内。由此，能够使电路面积缩小化。
此外，根据第3实施方式的制造方法，在形成第1源极区域SR及第1漏极区域DR的同时，通过导入相同的杂质而形成第2源极区域SR1及第2漏极区域DR2。由此，能够简化制造工序。
(第4实施方式)
图43A、43B及图44A、44B所示的是第4实施方式中接点结构的平面图。第4实施方式除了接点GC的配置或形状不同以外，与第1实施方式相同。以下进行详细说明。
图43A至图44B为对第1实施方式的接点GC的配置或形状进行了变形的内容。
如图43A所示，接点GC也可在俯视时相对于沿源极漏极方向延伸的槽部GT内的中心线而与垂直于源极漏极方向的第1方向偏离配置。此时，接点GC仅与第1方向偏离配置。例如，在接点GC的未对准于第1方向及相反的第2方向上产生的概率高的情况等下有效。
如图43B所示，接点GC也可包括与第1方向偏离配置并邻接的第1接点GC1以及与第2方向偏离配置并邻接的第2接点GC2。第1接点GC1及第2接点GC2相对于槽部GT内的中心线以相同的距离dGC而偏离配置。多个第1接点GC1或第2接点GC2也可分别邻接配置。
如图44A所示，配置第1接点GC1及第2接点GC2的间隔也可非为等间隔。第1接点GC1与跟第1接点GC1相邻的一个第2接点GC2的距离比与另一个第2接点GC2的距离长。
如图44B所示，接点GC的形状并不仅限于圆形，也可为椭圆形或线状。而且，这些接点GC也可与第1方向及第2方向偏离配置。而且，接点GC的形状在半导体衬底SUB内也可为不同形状。
根据第4实施方式，能够获得与第1实施方式同样的效果。根据第4实施方式，能够根据接点GC的未对准的方向等来变更接点GC的配置。另外，在半导体衬底SUB内，也可根据各个栅电极GE的位置来以不同的配置形成接点GC。
(第5实施方式)
图45所示的是第5实施方式的接点结构的剖面图。第5实施方式除了栅电极GE突出到槽部GT外侧的情况之外，与第1实施方式相同。以下进行详细说明。
如图45所示，栅电极GE也可在俯视时突出到槽部GT的外侧。例如也可呈栅电极GE中的至少一部分突出到槽部GT的外侧的结构。此时，也能够获得至少降低栅电极GE与接点GC的接触电阻的效果。
在上述实施方式中，对“第1导电型”为P型而“第2导电型”为N型的情况进行了说明。但是，各实施方式并不仅限于此，也可为相反的导电型配置。即，也可“第1导电型”为N型而“第2导电型”为P型。
在上述实施方式中，对栅电极GE为多晶硅的情况进行了说明。但是，栅电极GE也可为金属或金属硅化物。而且，对栅极绝缘膜GI为热氧化硅的情况进行了说明，但也可为其他绝缘膜。而且，在上述实施方式中，也可无填埋区域BR。
以上基于实施方式对由本案发明人完成的发明进行了具体说明，但本发明并不限定于此，在不脱离其主旨的范围内可进行各种变更。
另外，上述实施方式中还公开了下面所示的发明。
(附记1)一种半导体器件，包括：半导体层；第1导电型的源极区域及漏极区域，在所述半导体层上相互隔开设置；第1导电型的源极偏移区域，与所述半导体层中的所述源极区域接触，且由比所述源极区域及所述漏极区域低的浓度形成；第1导电型的漏极偏移区域，与所述半导体层中的所述漏极区域接触，与所述源极偏移区域隔开而配置，且由比所述源极区域及所述漏极区域低的浓度形成；槽部，设在所述半导体层中在俯视时至少位于所述源极偏移区域和所述漏极偏移区域之间，且沿俯视时从所述源极偏移区域朝向所述漏极偏移区域的源极漏极方向设置；栅极绝缘膜，覆盖所述槽部的侧面及底面；以及栅电极，至少设在所述槽部内，与所述栅极绝缘膜接触，另外，所述半导体器件包括接点，所述接点与所述栅电极接触，在俯视时相对于沿所述源极漏极方向延伸的所述槽部内的中心线而与垂直于所述源极漏极方向的第1方向偏离配置，并且在俯视时设在所述槽部内。
(附记2)根据附记1所述的半导体器件，其中，从剖面上看，在所述栅电极中的所述槽部的上端侧形成有凹部，所述接点的中心从所述栅电极的所述凹部偏离地形成。
(附记3)根据附记1所述的半导体器件，其中包括：第1晶体管，具有第1所述源极区域、第1所述漏极区域、所述源极偏移区域、所述漏极偏移区域及设在所述槽部中的第1所述栅极绝缘膜与第1所述栅电极；以及第2晶体管，具有在所述半导体层上相互隔开设置的第1导电型或第2导电型的第2源极区域及第2漏极区域、在由所述第2源极区域及所述第2漏极区域所夹着的位置上设置的第2栅极绝缘膜、及设在所述第2栅极绝缘膜上的第2栅电极，另外，所述第2晶体管设在与所述第1晶体管相同的所述半导体层上，且设在俯视时与所述第1晶体管不同的位置上。
(附记4)根据附记3所述的半导体器件，其中还包括：元件隔离用槽部，设在所述第1晶体管与所述第2晶体管之间，以与所述槽部相同的深度形成；沟槽绝缘膜，覆盖所述元件隔离用槽部的侧面及底面，由与所述栅极绝缘膜相同的材料形成；以及沟槽填埋膜，在俯视时仅设在所述元件隔离用槽部内，与所述沟槽绝缘膜接触，且由与所述栅电极相同的所述导电性材料形成。
(附记5)一种半导体器件的制造方法，包括：偏移区域形成工序，向半导体层中相互隔开的位置导入第1导电型的杂质以形成源极偏移区域及漏极偏移区域；槽部形成工序，在所述半导体层中在俯视时至少位于所述源极偏移区域和所述漏极偏移区域之间的位置上，沿俯视时从所述源极偏移区域朝向所述漏极偏移区域的方向形成槽部；栅极绝缘膜形成工序，在所述槽部的侧面及底面形成栅极绝缘膜；栅电极形成工序，以与所述半导体层上及所述槽部中的所述栅极绝缘膜接触的方式形成导电性材料，并除去所述导电性材料的表层，从而至少在所述槽部内形成栅电极；源极漏极区域形成工序，向所述半导体层中与所述源极偏移区域接触的位置、及与所述漏极偏移区域接触并与所述源极偏移区域隔开的位置，导入浓度比所述源极偏移区域及所述漏极偏移区域高的第1导电型的杂质，分别形成源极区域及漏极区域；在所述半导体层及所述栅电极上形成层间绝缘膜的工序；以及接点形成工序，在所述层间绝缘膜中俯视时相对于沿所述源极漏极方向延伸的所述槽部内的中心线而与垂直于所述源极漏极方向的第1方向偏离的位置，且以俯视时配置在所述槽部内的方式，形成与所述栅电极接触的接点。
(附记6)根据附记5所述的半导体器件的制造方法，其中在所述接点形成工序中，相对于同一个所述栅电极而形成多个所述接点，形成与所述第1方向偏离配置的第1所述接点以及与与所述第1方向相反的第2方向偏离配置的第2所述接点。
(附记7)根据附记5所述的半导体器件的制造方法，其中，在所述接点形成工序中，从所述栅电极的所述凹部偏离地形成所述接点的中心。
(附记8)根据附记5所述的半导体器件的制造方法，其中，在所述槽部形成工序之前还包括在所述半导体层中俯视时位于所述源极区域和所述漏极区域之间的位置上形成场绝缘膜的场绝缘膜形成工序，在所述场绝缘膜形成工序中，在所述场绝缘膜中形成所述源极区域及所述漏极区域的区域形成开口部，在所述源极漏极区域形成工序中，将所述栅极绝缘膜、所述栅电极及所述场绝缘膜作为掩模而在所述开口部形成所述源极区域及所述漏极区域。
(附记9)根据附记5所述的半导体器件的制造方法，其中，在所述栅极绝缘膜形成工序中，通过使所述槽部的侧面及底面热氧化而形成所述栅极绝缘膜。
(附记10)根据附记5所述的半导体器件的制造方法，其中，在所述栅电极形成工序中，仅使所述导电性材料的表层热氧化，并除去受到氧化的所述表层，由此形成所述栅电极。
(附记11)根据附记5所述的半导体器件的制造方法，其中，在所述栅电极形成工序之后还包括在所述半导体层上俯视时与所述槽部不同的区域形成第2栅极绝缘膜的工序、以及在所述第2栅极绝缘膜上形成第2栅电极的工序，在所述源极漏极区域形成工序中，在形成与所述源极偏移区域及所述漏极偏移区域接触的第1所述源极区域及第1所述漏极区域的同时，将所述第2栅极绝缘膜及所述第2栅电极作为掩模而导入相同的所述杂质，从而形成第2源极区域及第2漏极区域。
(附记12)根据附记11所述的半导体器件的制造方法，其中，在所述槽部形成工序中，在所述第1栅电极与所述第2第1栅电极之间，形成具有与所述槽部相同的深度的元件隔离用槽部，在所述栅极绝缘膜形成工序中，在所述元件隔离用槽部的侧面及底面，由与所述栅极绝缘膜相同的材料形成沟槽绝缘膜，在所述栅电极形成工序中，在俯视时的所述元件隔离用槽部内，也以与所述沟槽绝缘膜接触的方式，由与所述栅电极相同的所述导电性材料形成沟槽填埋膜。

Claims (4)

1.一种半导体器件，其特征在于，包括：
半导体层；
第1导电型的源极区域及漏极区域，所述第1导电型的源极区域及漏极区域相互隔开间隔地设置在所述半导体层上；
第1导电型的源极偏移区域，所述第1导电型的源极偏移区域与所述半导体层中的所述源极区域接触，且由比所述源极区域及所述漏极区域低的浓度形成；
第1导电型的漏极偏移区域，所述第1导电型的漏极偏移区域与所述半导体层中的所述漏极区域接触并与所述源极偏移区域隔开间隔地配置，且由比所述源极区域及所述漏极区域低的浓度形成；
槽部，所述槽部设在所述半导体层中的俯视时至少位于所述源极偏移区域与所述漏极偏移区域之间，且在俯视时沿从所述源极偏移区域朝向所述漏极偏移区域的源极漏极方向而设置；
栅极绝缘膜，所述栅极绝缘膜覆盖所述槽部的侧面及底面；以及
栅电极，所述栅电极至少设在所述槽部内，且与所述栅极绝缘膜接触，
其中，所述半导体器件还包括接点，所述接点与所述栅电极接触，在俯视时相对于沿所述源极漏极方向延伸的所述槽部内的中心线而在垂直于所述源极漏极方向的第1方向上偏离地配置，并且俯视时设在所述槽部内。
2.如权利要求1所述的半导体器件，其特征在于，
剖面观察时，在所述栅电极中的所述槽部的上端侧形成有凹部，
所述接点的中心形成为从所述栅电极的所述槽部偏离。
3.如权利要求1所述的半导体器件，其特征在于，还包括：
第1晶体管，所述第1晶体管具有第1源极区域、第1漏极区域、所述源极偏移区域、所述漏极偏移区域、第1栅极绝缘膜和设在所述槽部中的第1栅电极；以及
第2晶体管，所述第2晶体管具有在所述半导体层上相互隔开间隔地设置的第1导电型或第2导电型的第2源极区域及第2漏极区域、设在由所述第2源极区域及所述第2漏极区域所夹着的位置之上的第2栅极绝缘膜、及设在所述第2栅极绝缘膜之上的第2栅电极，
其中，所述第2晶体管设在与所述第1晶体管相同的所述半导体层上，且在俯视时与所述第1晶体管位于不同的位置上。
4.如权利要求3所述的半导体器件，其特征在于，还包括：
元件隔离用槽部，其设在所述第1晶体管与所述第2晶体管之间，所述元件隔离用槽部以与所述槽部相同的深度而形成；
沟槽绝缘膜，其覆盖所述元件隔离用槽部的侧面及底面，所述沟槽绝缘膜用与所述栅极绝缘膜相同的材料形成；以及
沟槽填埋膜，其在俯视时仅设在所述元件隔离用槽部中，所述沟槽填埋膜与所述沟槽绝缘膜接触，且由与所述栅电极相同的导电性材料形成。
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