JP3864528B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3864528B2 JP3864528B2 JP806898A JP806898A JP3864528B2 JP 3864528 B2 JP3864528 B2 JP 3864528B2 JP 806898 A JP806898 A JP 806898A JP 806898 A JP806898 A JP 806898A JP 3864528 B2 JP3864528 B2 JP 3864528B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- transistor
- potential
- memory cell
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、詳しくは、ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュ消去型ＥＥＰＲＯＭのセンスアンプに関するものである。
【０００２】
【従来の技術】
図５に、一般的なＥＰＲＯＭの読み出し動作に関わる部分の要部ブロック構成を示す。
ＥＰＲＯＭにおいて、読み出し動作に関わる部分は、アドレスバス５１，アドレスバッファ５２、アドレスプリデコーダ５３、ローアドレスデコーダ５４、カラムアドレスデコーダ５５、メモリセルアレイ５６、センスアンプ群５７、データバスバッファ５８，データバス５９から構成されており、これらは１チップの半導体基板上に形成されている。
【０００３】
外部からアドレスバス５１を介して入力されたアドレスは、アドレスバッファ５２を介してアドレスプリデコーダ５３へ転送される。アドレスプリデコーダ５３は、入力されたアドレスをローアドレスおよびカラムアドレスに分け、ローアドレスをローアドレスデコーダ５４へ転送すると共に、カラムアドレスをカラムアドレスデコーダ５５へ転送する。
【０００４】
図６に、カラムアドレスデコーダ５５，メモリセルアレイ５６，センスアンプ群５７の要部構成を示す。
メモリセルアレイ５６は、マトリックス状に配置された複数のメモリセル６１から構成されている。尚、図６に示す例では、２６２１４４個のメモリセル６１が縦横５１２個ずつマトリックス状に配置されてメモリセルアレイ５６が構成されている。そのため、アドレスプリデコーダ５３は、アドレスバス５１を介して入力された１８ビットのアドレスを、９ビットずつのローアドレスおよびカラムアドレスに分けている。
【０００５】
図７に、各メモリセル６１の断面構造を示す。
各メモリセル６１は、制御ゲート電極６９と浮遊ゲート電極６７とを備えたＭＯＳトランジスタからなるスタックトゲート型のメモリセルである。
Ｐ型単結晶半導体基板上６２には、Ｎ型のソース領域６３およびドレイン領域６４が形成されている。半導体基板６２における各領域６３，６４間にはチャネル領域６５が形成され、チャネル領域６５上にはトンネル絶縁膜６６，浮遊ゲート電極６７，層間絶縁膜６８，制御ゲート電極６９がこの順番で積層されている。
【０００６】
図６に示すように、メモリセルアレイ５６において、カラム方向に配列された各メモリセル６１の制御ゲート電極６９は共通のワード線ＷＬ１〜ＷＬ５１２を形成し、ロー方向に配列された各メモリセル６１のドレイン領域６４は共通のビット線ＢＬ１〜ＢＬ５１２を形成している。尚、図６に示す読み出し動作時において、全てのメモリセル６１のソース領域６３は接地されている。
【０００７】
ローアドレスデコーダ５４は、ローアドレスに対応するワード線ＷＬを選択する。カラムアドレスデコーダ５５は、各ビット線ＢＬと直列に接続されたカラムトランジスタ５５ａから構成され、カラムアドレスに対応するカラムトランジスタ５５ａが選択されることにより、当該カラムトランジスタ５５ａに接続されたビット線ＢＬを選択する。その選択されたワード線ＷＬおよびビット線ＢＬに対応するメモリセル６１に書き込まれているデータは、当該ビット線ＢＬからカラムアドレスデコーダ５５を介してセンスアンプ群５７を構成するいずれかのセンスアンプＳＡへ転送される。センスアンプＳＡは当該データを増幅し、その増幅されたデータはデータバスバッファ５８からデータバス５９を介して外部へ出力される。
【０００８】
尚、センスアンプＳＡはデータバス５９のデータ幅に相当する数だけ設けられている。図６に示す例では、データバス５９のデータ幅が１６ビットであるため、センスアンプ群５７は１６個のセンスアンプＳＡ１〜ＳＡ１６によって構成されている。そして、各ビット線ＢＬ１〜ＢＬ５１２はそれぞれカラムトランジスタ５５ａを介して３２本ずつまとめられ、各センスアンプＳＡ１〜ＳＡ１６に接続されている。つまり、各センスアンプＳＡ１〜ＳＡ１６は３２本のビット線ＢＬ毎に設けられている。
【０００９】
ところで、各メモリセル６１のソース領域６３は、メモリセルアレイ５６全体で共通に接続されているか、または、各センスアンプＳＡ１〜ＳＡ１６に対応するメモリセル６１毎にブロック化されて共通に接続されている。
また、メモリセル６１のドレイン領域６４によって形成されるビット線ＢＬには、金属配線（図示略）が裏打ちされて配線抵抗率が低減されている。
【００１０】
図８（ａ）に、メモリセル６１，ビット線ＢＬ，カラムトランジスタ５５ａ，センスアンプＳＡの構成を示す。
センスアンプＳＡは、センス回路７１、負荷トランジスタ７２、出力インバータ７３から構成されている。センス回路７１は、センストランジスタ８１およびフィードバックインバータ８２から構成されている。負荷トランジスタ７２およびセンストランジスタ８１は、電源Ｖｄｄとカラムトランジスタ５５ａとの間に直列に接続されている。カラムトランジスタ５５ａとセンストランジスタ８１との間のノードＡはフィードバックインバータ８２の入力側に接続され、フィードバックインバータ８２の出力側はセンストランジスタ８１のゲートに接続されている。負荷トランジスタ７２とセンストランジスタ８１との間のノードＢは、負荷トランジスタ７２のゲートに接続されると共に、出力インバータ７３の入力側に接続されている。出力インバータ７３の出力側はデータバスバッファ５８に接続されている。尚、各トランジスタ８１，５５ａはＮＭＯＳトランジスタであり、負荷トランジスタ７２はＰＭＯＳトランジスタである。つまり、センスアンプＳＡはシングルエンドの電流検出型であり、基本的には、メモリセル６１をドライバとし、負荷トランジスタ７２を負荷とするインバータである。
【００１１】
図８（ａ）に示す回路は、センス回路７１をスイッチＳＷ１に置き換えた図８（ｂ）に示す等価回路によって表される。
次に、センスアンプＳＡの動作を説明する。
ここで、負荷トランジスタ７２のしきい値電圧をＶｔｐ、フィードバックインバータ８２のしきい値電圧をＶｔｉｓ、出力インバータ７３のしきい値電圧をＶｔｉｏ、ノードＢの電圧をＳｏ、ノードＡの電圧をＳｉｎ、電源Ｖｄｄの電圧をＶｄｄとする。
【００１２】
メモリセル６１の書き込み動作は、制御ゲート電極６９（ワード線ＷＬ）およびドレイン領域６４（ビット線ＢＬ）に高電圧を印加し、ドレイン領域６４とチャネル領域６５との接合部付近に発生したホットエレクトロンを、トンネル絶縁膜６６を介して浮遊ゲート電極６７へ注入することにより行われる。浮遊ゲート電極６７に電子が注入されると、制御ゲート電極６９からみたしきい値電圧は高くなる。このメモリセル６１の浮遊ゲート電極６７に電子が注入された状態を書き込み状態とし、データ「０」が記憶された状態と規定する。
【００１３】
メモリセル６１の消去動作は、ソース領域６３に高電圧を印加し、制御ゲート電極６９（ワード線ＷＬ）を接地することにより、トンネル現象を利用して、浮遊ゲート電極６７に蓄積された電子を、トンネル絶縁膜６６を介してソース領域６３へ引き抜くことにより行われる。浮遊ゲート電極６７から電子が引き抜かれると、制御ゲート電極６９からみたしきい値電圧は低くなる。このメモリセル６１の浮遊ゲート電極６７から電子が引き抜かれた状態を消去状態とし、データ「１」が記憶された状態と規定する。
【００１４】
メモリセル６１の読み出し動作は、制御ゲート電極６９（ワード線ＷＬ）に電源電圧Ｖｄｄを印加し、後述するように、センスアンプＳＡを用いてドレイン領域６４に低電圧（１Ｖ程度）を印加し、流れるドレイン電流の大小をデータの「０」「１」に対応させることにより行われる。
【００１５】
メモリセル６１が消去状態の場合、制御ゲート電極６９（ワード線ＷＬ）に電源電圧Ｖｄｄを印加するとメモリセル６１はオン状態になる。また、読み出し動作において、カラムトランジスタ５５ａのゲートには電源電圧Ｖｄｄが印加されているため、カラムトランジスタ５５ａはオン状態になっている。そのため、ノードＡの電圧Ｓｉｎはフィードバックインバータ８２のしきい値電圧Ｖｔｉｓを下回ることになり、フィードバックインバータ８２の出力側の論理レベルは「１」になってセンストランジスタ８１はオン状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを下回ることになり、負荷トランジスタ７２はオン状態になる。
【００１６】
このように、メモリセル６１が消去状態の場合、電圧Ｓｉｎはしきい値電圧Ｖｔｉｓを下回るため、センストランジスタ８１（スイッチＳＷ１）はオン状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを下回り、電圧Ｓｏはメモリセル６１と各トランジスタ５５ａ，８１，７２のそれぞれのオン抵抗とビット線ＢＬの配線抵抗との抵抗分割により決定される。
【００１７】
メモリセル６１が書き込み状態の場合、メモリセル６１はオフ状態になる。そのため、ノードＡの電圧Ｓｉｎはフィードバックインバータ８２のしきい値電圧Ｖｔｉｓを越えることになり、フィードバックインバータ８２の出力側の論理レベルは「０」になってセンストランジスタ８１はオフ状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを上回ることになり、負荷トランジスタ７２はオフ状態になる。
【００１８】
このように、メモリセル６１が書き込み状態の場合、電圧Ｓｉｎはしきい値電圧Ｖｔｉｓを上回るため、センストランジスタ８１（スイッチＳＷ１）はオフ状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを上回り、電圧Ｓｏは電源電圧Ｖｄｄからしきい値電圧Ｖｔｐを差し引いた値になる（Ｓｏ＝Ｖｄｄ−Ｖｔｐ）。
【００１９】
ここで、メモリセル６１が消去状態の場合の各電圧Ｓｉｎ，Ｓｏを各電圧Ｓｉｎｅ，Ｓｏｅと表記し、メモリセル６１が書き込み状態の場合の各電圧Ｓｉｎ，Ｓｏを各電圧Ｓｉｎｗ，Ｓｏｗと表記する。つまり、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）がノードＡの電圧振幅になり、各電圧Ｓｏｅ，Ｓｏｗの範囲（Ｓｏｗ−Ｓｏｅ）がノードＢの電圧振幅になる。
【００２０】
フィードバックインバータ８２のしきい値電圧Ｖｔｉｓの設定範囲は、以下に示す式（１）に表されるように、ノードＡの電圧振幅の１／２の値Ｘに設計マージンΔ１を加減算して設定されている。尚、設計マージンΔ１は、メモリセル６１と各トランジスタ５５ａ，８１，７２のそれぞれのオン抵抗およびビット線ＢＬの配線抵抗のバラツキなどの素子のバラツキを考慮して設定されている。
【００２１】
Ｘ＝（Ｓｉｎｅ＋Ｓｉｎｗ）／２
Ｘ−Δ１≦Ｖｔｉｓ≦Ｘ＋Δ１ ………（式１）
また、出力インバータ７３のしきい値電圧Ｖｔｉｏの設定範囲は、式（２）に示すように、ノードＢの電圧振幅の１／２の値Ｙに設計マージンΔ２を加減算して設定されている。尚、設計マージンΔ２は、負荷トランジスタ７２のしきい値電圧Ｖｔｐのバラツキなどの素子のバラツキを考慮して設定されている。
【００２２】
Ｙ＝（Ｓｏｅ＋Ｓｏｗ）／２
Ｙ−Δ２≦Ｖｔｉｏ≦Ｙ＋Δ２ ………（式２）
ちなみに、図８に示すセンスアンプＳＡの構成については、信学技報ＳＤＭ９０−２１（関，久米 他：オンチップ消去制御回路付き１Ｍビットフラッシュ消去型ＥＥＰＲＯＭ）に開示されている。
【００２３】
【発明が解決しようとする課題】
図９に、各電圧Ｓｉｎｅ，Ｓｉｎｗおよびフィードバックインバータ８２のしきい値電圧Ｖｔｉｓの設定範囲の温度変化を概念的に示す。尚、実際の各電圧Ｓｉｎｅ，Ｓｉｎｗの温度変化は図９に示すように直線的ではないが、図９では変化具合を分かりやすくするためあえて直線的に表してある。
【００２４】
各電圧Ｓｉｎｅ，Ｓｉｎｗは温度が上昇するほど低下するのに対して、しきい値電圧Ｖｔｉｓは温度に関係なくほとんど変化しない。そのため、前記式（１）（２）には、ＥＰＲＯＭの一般的な動作温度Ｔにおける各電圧Ｓｉｎｅ，Ｓｉｎｗが代入されることで、しきい値電圧Ｖｔｉｓの設定範囲が求められている。また、各電圧Ｓｉｎｅ，Ｓｉｎｗとしきい値電圧Ｖｔｉｓの設定範囲との間にはそれぞれ、動作マージンΔ３が設定されている。
【００２５】
しかし、温度が低い場合や高い場合には、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）が、しきい値電圧Ｖｔｉｓの設定範囲から外れることになる。
図１０に、温度が低い場合に、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）が設定されたしきい値電圧Ｖｔｉｓを上回った状態における、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）を示す。また、図１１に、温度が高い場合に、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲が設定されたしきい値電圧Ｖｔｉｓを下回った状態における、各電圧Ｓｏｅ，Ｓｏｗの範囲を示す。
【００２６】
図１０および図１１に示すように、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）が設定されたしきい値電圧Ｖｔｉｓから外れた場合、センスアンプＳＡは電流センスアンプとして機能せず、ノードＡの電圧振幅を増幅できないため、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）は拡大しないことになる。そのため、メモリセル６１の消去状態と書き込み状態とで、出力インバータ７３の出力側の倫理レベルは変化しないことになり、メモリセル６１に記憶されたデータを正確に読み出すことができなくなる。
【００２７】
また、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲がしきい値電圧Ｖｔｉｓの設定範囲から外れていない場合であっても、一般的な動作温度Ｔから外れた場合には、各電圧Ｓｉｎｅ，Ｓｉｎｗのいずれかの側の動作マージンΔ３が小さくなるため、メモリセル６１に記憶されたデータを誤って読み出す可能性が高くなる。
【００２８】
このように、図８に示す従来のセンスアンプＳＡにおいては、正確な読み出し動作の可能な温度範囲が狭く、温度変化の影響により読み出し動作の精度が低下するという問題があった。
近年、ＥＰＲＯＭにおいては、動作の高速化を図るために、メモリセル６１のドレイン領域６４（ビット線ＢＬ）の電圧振幅を小さくすることが求められており、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を小さくする必要がある。そのため、しきい値電圧Ｖｔｉｓの設定範囲も小さくなり、上記問題がより重大性をおびる傾向にある。
【００２９】
ところで、ビット線ＢＬの配線抵抗率が大きい場合には、センスアンプＳＡに近いメモリセル６１と遠いメモリセル６１とでビット線ＢＬの配線抵抗が大きく異なるため、前記設計マージン分±Δ１を大きく設定する必要がある。そのため、特に、メモリセル６１のドレイン領域６４によって形成されるビット線ＢＬに金属配線が裏打ちされていない場合には、ビット線ＢＬの配線抵抗率が大きくなるため、上記問題がより顕在化する。
【００３０】
また、図８に示す構成のセンスアンプＳＡを用いた場合には、ＥＰＲＯＭだけでなく、ＥＥＰＲＯＭやフラッシュ消去型ＥＥＰＲＯＭにおいても同様の問題が起こることは言うまでもない。
本発明は上記問題点を解決するためになされたものであって、その目的は、特性変動に関係なく正確な読み出し動作が可能な半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の発明は、データが書き込まれていない第１のダミーメモリセルと、第１のダミーメモリセルに接続された第１のダミービット線と、第１のダミービット線の電位変化を検出する第１の電位検出手段と、予めデータが書き込まれている第２のダミーメモリセルと、第２のダミーメモリセルに接続された第２のダミービット線と、第２のダミービット線の電位変化を検出する第２の電位検出手段と、データの読み出し対象のメモリセルに接続されたビット線と、該ビット線に接続されたＮＭＯＳトランジスタからなるセンストランジスタを有し、該センストランジスタを動作させることで、前記メモリセルに記憶されたデータを読み出す第３の電位検出手段とを備える。そして、中間電位生成手段は、第１の電位検出手段が検出した第１のダミービット線の電位と、第２の電位検出手段が検出した第２のダミービット線の電位との中間電位を生成する。また、比較手段は、ビット線の電位と前記中間電位生成手段が生成した中間電位とを比較し、その比較結果を、ビット線の電位をフィードバックして前記センストランジスタのゲートに印加することで、該センストランジスタの動作を制御する。
また、第１の電位検出手段は、電源に接続されたＭＯＳトランジスタからなる第１ダミー負荷トランジスタ，および，該第１ダミー負荷トランジスタと前記第１のダミーメモリセルとの間に接続されたＭＯＳトランジスタからなる第１ダミーセンストランジスタを有している。また、第２の電位検出手段は、電源に接続されたＭＯＳトランジスタからなる第２ダミー負荷トランジスタ，および，該第２ダミー負荷トランジスタと第２のダミーメモリセルとの間に接続されたＭＯＳトランジスタからなる第２ダミーセンストランジスタを有している。そして、第３の電位検出手段は、電源とセンストランジスタとの間に接続されたＭＯＳトランジスタからなる負荷トランジスタ，および，該負荷トランジスタを負荷とするインバータを有し、前記メモリセルをドライバとするシングルエンドの電流検出型センスアンプとして構成されている。
【００３２】
従って、本発明において、第１および第２のダミーメモリセルとメモリセルとを同一構造にして１チップの半導体基板上に形成すれば、温度変化などの特性変動に関係なく、第１のダミービット線の電位はメモリセルにデータが書き込まれていない場合のビット線の電位と等しくなり、第２のダミービット線の電位はメモリセルにデータが書き込まれている場合のビット線の電位と等しくなる。そのため、温度変化に対してビット線の電位と中間電位とは同じ割合で変化することになり、ビット線の電位と中間電位とを比較することで、メモリセルにデータが書き込まれているか否かを判定することが可能になるため、温度変化などの特性変動に関係なくメモリセルに記憶されたデータを正確に読み出すことができる。
【００３３】
また、本発明において、第１および第２のダミービット線とビット線との配線抵抗率を同じにした上で配線長を同じにすれば、これらの配線抵抗が大きい場合でも、第１のダミービット線の電位はメモリセルにデータが書き込まれていない場合のビット線の電位と等しくなり、第２のダミービット線の電位はメモリセルにデータが書き込まれている場合のビット線の電位と等しくなる。そのため、配線抵抗に関係なくメモリセルに記憶されたデータを正確に読み出すことができる。
また、請求項１に記載の半導体装置においては、請求項２に記載の発明のように、第１の電位検出手段のうち、第１ダミー負荷トランジスタと第１ダミーセンストランジスタとの間のノードが第１ダミー負荷トランジスタのゲートに接続され、第１ダミーセンストランジスタのゲートが電源に接続されており、第２の電位検出手段のうち、第２ダミー負荷トランジスタと第２ダミーセンストランジスタとの間のノードが第２ダミー負荷トランジスタのゲートに接続され、第２ダミーセンストランジスタのゲートが接地されており、第３の電位検出手段のうち、負荷トランジスタと前記センストランジスタとの間のノードが負荷トランジスタのゲートおよびインバータに接続され、センストランジスタのゲートに比較手段の比較結果が入力されるように構成されていてもよい。
【００３４】
ところで、請求項１または請求項２に記載の半導体記憶装置では、請求項３に記載の発明のように、前記第１および第２のダミーメモリセルおよび前記メモリセルが複数個マトリックス状に配置され、カラム方向に配列された前記第１および第２のダミーメモリセルと複数の前記メモリセルとが同一のワード線に接続されている。そして、カラムデコーダは、複数の前記メモリセルに接続された複数の前記ビット線のうちの１本を選択し、その選択された前記ビット線と前記第３の電位検出手段とを接続する。
【００３６】
さらに、請求項３に記載の半導体記憶装置において、第１ダミー負荷トランジスタ，前記第２ダミー負荷トランジスタおよび前記負荷トランジスタにおけるＭＯＳトランジスタは、請求項１から請求項３のいずれかに記載の発明のように、ダイオード接続型である。
尚、以下に述べる発明の実施の形態において、特許請求の範囲または課題を解決するための手段に記載の「第１のダミーメモリセル」はダミーメモリセル１１ｅに相当し、同じく「第２のダミーメモリセル」はダミーメモリセル１１ｗに相当し、同じく「第１のダミービット線」はダミービット線ＢＬｅに相当し、同じく「第２のダミービット線」はダミービット線ＢＬｗに相当し、「第１の電位検出手段」は消去状態電圧生成回路１４に相当し、同じく「第２の電位検出手段」は書き込み状態電圧生成回路１５に相当し、同じく「第３の電位検出手段」は負荷トランジスタ７２，センストランジスタ８１および出力インバータ７３から構成され、同じく「中間電位生成手段」は各ボルテージホロワ１３ｅ，１３ｗおよび抵抗Ｒから構成され、同じく「比較手段」はコンパレータ１２に相当し、同じく「ＭＯＳトランジスタ」はダミー負荷トランジスタ２１ｅ，２１ｗおよび負荷トランジスタ７２に相当する。
【００３７】
【発明の実施の形態】
以下、本発明をＥＰＲＯＭに具体化した一実施形態を図面と共に説明する。尚、本実施形態において、図５〜図８に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００３８】
本実施形態のＥＰＲＯＭの読み出し動作に関わる部分の要部ブロック構成は、図５に示す従来の形態と同じである。また、本実施形態のメモリセル６１の構造は、図７に示す従来の形態と同じである。
図２に、本実施形態におけるカラムアドレスデコーダ５５，メモリセルアレイ５６，センスアンプ群５７の要部構成を示す。
【００３９】
図２において、図６に示す従来の形態と異なるのは、以下の点である。
［１」メモリセルアレイ５６は、各メモリセル６１に加えて、各ダミーメモリセル１１ｅ，１１ｗを備えており、各メモリセル６１，１１ｅ，１１ｗはマトリックス状に配置されている。各ダミーメモリセル１１ｅ，１１ｗの構造はメモリセル６１と同じである。
【００４０】
尚、図２に示す読み出し動作時において、全てのメモリセル６１，１１ｅ，１１ｗのソース領域６３は接地されている。そして、各メモリセル６１，１１ｅ，１１ｗのソース領域６３は、メモリセルアレイ５６全体で共通に接続されているか、または、各センスアンプＳＡ１〜ＳＡ１６に対応するメモリセル６１，１１ｅ，１１ｗ毎にブロック化されて共通に接続されている。
【００４１】
［２］ダミーメモリセル１１ｅの浮遊ゲート電極６７からは電子が引き抜かれており消去状態になっている。また、ダミーメモリセル１１ｗの浮遊ゲート電極６７には電子が注入されており書き込み状態になっている。
［３］カラム方向に配置された各ダミーメモリセル１１ｅ，１１ｗの制御ゲート電極６９は、同一方向に配列された各メモリセル６１と共通のワード線ＷＬ１〜ＷＬ５１２を形成している。
【００４２】
［４］ロー方向に配列された各ダミーメモリセル１１ｅのドレイン領域６４は共通のダミービット線ＢＬｅを形成し、ロー方向に配列されたダミーメモリセル１１ｗのドレイン領域６４は共通のダミービット線ＢＬｗを形成している。各ダミービット線ＢＬｅ，ＢＬｗは各センスアンプＳＡ１〜ＳＡ１６毎に１本ずつ設けられている。
【００４３】
尚、各ダミービット線ＢＬｅ，ＢＬｗには、ビット線ＢＬと同様に、金属配線（図示略）が裏打ちされており、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗率は同じになっている。
［５］カラムアドレスデコーダ５５は、各ビット線ＢＬと直列に接続されたカラムトランジスタ５５ａに加えて、各ダミービット線ＢＬｅ，ＢＬｗとそれぞれ直列に接続されたダミーカラムトランジスタ５５ｅ，５５ｗを備えている。尚、各トランジスタ５５ａ，５５ｅ，５５ｗのトランジスタサイズは同一に形成されている。
【００４４】
図１に、本実施形態におけるメモリセル６１、ビット線ＢＬ、カラムトランジスタ５５ａ、ダミーメモリセル１１ｅ，１１ｗ、ダミービット線ＢＬｗ，ＢＬｅ、ダミーカラムトランジスタ５５ｅ，５５ｗ、センスアンプＳＡの構成を示す。本実施形態のセンスアンプＳＡは、負荷トランジスタ７２、出力インバータ７３、センストランジスタ８１、コンパレータ１２、ボルテージホロワ１３ｅ，１３ｗ、抵抗Ｒ、消去状態電圧生成回路１４、書き込み状態電圧生成回路１５から構成されている。
【００４５】
消去状態電圧生成回路１４は、ダミー負荷トランジスタ２１ｅおよびダミーセンストランジスタ２２ｅから構成されている。ダミー負荷トランジスタ２１ｅおよびダミーセンストランジスタ２２ｅは、電源Ｖｄｄとダミーカラムトランジスタ５５ｅとの間に直列に接続されている。ダミー負荷トランジスタ２１ｅとダミーセンストランジスタ２２ｅとの間のノードＥは、ダミー負荷トランジスタ２１ｅのゲートに接続されている。ダミーセンストランジスタ２２ｅのゲートは電源Ｖｄｄに接続されている。
【００４６】
書き込み状態電圧生成回路１５は、ダミー負荷トランジスタ２１ｗおよびダミーセンストランジスタ２２ｗから構成されている。ダミー負荷トランジスタ２１ｗおよびダミーセンストランジスタ２２ｗは、電源Ｖｄｄとダミーカラムトランジスタ５５ｗとの間に直列に接続されている。ダミー負荷トランジスタ２１ｗとダミーセンストランジスタ２２ｗとの間のノードＦは、ダミー負荷トランジスタ２１ｗのゲートに接続されている。ダミーセンストランジスタ２２ｗのゲートは接地されている。
【００４７】
尚、各ダミー負荷トランジスタ２１ｅ，２１ｗはＰＭＯＳトランジスタであり、負荷トランジスタ７２と同一のトランジスタサイズに形成されている。また、各ダミーセンストランジスタ２１ｅ，２２ｗはＮＭＯＳトランジスタであり、センストランジスタ８１と同一のトランジスタサイズに形成されている。
【００４８】
各ボルテージホロワ１３ｅ，１３ｗはオペアンプによって構成されている。ダミーセンストランジスタ２２ｅとダミーカラムトランジスタ５５ｅとの間のノードＣはボルテージホロワ１３ｅの入力側に接続され、ダミーセンストランジスタ２２ｗとダミーカラムトランジスタ５５ｗとの間のノードＤはボルテージホロワ１３ｗの入力側に接続されている。各ボルテージホロワ１３ｅ，１３ｗの出力側はそれぞれ、各抵抗Ｒを介してコンパレータ１２のプラス入力端子に接続されている。
【００４９】
各ボルテージホロワ１３ｅ，１３ｗには高入力インピーダンス・低出力インピーダンスの特性があるため、各ノードＣ，Ｄの電圧に抵抗Ｒが影響を及ぼすのを防ぐことができる。
コンパレータ１２のマイナス入力端子はカラムトランジスタ５５ａとセンストランジスタ８１との間のノードＡに接続され、コンパレータ１２の出力側はセンストランジスタ８１のゲートに接続されている。
【００５０】
次に、上記のように構成された本実施形態のセンスアンプＳＡの動作を説明する。
ローアドレスデコーダ５４がローアドレスに対応するワード線ＷＬに電源電圧Ｖｄｄを印加して選択すると、そのワード線ＷＬに対応する複数のメモリセル６１および各ダミーメモリセル１１ｅ，１１ｗが選択される。また、カラムアドレスデコーダ５５がカラムアドレスに対応するカラムトランジスタ５５ａに電源電圧Ｖｄｄを印加して選択すると、そのカラムトランジスタ５５ａに接続されたビット線ＢＬが選択され、そのビット線ＢＬに対応する複数のメモリセル６１が選択される。そして、選択されたワード線ＷＬおよびビット線ＢＬに対応する１つのメモリセル６１が、カラムトランジスタ５５ａを介してセンスアンプＳＡに接続される。また、選択されたワード線ＷＬに対応する各ダミーメモリセル１１ｅ，１１ｗがそれぞれ１つずつ、各ダミーカラムトランジスタ５５ｅ，５５ｗを介してセンスアンプＳＡに接続される。
【００５１】
ここで、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗率は同じである。そして、選択されたメモリセル６１とカラムトランジスタ５５ａとの間のビット線ＢＬの長さと、選択された各ダミーメモリセル１１ｅ，１１ｗと各ダミーカラムトランジスタ５５ｅ，５５ｗとの間の各ダミービット線ＢＬｅ，ＢＬｗのそれぞれの長さとは同じであるため、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗は同じになる。
【００５２】
また、負荷トランジスタ７２と各ダミー負荷トランジスタ２１ｅ，２１ｗ、センストランジスタ８１と各ダミーセンストランジスタ２２ｅ，２２ｗ、カラムトランジスタ５５ａと各ダミーカラムトランジスタ５５ｅ，５５ｗ、メモリセル６１と各ダミーメモリセル１１ｅ，１１ｗはそれぞれ、トランジスタサイズが同じである。
【００５３】
読み出し動作において、カラムトランジスタ５５ａおよび各ダミーカラムトランジスタ５５ｅ，５５ｗのゲートには電源電圧Ｖｄｄが印加されているため、各トランジスタ５５ａ，５５ｅ，５５ｗはオン状態になっている。
従って、ノードＣの電圧は、ダミーセンストランジスタ２２ｅがオン状態であると共に、ダミーメモリセル１１ｅが消去状態でありオン状態であるため、図７に示す従来のセンスアンプＳＡにおいてメモリセル６１が消去状態の場合のノードＡの電圧Ｓｉｎｅと等しくなる。尚、ノードＣの電圧はダミービット線ＢＬｅの電位と対応している。
【００５４】
また、ノードＤの電圧は、ダミーセンストランジスタ２２ｅがオフ状態であると共に、ダミーメモリセル１１ｗが書き込み状態でありオフ状態であるため、図７に示す従来のセンスアンプＳＡにおいてメモリセル６１が書き込み状態の場合のノードＡの電圧Ｓｉｎｗと等しくなる。尚、ノードＤの電圧はダミービット線ＢＬｗの電位と対応している。
【００５５】
そして、コンパレータ１２のプラス入力端子には、各ノードＣ，Ｄの電圧Ｓｉｎｅ，Ｓｉｎｗが各抵抗抗Ｒにより１／２に減圧されて印加される。そのため、コンパレータ１２のプラス入力端子の電圧Ｖｃは、式（３）によって表される。
Ｖｃ＝（Ｓｉｎｅ＋Ｓｉｎｗ）／２ ………（式３）
コンパレータ１２は、プラス入力端子の電圧Ｖｃに設計マージンΔ１を加減算して設定された参照電圧Ｖｓと、マイナス入力端子の電圧（ノードＡの電圧Ｓｉｎ）とを比較し、その比較結果に基づいてセンストランジスタ８１のオンオフ動作を制御する。ここで、参照電圧Ｖｓの設定範囲は、式（４）によって表される。
【００５６】
尚、設計マージンΔ１は、各メモリセル６１，１１ｅ，１１ｗと各トランジスタ５５ａ，５５ｅ，５５ｗ，７２，２１ｅ，２１ｗ，８１，２２ｅ，２２ｗのそれぞれのオン抵抗および各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗のバラツキなどの素子のバラツキを考慮して設定されている。
【００５７】
Ｖｃ−Δ１≦Ｖｓ≦Ｖｃ＋Δ１ ………（式４）
式（３）に示す電圧Ｖｃは式（１）に示す値Ｘと同じであるため、式（４）に示す参照電圧Ｖｓは式（１）に示すしきい値電圧Ｖｔｉｓと同じになる。
メモリセル６１が消去状態の場合、メモリセル６１およびカラムトランジスタ５５ａはオン状態であるため、ノードＡの電圧Ｓｉｎは参照電圧Ｖｓを下回ることになり、コンパレータ１２の出力側の論理レベルは「１」になってセンストランジスタ８１はオン状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを下回ることになり、負荷トランジスタ７２はオン状態になる。
【００５８】
このように、メモリセル６１が消去状態の場合、電圧Ｓｉｎは参照電圧Ｖｓを下回るためセンストランジスタ８１はオン状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを下回り、電圧Ｖｏはメモリセル６１と各トランジスタ５５ａ，８１，７２のそれぞれのオン抵抗とビット線ＢＬの配線抵抗との抵抗分割により決定される。
【００５９】
メモリセル６１が書き込み状態の場合、メモリセル６１はオフ状態であるため、ノードＡの電圧Ｓｉｎは参照電圧Ｖｓを越えることになり、コンパレータ１２の出力側の論理レベルは「０」になってセンストランジスタ８１はオフ状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを上回ることになり、負荷トランジスタ７２はオフ状態になる。
【００６０】
このように、メモリセル６１が書き込み状態の場合、電圧Ｓｉｎは参照電圧Ｖｓを上回るためセンストランジスタ８１はオフ状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを上回り、電圧Ｖｏは電源電圧Ｖｄｄからしきい値電圧Ｖｔｐを差し引いた値になる（Ｖｏ＝Ｖｄｄ−Ｖｔｐ）。
【００６１】
図３に、各電圧Ｓｉｎｅ，Ｓｉｎｗおよび参照電圧Ｖｓの設定範囲の温度変化を概念的に示す。尚、実際の各電圧Ｓｉｎｅ，Ｓｉｎｗ，Ｖｓの温度変化は図３に示すように直線的ではないが、図３では変化具合を分かりやすくするためあえて直線的に表してある。
【００６２】
各メモリセル６１，１１ｅ，１１ｗおよび各トランジスタ５５ａ，５５ｅ，５５ｗ，７２，２１ｅ，２１ｗ，８１，２２ｅ，２２ｗは１チップの半導体基板上に形成されているため温度条件は同じになる。そして、負荷トランジスタ７２と各ダミー負荷トランジスタ２１ｅ，２１ｗ、センストランジスタ８１と各ダミーセンストランジスタ２２ｅ，２２ｗ、カラムトランジスタ５５ａと各ダミーカラムトランジスタ５５ｅ，５５ｗ、メモリセル６１と各ダミーメモリセル１１ｅ，１１ｗはそれぞれ、温度特性が同じである。
【００６３】
従って、温度変化に関係なく、ノードＣの電圧はメモリセル６１が消去状態の場合のノードＡの電圧Ｓｉｎｅと等しくなり、ノードＤの電圧はメモリセル６１が書き込み状態の場合のノードＡの電圧Ｓｉｎｏと等しくなる。そのため、各電圧Ｓｉｎｅ，Ｓｉｎｗ，Ｖｓは温度上昇に伴って同じ割合で低下し、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）が参照電圧Ｖｓの設定範囲から外れることはない。
【００６４】
また、各電圧Ｓｉｎｅ，Ｓｉｎｗと参照電圧Ｖｓの設定範囲との間にはそれぞれ、動作マージンΔ３が設定されている。この動作マージンΔ３は温度ｔの変化に関係なく常に一定値に保たれる。
その結果、本実施形態のセンスアンプＳＡは温度変化に関係なく電流センスアンプとして機能し、図４に示すように、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を増幅して、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）を拡大することができる。そのため、メモリセル６１の消去状態と書き込み状態とで、出力インバータ７３の出力側の倫理レベルを確実に変化させることが可能になり、メモリセル６１に記憶されたデータを温度変化に関係なく正確に読み出すことができる。
【００６５】
ところで、ＥＰＲＯＭにおいて、動作の高速化を図るためには、メモリセル６１のドレイン領域６４（ビット線ＢＬ）の電圧振幅を小さくする必要があり、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を小さくしなければならないため、参照電圧Ｖｓの設定範囲も小さくなる。しかし、本実施形態によれば、ノードＡの電圧振幅を小さくして参照電圧Ｖｓの設定範囲を小さくした場合でも、温度変化に関係なく正確な読み出し動作が可能であるため、ＥＰＲＯＭの動作の高速化を図ることができる。
【００６６】
また、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗率に関係なく、ノードＣの電圧は電圧Ｓｉｎｅと等しくなり、ノードＤの電圧は電圧Ｓｉｎｏと等しくなる。そのため、メモリセル６１のドレイン領域６４によって形成されるビット線ＢＬに金属配線が裏打ちされておらず配線抵抗率が大きい場合でも、温度変化に関係なく正確な読み出し動作を行うことができる。
【００６７】
尚、本発明は上記実施形態に限定されるものではなく、以下のように変更してもよく、その場合でも、上記実施形態と同様の作用および効果を得ることができる。
（１）各ボルテージホロワ１３ｅ，１３ｗをソースホロワに置き換える。ソースホロワはボルテージホロワに比べれば劣るものの高入力インピーダンス・低出力インピーダンスの特性があるため、各ノードＣ，Ｄの電圧に抵抗Ｒが影響を及ぼすのを防ぐことができる。
【００６８】
（２）負荷トランジスタ７２および各ダミー負荷トランジスタ２１ｅ，２１ｗのゲートを接地し、負荷トランジスタ７２および各ダミー負荷トランジスタ２１ｅ，２１ｗを抵抗接続型にする。この場合は、負荷トランジスタ７２および各ダミー負荷トランジスタ２１ｅ，２１ｗがダイオード接続型である上記実施形態に比べて、各ノードＢ，Ｅ，Ｆの電圧振幅が大きくなるため、センスアンプＳＡの読み出し動作が遅くなるものの、上記実施形態と同様の効果を得ることができる。
【００６９】
（３）ＥＰＲＯＭだけでなく、ＥＥＰＲＯＭまたはフラッシュ消去型ＥＥＰＲＯＭに適用する。
（４）図１に示す各抵抗Ｒの比は必ずしも同じでなければいけないわけではないが、同じ値が最もよい。
【図面の簡単な説明】
【図１】本発明を具体化した一実施形態の要部構成を示す回路図。
【図２】一実施形態の要部構成を示す回路図。
【図３】一実施形態の動作を説明するための特性図。
【図４】一実施形態の動作を説明するための特性図。
【図５】従来の形態および一実施形態の要部ブロック図。
【図６】従来の形態の要部構成を示す回路図。
【図７】従来の形態および一実施形態のメモリセルの概略断面図。
【図８】従来の形態の要部構成を示す回路図。
【図９】従来の形態の動作を説明するための特性図。
【図１０】従来の形態の動作を説明するための特性図。
【図１１】従来の形態の動作を説明するための特性図。
【符号の説明】
１１ｅ，１１ｗ…ダミーメモリセル １２…コンパレータ
１３ｅ，１３ｗ…ボルテージホロワ １４…消去状態電圧生成回路
１５…書き込み状態電圧生成回路
２１ｅ，２１ｗ…ダミー負荷トランジスタ ５５…カラムデコーダ
６１…メモリセル ７２…負荷トランジスタ ７３…出力インバータ
８１…センストランジスタ ＢＬｅ，ＢＬｗ…ダミービット線
ＢＬ…ビット線 ＷＬ…ワード線 Ｒ…抵抗
【発明の属する技術分野】
本発明は半導体記憶装置に係り、詳しくは、ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュ消去型ＥＥＰＲＯＭのセンスアンプに関するものである。
【０００２】
【従来の技術】
図５に、一般的なＥＰＲＯＭの読み出し動作に関わる部分の要部ブロック構成を示す。
ＥＰＲＯＭにおいて、読み出し動作に関わる部分は、アドレスバス５１，アドレスバッファ５２、アドレスプリデコーダ５３、ローアドレスデコーダ５４、カラムアドレスデコーダ５５、メモリセルアレイ５６、センスアンプ群５７、データバスバッファ５８，データバス５９から構成されており、これらは１チップの半導体基板上に形成されている。
【０００３】
外部からアドレスバス５１を介して入力されたアドレスは、アドレスバッファ５２を介してアドレスプリデコーダ５３へ転送される。アドレスプリデコーダ５３は、入力されたアドレスをローアドレスおよびカラムアドレスに分け、ローアドレスをローアドレスデコーダ５４へ転送すると共に、カラムアドレスをカラムアドレスデコーダ５５へ転送する。
【０００４】
図６に、カラムアドレスデコーダ５５，メモリセルアレイ５６，センスアンプ群５７の要部構成を示す。
メモリセルアレイ５６は、マトリックス状に配置された複数のメモリセル６１から構成されている。尚、図６に示す例では、２６２１４４個のメモリセル６１が縦横５１２個ずつマトリックス状に配置されてメモリセルアレイ５６が構成されている。そのため、アドレスプリデコーダ５３は、アドレスバス５１を介して入力された１８ビットのアドレスを、９ビットずつのローアドレスおよびカラムアドレスに分けている。
【０００５】
図７に、各メモリセル６１の断面構造を示す。
各メモリセル６１は、制御ゲート電極６９と浮遊ゲート電極６７とを備えたＭＯＳトランジスタからなるスタックトゲート型のメモリセルである。
Ｐ型単結晶半導体基板上６２には、Ｎ型のソース領域６３およびドレイン領域６４が形成されている。半導体基板６２における各領域６３，６４間にはチャネル領域６５が形成され、チャネル領域６５上にはトンネル絶縁膜６６，浮遊ゲート電極６７，層間絶縁膜６８，制御ゲート電極６９がこの順番で積層されている。
【０００６】
図６に示すように、メモリセルアレイ５６において、カラム方向に配列された各メモリセル６１の制御ゲート電極６９は共通のワード線ＷＬ１〜ＷＬ５１２を形成し、ロー方向に配列された各メモリセル６１のドレイン領域６４は共通のビット線ＢＬ１〜ＢＬ５１２を形成している。尚、図６に示す読み出し動作時において、全てのメモリセル６１のソース領域６３は接地されている。
【０００７】
ローアドレスデコーダ５４は、ローアドレスに対応するワード線ＷＬを選択する。カラムアドレスデコーダ５５は、各ビット線ＢＬと直列に接続されたカラムトランジスタ５５ａから構成され、カラムアドレスに対応するカラムトランジスタ５５ａが選択されることにより、当該カラムトランジスタ５５ａに接続されたビット線ＢＬを選択する。その選択されたワード線ＷＬおよびビット線ＢＬに対応するメモリセル６１に書き込まれているデータは、当該ビット線ＢＬからカラムアドレスデコーダ５５を介してセンスアンプ群５７を構成するいずれかのセンスアンプＳＡへ転送される。センスアンプＳＡは当該データを増幅し、その増幅されたデータはデータバスバッファ５８からデータバス５９を介して外部へ出力される。
【０００８】
尚、センスアンプＳＡはデータバス５９のデータ幅に相当する数だけ設けられている。図６に示す例では、データバス５９のデータ幅が１６ビットであるため、センスアンプ群５７は１６個のセンスアンプＳＡ１〜ＳＡ１６によって構成されている。そして、各ビット線ＢＬ１〜ＢＬ５１２はそれぞれカラムトランジスタ５５ａを介して３２本ずつまとめられ、各センスアンプＳＡ１〜ＳＡ１６に接続されている。つまり、各センスアンプＳＡ１〜ＳＡ１６は３２本のビット線ＢＬ毎に設けられている。
【０００９】
ところで、各メモリセル６１のソース領域６３は、メモリセルアレイ５６全体で共通に接続されているか、または、各センスアンプＳＡ１〜ＳＡ１６に対応するメモリセル６１毎にブロック化されて共通に接続されている。
また、メモリセル６１のドレイン領域６４によって形成されるビット線ＢＬには、金属配線（図示略）が裏打ちされて配線抵抗率が低減されている。
【００１０】
図８（ａ）に、メモリセル６１，ビット線ＢＬ，カラムトランジスタ５５ａ，センスアンプＳＡの構成を示す。
センスアンプＳＡは、センス回路７１、負荷トランジスタ７２、出力インバータ７３から構成されている。センス回路７１は、センストランジスタ８１およびフィードバックインバータ８２から構成されている。負荷トランジスタ７２およびセンストランジスタ８１は、電源Ｖｄｄとカラムトランジスタ５５ａとの間に直列に接続されている。カラムトランジスタ５５ａとセンストランジスタ８１との間のノードＡはフィードバックインバータ８２の入力側に接続され、フィードバックインバータ８２の出力側はセンストランジスタ８１のゲートに接続されている。負荷トランジスタ７２とセンストランジスタ８１との間のノードＢは、負荷トランジスタ７２のゲートに接続されると共に、出力インバータ７３の入力側に接続されている。出力インバータ７３の出力側はデータバスバッファ５８に接続されている。尚、各トランジスタ８１，５５ａはＮＭＯＳトランジスタであり、負荷トランジスタ７２はＰＭＯＳトランジスタである。つまり、センスアンプＳＡはシングルエンドの電流検出型であり、基本的には、メモリセル６１をドライバとし、負荷トランジスタ７２を負荷とするインバータである。
【００１１】
図８（ａ）に示す回路は、センス回路７１をスイッチＳＷ１に置き換えた図８（ｂ）に示す等価回路によって表される。
次に、センスアンプＳＡの動作を説明する。
ここで、負荷トランジスタ７２のしきい値電圧をＶｔｐ、フィードバックインバータ８２のしきい値電圧をＶｔｉｓ、出力インバータ７３のしきい値電圧をＶｔｉｏ、ノードＢの電圧をＳｏ、ノードＡの電圧をＳｉｎ、電源Ｖｄｄの電圧をＶｄｄとする。
【００１２】
メモリセル６１の書き込み動作は、制御ゲート電極６９（ワード線ＷＬ）およびドレイン領域６４（ビット線ＢＬ）に高電圧を印加し、ドレイン領域６４とチャネル領域６５との接合部付近に発生したホットエレクトロンを、トンネル絶縁膜６６を介して浮遊ゲート電極６７へ注入することにより行われる。浮遊ゲート電極６７に電子が注入されると、制御ゲート電極６９からみたしきい値電圧は高くなる。このメモリセル６１の浮遊ゲート電極６７に電子が注入された状態を書き込み状態とし、データ「０」が記憶された状態と規定する。
【００１３】
メモリセル６１の消去動作は、ソース領域６３に高電圧を印加し、制御ゲート電極６９（ワード線ＷＬ）を接地することにより、トンネル現象を利用して、浮遊ゲート電極６７に蓄積された電子を、トンネル絶縁膜６６を介してソース領域６３へ引き抜くことにより行われる。浮遊ゲート電極６７から電子が引き抜かれると、制御ゲート電極６９からみたしきい値電圧は低くなる。このメモリセル６１の浮遊ゲート電極６７から電子が引き抜かれた状態を消去状態とし、データ「１」が記憶された状態と規定する。
【００１４】
メモリセル６１の読み出し動作は、制御ゲート電極６９（ワード線ＷＬ）に電源電圧Ｖｄｄを印加し、後述するように、センスアンプＳＡを用いてドレイン領域６４に低電圧（１Ｖ程度）を印加し、流れるドレイン電流の大小をデータの「０」「１」に対応させることにより行われる。
【００１５】
メモリセル６１が消去状態の場合、制御ゲート電極６９（ワード線ＷＬ）に電源電圧Ｖｄｄを印加するとメモリセル６１はオン状態になる。また、読み出し動作において、カラムトランジスタ５５ａのゲートには電源電圧Ｖｄｄが印加されているため、カラムトランジスタ５５ａはオン状態になっている。そのため、ノードＡの電圧Ｓｉｎはフィードバックインバータ８２のしきい値電圧Ｖｔｉｓを下回ることになり、フィードバックインバータ８２の出力側の論理レベルは「１」になってセンストランジスタ８１はオン状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを下回ることになり、負荷トランジスタ７２はオン状態になる。
【００１６】
このように、メモリセル６１が消去状態の場合、電圧Ｓｉｎはしきい値電圧Ｖｔｉｓを下回るため、センストランジスタ８１（スイッチＳＷ１）はオン状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを下回り、電圧Ｓｏはメモリセル６１と各トランジスタ５５ａ，８１，７２のそれぞれのオン抵抗とビット線ＢＬの配線抵抗との抵抗分割により決定される。
【００１７】
メモリセル６１が書き込み状態の場合、メモリセル６１はオフ状態になる。そのため、ノードＡの電圧Ｓｉｎはフィードバックインバータ８２のしきい値電圧Ｖｔｉｓを越えることになり、フィードバックインバータ８２の出力側の論理レベルは「０」になってセンストランジスタ８１はオフ状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを上回ることになり、負荷トランジスタ７２はオフ状態になる。
【００１８】
このように、メモリセル６１が書き込み状態の場合、電圧Ｓｉｎはしきい値電圧Ｖｔｉｓを上回るため、センストランジスタ８１（スイッチＳＷ１）はオフ状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを上回り、電圧Ｓｏは電源電圧Ｖｄｄからしきい値電圧Ｖｔｐを差し引いた値になる（Ｓｏ＝Ｖｄｄ−Ｖｔｐ）。
【００１９】
ここで、メモリセル６１が消去状態の場合の各電圧Ｓｉｎ，Ｓｏを各電圧Ｓｉｎｅ，Ｓｏｅと表記し、メモリセル６１が書き込み状態の場合の各電圧Ｓｉｎ，Ｓｏを各電圧Ｓｉｎｗ，Ｓｏｗと表記する。つまり、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）がノードＡの電圧振幅になり、各電圧Ｓｏｅ，Ｓｏｗの範囲（Ｓｏｗ−Ｓｏｅ）がノードＢの電圧振幅になる。
【００２０】
フィードバックインバータ８２のしきい値電圧Ｖｔｉｓの設定範囲は、以下に示す式（１）に表されるように、ノードＡの電圧振幅の１／２の値Ｘに設計マージンΔ１を加減算して設定されている。尚、設計マージンΔ１は、メモリセル６１と各トランジスタ５５ａ，８１，７２のそれぞれのオン抵抗およびビット線ＢＬの配線抵抗のバラツキなどの素子のバラツキを考慮して設定されている。
【００２１】
Ｘ＝（Ｓｉｎｅ＋Ｓｉｎｗ）／２
Ｘ−Δ１≦Ｖｔｉｓ≦Ｘ＋Δ１ ………（式１）
また、出力インバータ７３のしきい値電圧Ｖｔｉｏの設定範囲は、式（２）に示すように、ノードＢの電圧振幅の１／２の値Ｙに設計マージンΔ２を加減算して設定されている。尚、設計マージンΔ２は、負荷トランジスタ７２のしきい値電圧Ｖｔｐのバラツキなどの素子のバラツキを考慮して設定されている。
【００２２】
Ｙ＝（Ｓｏｅ＋Ｓｏｗ）／２
Ｙ−Δ２≦Ｖｔｉｏ≦Ｙ＋Δ２ ………（式２）
ちなみに、図８に示すセンスアンプＳＡの構成については、信学技報ＳＤＭ９０−２１（関，久米 他：オンチップ消去制御回路付き１Ｍビットフラッシュ消去型ＥＥＰＲＯＭ）に開示されている。
【００２３】
【発明が解決しようとする課題】
図９に、各電圧Ｓｉｎｅ，Ｓｉｎｗおよびフィードバックインバータ８２のしきい値電圧Ｖｔｉｓの設定範囲の温度変化を概念的に示す。尚、実際の各電圧Ｓｉｎｅ，Ｓｉｎｗの温度変化は図９に示すように直線的ではないが、図９では変化具合を分かりやすくするためあえて直線的に表してある。
【００２４】
各電圧Ｓｉｎｅ，Ｓｉｎｗは温度が上昇するほど低下するのに対して、しきい値電圧Ｖｔｉｓは温度に関係なくほとんど変化しない。そのため、前記式（１）（２）には、ＥＰＲＯＭの一般的な動作温度Ｔにおける各電圧Ｓｉｎｅ，Ｓｉｎｗが代入されることで、しきい値電圧Ｖｔｉｓの設定範囲が求められている。また、各電圧Ｓｉｎｅ，Ｓｉｎｗとしきい値電圧Ｖｔｉｓの設定範囲との間にはそれぞれ、動作マージンΔ３が設定されている。
【００２５】
しかし、温度が低い場合や高い場合には、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）が、しきい値電圧Ｖｔｉｓの設定範囲から外れることになる。
図１０に、温度が低い場合に、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）が設定されたしきい値電圧Ｖｔｉｓを上回った状態における、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）を示す。また、図１１に、温度が高い場合に、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲が設定されたしきい値電圧Ｖｔｉｓを下回った状態における、各電圧Ｓｏｅ，Ｓｏｗの範囲を示す。
【００２６】
図１０および図１１に示すように、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）が設定されたしきい値電圧Ｖｔｉｓから外れた場合、センスアンプＳＡは電流センスアンプとして機能せず、ノードＡの電圧振幅を増幅できないため、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）は拡大しないことになる。そのため、メモリセル６１の消去状態と書き込み状態とで、出力インバータ７３の出力側の倫理レベルは変化しないことになり、メモリセル６１に記憶されたデータを正確に読み出すことができなくなる。
【００２７】
また、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲がしきい値電圧Ｖｔｉｓの設定範囲から外れていない場合であっても、一般的な動作温度Ｔから外れた場合には、各電圧Ｓｉｎｅ，Ｓｉｎｗのいずれかの側の動作マージンΔ３が小さくなるため、メモリセル６１に記憶されたデータを誤って読み出す可能性が高くなる。
【００２８】
このように、図８に示す従来のセンスアンプＳＡにおいては、正確な読み出し動作の可能な温度範囲が狭く、温度変化の影響により読み出し動作の精度が低下するという問題があった。
近年、ＥＰＲＯＭにおいては、動作の高速化を図るために、メモリセル６１のドレイン領域６４（ビット線ＢＬ）の電圧振幅を小さくすることが求められており、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を小さくする必要がある。そのため、しきい値電圧Ｖｔｉｓの設定範囲も小さくなり、上記問題がより重大性をおびる傾向にある。
【００２９】
ところで、ビット線ＢＬの配線抵抗率が大きい場合には、センスアンプＳＡに近いメモリセル６１と遠いメモリセル６１とでビット線ＢＬの配線抵抗が大きく異なるため、前記設計マージン分±Δ１を大きく設定する必要がある。そのため、特に、メモリセル６１のドレイン領域６４によって形成されるビット線ＢＬに金属配線が裏打ちされていない場合には、ビット線ＢＬの配線抵抗率が大きくなるため、上記問題がより顕在化する。
【００３０】
また、図８に示す構成のセンスアンプＳＡを用いた場合には、ＥＰＲＯＭだけでなく、ＥＥＰＲＯＭやフラッシュ消去型ＥＥＰＲＯＭにおいても同様の問題が起こることは言うまでもない。
本発明は上記問題点を解決するためになされたものであって、その目的は、特性変動に関係なく正確な読み出し動作が可能な半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の発明は、データが書き込まれていない第１のダミーメモリセルと、第１のダミーメモリセルに接続された第１のダミービット線と、第１のダミービット線の電位変化を検出する第１の電位検出手段と、予めデータが書き込まれている第２のダミーメモリセルと、第２のダミーメモリセルに接続された第２のダミービット線と、第２のダミービット線の電位変化を検出する第２の電位検出手段と、データの読み出し対象のメモリセルに接続されたビット線と、該ビット線に接続されたＮＭＯＳトランジスタからなるセンストランジスタを有し、該センストランジスタを動作させることで、前記メモリセルに記憶されたデータを読み出す第３の電位検出手段とを備える。そして、中間電位生成手段は、第１の電位検出手段が検出した第１のダミービット線の電位と、第２の電位検出手段が検出した第２のダミービット線の電位との中間電位を生成する。また、比較手段は、ビット線の電位と前記中間電位生成手段が生成した中間電位とを比較し、その比較結果を、ビット線の電位をフィードバックして前記センストランジスタのゲートに印加することで、該センストランジスタの動作を制御する。
また、第１の電位検出手段は、電源に接続されたＭＯＳトランジスタからなる第１ダミー負荷トランジスタ，および，該第１ダミー負荷トランジスタと前記第１のダミーメモリセルとの間に接続されたＭＯＳトランジスタからなる第１ダミーセンストランジスタを有している。また、第２の電位検出手段は、電源に接続されたＭＯＳトランジスタからなる第２ダミー負荷トランジスタ，および，該第２ダミー負荷トランジスタと第２のダミーメモリセルとの間に接続されたＭＯＳトランジスタからなる第２ダミーセンストランジスタを有している。そして、第３の電位検出手段は、電源とセンストランジスタとの間に接続されたＭＯＳトランジスタからなる負荷トランジスタ，および，該負荷トランジスタを負荷とするインバータを有し、前記メモリセルをドライバとするシングルエンドの電流検出型センスアンプとして構成されている。
【００３２】
従って、本発明において、第１および第２のダミーメモリセルとメモリセルとを同一構造にして１チップの半導体基板上に形成すれば、温度変化などの特性変動に関係なく、第１のダミービット線の電位はメモリセルにデータが書き込まれていない場合のビット線の電位と等しくなり、第２のダミービット線の電位はメモリセルにデータが書き込まれている場合のビット線の電位と等しくなる。そのため、温度変化に対してビット線の電位と中間電位とは同じ割合で変化することになり、ビット線の電位と中間電位とを比較することで、メモリセルにデータが書き込まれているか否かを判定することが可能になるため、温度変化などの特性変動に関係なくメモリセルに記憶されたデータを正確に読み出すことができる。
【００３３】
また、本発明において、第１および第２のダミービット線とビット線との配線抵抗率を同じにした上で配線長を同じにすれば、これらの配線抵抗が大きい場合でも、第１のダミービット線の電位はメモリセルにデータが書き込まれていない場合のビット線の電位と等しくなり、第２のダミービット線の電位はメモリセルにデータが書き込まれている場合のビット線の電位と等しくなる。そのため、配線抵抗に関係なくメモリセルに記憶されたデータを正確に読み出すことができる。
また、請求項１に記載の半導体装置においては、請求項２に記載の発明のように、第１の電位検出手段のうち、第１ダミー負荷トランジスタと第１ダミーセンストランジスタとの間のノードが第１ダミー負荷トランジスタのゲートに接続され、第１ダミーセンストランジスタのゲートが電源に接続されており、第２の電位検出手段のうち、第２ダミー負荷トランジスタと第２ダミーセンストランジスタとの間のノードが第２ダミー負荷トランジスタのゲートに接続され、第２ダミーセンストランジスタのゲートが接地されており、第３の電位検出手段のうち、負荷トランジスタと前記センストランジスタとの間のノードが負荷トランジスタのゲートおよびインバータに接続され、センストランジスタのゲートに比較手段の比較結果が入力されるように構成されていてもよい。
【００３４】
ところで、請求項１または請求項２に記載の半導体記憶装置では、請求項３に記載の発明のように、前記第１および第２のダミーメモリセルおよび前記メモリセルが複数個マトリックス状に配置され、カラム方向に配列された前記第１および第２のダミーメモリセルと複数の前記メモリセルとが同一のワード線に接続されている。そして、カラムデコーダは、複数の前記メモリセルに接続された複数の前記ビット線のうちの１本を選択し、その選択された前記ビット線と前記第３の電位検出手段とを接続する。
【００３６】
さらに、請求項３に記載の半導体記憶装置において、第１ダミー負荷トランジスタ，前記第２ダミー負荷トランジスタおよび前記負荷トランジスタにおけるＭＯＳトランジスタは、請求項１から請求項３のいずれかに記載の発明のように、ダイオード接続型である。
尚、以下に述べる発明の実施の形態において、特許請求の範囲または課題を解決するための手段に記載の「第１のダミーメモリセル」はダミーメモリセル１１ｅに相当し、同じく「第２のダミーメモリセル」はダミーメモリセル１１ｗに相当し、同じく「第１のダミービット線」はダミービット線ＢＬｅに相当し、同じく「第２のダミービット線」はダミービット線ＢＬｗに相当し、「第１の電位検出手段」は消去状態電圧生成回路１４に相当し、同じく「第２の電位検出手段」は書き込み状態電圧生成回路１５に相当し、同じく「第３の電位検出手段」は負荷トランジスタ７２，センストランジスタ８１および出力インバータ７３から構成され、同じく「中間電位生成手段」は各ボルテージホロワ１３ｅ，１３ｗおよび抵抗Ｒから構成され、同じく「比較手段」はコンパレータ１２に相当し、同じく「ＭＯＳトランジスタ」はダミー負荷トランジスタ２１ｅ，２１ｗおよび負荷トランジスタ７２に相当する。
【００３７】
【発明の実施の形態】
以下、本発明をＥＰＲＯＭに具体化した一実施形態を図面と共に説明する。尚、本実施形態において、図５〜図８に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００３８】
本実施形態のＥＰＲＯＭの読み出し動作に関わる部分の要部ブロック構成は、図５に示す従来の形態と同じである。また、本実施形態のメモリセル６１の構造は、図７に示す従来の形態と同じである。
図２に、本実施形態におけるカラムアドレスデコーダ５５，メモリセルアレイ５６，センスアンプ群５７の要部構成を示す。
【００３９】
図２において、図６に示す従来の形態と異なるのは、以下の点である。
［１」メモリセルアレイ５６は、各メモリセル６１に加えて、各ダミーメモリセル１１ｅ，１１ｗを備えており、各メモリセル６１，１１ｅ，１１ｗはマトリックス状に配置されている。各ダミーメモリセル１１ｅ，１１ｗの構造はメモリセル６１と同じである。
【００４０】
尚、図２に示す読み出し動作時において、全てのメモリセル６１，１１ｅ，１１ｗのソース領域６３は接地されている。そして、各メモリセル６１，１１ｅ，１１ｗのソース領域６３は、メモリセルアレイ５６全体で共通に接続されているか、または、各センスアンプＳＡ１〜ＳＡ１６に対応するメモリセル６１，１１ｅ，１１ｗ毎にブロック化されて共通に接続されている。
【００４１】
［２］ダミーメモリセル１１ｅの浮遊ゲート電極６７からは電子が引き抜かれており消去状態になっている。また、ダミーメモリセル１１ｗの浮遊ゲート電極６７には電子が注入されており書き込み状態になっている。
［３］カラム方向に配置された各ダミーメモリセル１１ｅ，１１ｗの制御ゲート電極６９は、同一方向に配列された各メモリセル６１と共通のワード線ＷＬ１〜ＷＬ５１２を形成している。
【００４２】
［４］ロー方向に配列された各ダミーメモリセル１１ｅのドレイン領域６４は共通のダミービット線ＢＬｅを形成し、ロー方向に配列されたダミーメモリセル１１ｗのドレイン領域６４は共通のダミービット線ＢＬｗを形成している。各ダミービット線ＢＬｅ，ＢＬｗは各センスアンプＳＡ１〜ＳＡ１６毎に１本ずつ設けられている。
【００４３】
尚、各ダミービット線ＢＬｅ，ＢＬｗには、ビット線ＢＬと同様に、金属配線（図示略）が裏打ちされており、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗率は同じになっている。
［５］カラムアドレスデコーダ５５は、各ビット線ＢＬと直列に接続されたカラムトランジスタ５５ａに加えて、各ダミービット線ＢＬｅ，ＢＬｗとそれぞれ直列に接続されたダミーカラムトランジスタ５５ｅ，５５ｗを備えている。尚、各トランジスタ５５ａ，５５ｅ，５５ｗのトランジスタサイズは同一に形成されている。
【００４４】
図１に、本実施形態におけるメモリセル６１、ビット線ＢＬ、カラムトランジスタ５５ａ、ダミーメモリセル１１ｅ，１１ｗ、ダミービット線ＢＬｗ，ＢＬｅ、ダミーカラムトランジスタ５５ｅ，５５ｗ、センスアンプＳＡの構成を示す。本実施形態のセンスアンプＳＡは、負荷トランジスタ７２、出力インバータ７３、センストランジスタ８１、コンパレータ１２、ボルテージホロワ１３ｅ，１３ｗ、抵抗Ｒ、消去状態電圧生成回路１４、書き込み状態電圧生成回路１５から構成されている。
【００４５】
消去状態電圧生成回路１４は、ダミー負荷トランジスタ２１ｅおよびダミーセンストランジスタ２２ｅから構成されている。ダミー負荷トランジスタ２１ｅおよびダミーセンストランジスタ２２ｅは、電源Ｖｄｄとダミーカラムトランジスタ５５ｅとの間に直列に接続されている。ダミー負荷トランジスタ２１ｅとダミーセンストランジスタ２２ｅとの間のノードＥは、ダミー負荷トランジスタ２１ｅのゲートに接続されている。ダミーセンストランジスタ２２ｅのゲートは電源Ｖｄｄに接続されている。
【００４６】
書き込み状態電圧生成回路１５は、ダミー負荷トランジスタ２１ｗおよびダミーセンストランジスタ２２ｗから構成されている。ダミー負荷トランジスタ２１ｗおよびダミーセンストランジスタ２２ｗは、電源Ｖｄｄとダミーカラムトランジスタ５５ｗとの間に直列に接続されている。ダミー負荷トランジスタ２１ｗとダミーセンストランジスタ２２ｗとの間のノードＦは、ダミー負荷トランジスタ２１ｗのゲートに接続されている。ダミーセンストランジスタ２２ｗのゲートは接地されている。
【００４７】
尚、各ダミー負荷トランジスタ２１ｅ，２１ｗはＰＭＯＳトランジスタであり、負荷トランジスタ７２と同一のトランジスタサイズに形成されている。また、各ダミーセンストランジスタ２１ｅ，２２ｗはＮＭＯＳトランジスタであり、センストランジスタ８１と同一のトランジスタサイズに形成されている。
【００４８】
各ボルテージホロワ１３ｅ，１３ｗはオペアンプによって構成されている。ダミーセンストランジスタ２２ｅとダミーカラムトランジスタ５５ｅとの間のノードＣはボルテージホロワ１３ｅの入力側に接続され、ダミーセンストランジスタ２２ｗとダミーカラムトランジスタ５５ｗとの間のノードＤはボルテージホロワ１３ｗの入力側に接続されている。各ボルテージホロワ１３ｅ，１３ｗの出力側はそれぞれ、各抵抗Ｒを介してコンパレータ１２のプラス入力端子に接続されている。
【００４９】
各ボルテージホロワ１３ｅ，１３ｗには高入力インピーダンス・低出力インピーダンスの特性があるため、各ノードＣ，Ｄの電圧に抵抗Ｒが影響を及ぼすのを防ぐことができる。
コンパレータ１２のマイナス入力端子はカラムトランジスタ５５ａとセンストランジスタ８１との間のノードＡに接続され、コンパレータ１２の出力側はセンストランジスタ８１のゲートに接続されている。
【００５０】
次に、上記のように構成された本実施形態のセンスアンプＳＡの動作を説明する。
ローアドレスデコーダ５４がローアドレスに対応するワード線ＷＬに電源電圧Ｖｄｄを印加して選択すると、そのワード線ＷＬに対応する複数のメモリセル６１および各ダミーメモリセル１１ｅ，１１ｗが選択される。また、カラムアドレスデコーダ５５がカラムアドレスに対応するカラムトランジスタ５５ａに電源電圧Ｖｄｄを印加して選択すると、そのカラムトランジスタ５５ａに接続されたビット線ＢＬが選択され、そのビット線ＢＬに対応する複数のメモリセル６１が選択される。そして、選択されたワード線ＷＬおよびビット線ＢＬに対応する１つのメモリセル６１が、カラムトランジスタ５５ａを介してセンスアンプＳＡに接続される。また、選択されたワード線ＷＬに対応する各ダミーメモリセル１１ｅ，１１ｗがそれぞれ１つずつ、各ダミーカラムトランジスタ５５ｅ，５５ｗを介してセンスアンプＳＡに接続される。
【００５１】
ここで、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗率は同じである。そして、選択されたメモリセル６１とカラムトランジスタ５５ａとの間のビット線ＢＬの長さと、選択された各ダミーメモリセル１１ｅ，１１ｗと各ダミーカラムトランジスタ５５ｅ，５５ｗとの間の各ダミービット線ＢＬｅ，ＢＬｗのそれぞれの長さとは同じであるため、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗は同じになる。
【００５２】
また、負荷トランジスタ７２と各ダミー負荷トランジスタ２１ｅ，２１ｗ、センストランジスタ８１と各ダミーセンストランジスタ２２ｅ，２２ｗ、カラムトランジスタ５５ａと各ダミーカラムトランジスタ５５ｅ，５５ｗ、メモリセル６１と各ダミーメモリセル１１ｅ，１１ｗはそれぞれ、トランジスタサイズが同じである。
【００５３】
読み出し動作において、カラムトランジスタ５５ａおよび各ダミーカラムトランジスタ５５ｅ，５５ｗのゲートには電源電圧Ｖｄｄが印加されているため、各トランジスタ５５ａ，５５ｅ，５５ｗはオン状態になっている。
従って、ノードＣの電圧は、ダミーセンストランジスタ２２ｅがオン状態であると共に、ダミーメモリセル１１ｅが消去状態でありオン状態であるため、図７に示す従来のセンスアンプＳＡにおいてメモリセル６１が消去状態の場合のノードＡの電圧Ｓｉｎｅと等しくなる。尚、ノードＣの電圧はダミービット線ＢＬｅの電位と対応している。
【００５４】
また、ノードＤの電圧は、ダミーセンストランジスタ２２ｅがオフ状態であると共に、ダミーメモリセル１１ｗが書き込み状態でありオフ状態であるため、図７に示す従来のセンスアンプＳＡにおいてメモリセル６１が書き込み状態の場合のノードＡの電圧Ｓｉｎｗと等しくなる。尚、ノードＤの電圧はダミービット線ＢＬｗの電位と対応している。
【００５５】
そして、コンパレータ１２のプラス入力端子には、各ノードＣ，Ｄの電圧Ｓｉｎｅ，Ｓｉｎｗが各抵抗抗Ｒにより１／２に減圧されて印加される。そのため、コンパレータ１２のプラス入力端子の電圧Ｖｃは、式（３）によって表される。
Ｖｃ＝（Ｓｉｎｅ＋Ｓｉｎｗ）／２ ………（式３）
コンパレータ１２は、プラス入力端子の電圧Ｖｃに設計マージンΔ１を加減算して設定された参照電圧Ｖｓと、マイナス入力端子の電圧（ノードＡの電圧Ｓｉｎ）とを比較し、その比較結果に基づいてセンストランジスタ８１のオンオフ動作を制御する。ここで、参照電圧Ｖｓの設定範囲は、式（４）によって表される。
【００５６】
尚、設計マージンΔ１は、各メモリセル６１，１１ｅ，１１ｗと各トランジスタ５５ａ，５５ｅ，５５ｗ，７２，２１ｅ，２１ｗ，８１，２２ｅ，２２ｗのそれぞれのオン抵抗および各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗のバラツキなどの素子のバラツキを考慮して設定されている。
【００５７】
Ｖｃ−Δ１≦Ｖｓ≦Ｖｃ＋Δ１ ………（式４）
式（３）に示す電圧Ｖｃは式（１）に示す値Ｘと同じであるため、式（４）に示す参照電圧Ｖｓは式（１）に示すしきい値電圧Ｖｔｉｓと同じになる。
メモリセル６１が消去状態の場合、メモリセル６１およびカラムトランジスタ５５ａはオン状態であるため、ノードＡの電圧Ｓｉｎは参照電圧Ｖｓを下回ることになり、コンパレータ１２の出力側の論理レベルは「１」になってセンストランジスタ８１はオン状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを下回ることになり、負荷トランジスタ７２はオン状態になる。
【００５８】
このように、メモリセル６１が消去状態の場合、電圧Ｓｉｎは参照電圧Ｖｓを下回るためセンストランジスタ８１はオン状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを下回り、電圧Ｖｏはメモリセル６１と各トランジスタ５５ａ，８１，７２のそれぞれのオン抵抗とビット線ＢＬの配線抵抗との抵抗分割により決定される。
【００５９】
メモリセル６１が書き込み状態の場合、メモリセル６１はオフ状態であるため、ノードＡの電圧Ｓｉｎは参照電圧Ｖｓを越えることになり、コンパレータ１２の出力側の論理レベルは「０」になってセンストランジスタ８１はオフ状態になる。その結果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐを上回ることになり、負荷トランジスタ７２はオフ状態になる。
【００６０】
このように、メモリセル６１が書き込み状態の場合、電圧Ｓｉｎは参照電圧Ｖｓを上回るためセンストランジスタ８１はオフ状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを上回り、電圧Ｖｏは電源電圧Ｖｄｄからしきい値電圧Ｖｔｐを差し引いた値になる（Ｖｏ＝Ｖｄｄ−Ｖｔｐ）。
【００６１】
図３に、各電圧Ｓｉｎｅ，Ｓｉｎｗおよび参照電圧Ｖｓの設定範囲の温度変化を概念的に示す。尚、実際の各電圧Ｓｉｎｅ，Ｓｉｎｗ，Ｖｓの温度変化は図３に示すように直線的ではないが、図３では変化具合を分かりやすくするためあえて直線的に表してある。
【００６２】
各メモリセル６１，１１ｅ，１１ｗおよび各トランジスタ５５ａ，５５ｅ，５５ｗ，７２，２１ｅ，２１ｗ，８１，２２ｅ，２２ｗは１チップの半導体基板上に形成されているため温度条件は同じになる。そして、負荷トランジスタ７２と各ダミー負荷トランジスタ２１ｅ，２１ｗ、センストランジスタ８１と各ダミーセンストランジスタ２２ｅ，２２ｗ、カラムトランジスタ５５ａと各ダミーカラムトランジスタ５５ｅ，５５ｗ、メモリセル６１と各ダミーメモリセル１１ｅ，１１ｗはそれぞれ、温度特性が同じである。
【００６３】
従って、温度変化に関係なく、ノードＣの電圧はメモリセル６１が消去状態の場合のノードＡの電圧Ｓｉｎｅと等しくなり、ノードＤの電圧はメモリセル６１が書き込み状態の場合のノードＡの電圧Ｓｉｎｏと等しくなる。そのため、各電圧Ｓｉｎｅ，Ｓｉｎｗ，Ｖｓは温度上昇に伴って同じ割合で低下し、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）が参照電圧Ｖｓの設定範囲から外れることはない。
【００６４】
また、各電圧Ｓｉｎｅ，Ｓｉｎｗと参照電圧Ｖｓの設定範囲との間にはそれぞれ、動作マージンΔ３が設定されている。この動作マージンΔ３は温度ｔの変化に関係なく常に一定値に保たれる。
その結果、本実施形態のセンスアンプＳＡは温度変化に関係なく電流センスアンプとして機能し、図４に示すように、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を増幅して、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）を拡大することができる。そのため、メモリセル６１の消去状態と書き込み状態とで、出力インバータ７３の出力側の倫理レベルを確実に変化させることが可能になり、メモリセル６１に記憶されたデータを温度変化に関係なく正確に読み出すことができる。
【００６５】
ところで、ＥＰＲＯＭにおいて、動作の高速化を図るためには、メモリセル６１のドレイン領域６４（ビット線ＢＬ）の電圧振幅を小さくする必要があり、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を小さくしなければならないため、参照電圧Ｖｓの設定範囲も小さくなる。しかし、本実施形態によれば、ノードＡの電圧振幅を小さくして参照電圧Ｖｓの設定範囲を小さくした場合でも、温度変化に関係なく正確な読み出し動作が可能であるため、ＥＰＲＯＭの動作の高速化を図ることができる。
【００６６】
また、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線抵抗率に関係なく、ノードＣの電圧は電圧Ｓｉｎｅと等しくなり、ノードＤの電圧は電圧Ｓｉｎｏと等しくなる。そのため、メモリセル６１のドレイン領域６４によって形成されるビット線ＢＬに金属配線が裏打ちされておらず配線抵抗率が大きい場合でも、温度変化に関係なく正確な読み出し動作を行うことができる。
【００６７】
尚、本発明は上記実施形態に限定されるものではなく、以下のように変更してもよく、その場合でも、上記実施形態と同様の作用および効果を得ることができる。
（１）各ボルテージホロワ１３ｅ，１３ｗをソースホロワに置き換える。ソースホロワはボルテージホロワに比べれば劣るものの高入力インピーダンス・低出力インピーダンスの特性があるため、各ノードＣ，Ｄの電圧に抵抗Ｒが影響を及ぼすのを防ぐことができる。
【００６８】
（２）負荷トランジスタ７２および各ダミー負荷トランジスタ２１ｅ，２１ｗのゲートを接地し、負荷トランジスタ７２および各ダミー負荷トランジスタ２１ｅ，２１ｗを抵抗接続型にする。この場合は、負荷トランジスタ７２および各ダミー負荷トランジスタ２１ｅ，２１ｗがダイオード接続型である上記実施形態に比べて、各ノードＢ，Ｅ，Ｆの電圧振幅が大きくなるため、センスアンプＳＡの読み出し動作が遅くなるものの、上記実施形態と同様の効果を得ることができる。
【００６９】
（３）ＥＰＲＯＭだけでなく、ＥＥＰＲＯＭまたはフラッシュ消去型ＥＥＰＲＯＭに適用する。
（４）図１に示す各抵抗Ｒの比は必ずしも同じでなければいけないわけではないが、同じ値が最もよい。
【図面の簡単な説明】
【図１】本発明を具体化した一実施形態の要部構成を示す回路図。
【図２】一実施形態の要部構成を示す回路図。
【図３】一実施形態の動作を説明するための特性図。
【図４】一実施形態の動作を説明するための特性図。
【図５】従来の形態および一実施形態の要部ブロック図。
【図６】従来の形態の要部構成を示す回路図。
【図７】従来の形態および一実施形態のメモリセルの概略断面図。
【図８】従来の形態の要部構成を示す回路図。
【図９】従来の形態の動作を説明するための特性図。
【図１０】従来の形態の動作を説明するための特性図。
【図１１】従来の形態の動作を説明するための特性図。
【符号の説明】
１１ｅ，１１ｗ…ダミーメモリセル １２…コンパレータ
１３ｅ，１３ｗ…ボルテージホロワ １４…消去状態電圧生成回路
１５…書き込み状態電圧生成回路
２１ｅ，２１ｗ…ダミー負荷トランジスタ ５５…カラムデコーダ
６１…メモリセル ７２…負荷トランジスタ ７３…出力インバータ
８１…センストランジスタ ＢＬｅ，ＢＬｗ…ダミービット線
ＢＬ…ビット線 ＷＬ…ワード線 Ｒ…抵抗
Claims (4)
- データが書き込まれていない第１のダミーメモリセルと、
該第１のダミーメモリセルに接続された第１のダミービット線と、
該第１のダミービット線の電位変化を検出する第１の電位検出手段と、
予めデータが書き込まれている第２のダミーメモリセルと、
該第２のダミーメモリセルに接続された第２のダミービット線と、
該第２のダミービット線の電位変化を検出する第２の電位検出手段と、
該第１の電位検出手段が検出した第１のダミービット線の電位と該第２の電位検出手段が検出した第２のダミービット線の電位との中間電位を生成する中間電位生成手段と、
データの読み出し対象のメモリセルに接続されたビット線と、
該ビット線に接続されたＮＭＯＳトランジスタからなるセンストランジスタを有し、該センストランジスタを動作させることで、前記メモリセルに記憶されたデータを読み出す第３の電位検出手段と、
前記ビット線の電位と前記中間電位生成手段が生成した中間電位とを比較し、その比較結果を、ビット線の電位をフィードバックして前記センストランジスタのゲートに印加することで、該センストランジスタの動作を制御する比較手段と、を備えており、
前記第１の電位検出手段は、電源に接続されたＭＯＳトランジスタからなる第１ダミー負荷トランジスタ，および，該第１ダミー負荷トランジスタと前記第１のダミーメモリセルとの間に接続されたＭＯＳトランジスタからなる第１ダミーセンストランジスタを有しており、
前記第２の電位検出手段は、前記電源に接続されたＭＯＳトランジスタからなる第２ダミー負荷トランジスタ，および，該第２ダミー負荷トランジスタと前記第２のダミーメモリセルとの間に接続されたＭＯＳトランジスタからなる第２ダミーセンストランジスタを有しており、
前記第３の電位検出手段は、前記電源と前記センストランジスタとの間に接続されたＭＯＳトランジスタからなる負荷トランジスタ，および，該負荷トランジスタを負荷とするインバータを有し、前記メモリセルをドライバとするシングルエンドの電流検出型センスアンプとして構成されている
ことを特徴とする半導体記憶装置。 - 前記第１の電位検出手段は、前記第１ダミー負荷トランジスタと前記第１ダミーセンストランジスタとの間のノードが前記第１ダミー負荷トランジスタのゲートに接続され、前記第１ダミーセンストランジスタのゲートが電源に接続されており、
前記第２の電位検出手段は、前記第２ダミー負荷トランジスタと前記第２ダミーセンストランジスタとの間のノードが前記第２ダミー負荷トランジスタのゲートに接続され、前記第２ダミーセンストランジスタのゲートが接地されており、
前記第３の電位検出手段は、前記負荷トランジスタと前記センストランジスタとの間のノードが前記負荷トランジスタのゲートおよび前記インバータに接続され、前記センストランジスタのゲートに前記比較手段の比較結果が入力されるように構成されている
ことを特徴とする請求項１に記載の半導体記憶装置。 - 請求項１または請求項２に記載の半導体記憶装置において、
前記第１および第２のダミーメモリセルおよび前記メモリセルが複数個マトリックス状に配置され、カラム方向に配列された前記第１および第２のダミーメモリセルと複数の前記メモリセルとが同一のワード線に接続された半導体記憶装置であって、
複数の前記メモリセルに接続された複数の前記ビット線のうちの１本を選択し、その選択された前記ビット線と前記第３の電位検出手段とを接続するカラムデコーダを備えた
ことを特徴とする半導体記憶装置。 - 請求項１から請求項３のいずれかに記載の半導体記憶装置において、
前記第１ダミー負荷トランジスタ，前記第２ダミー負荷トランジスタおよび前記負荷トランジスタにおけるＭＯＳトランジスタはダイオード接続型である
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP806898A JP3864528B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP806898A JP3864528B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203882A JPH11203882A (ja) | 1999-07-30 |
| JP3864528B2 true JP3864528B2 (ja) | 2007-01-10 |
Family
ID=11683037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP806898A Expired - Fee Related JP3864528B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3864528B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10102180A1 (de) * | 2001-01-18 | 2002-05-29 | Infineon Technologies Ag | Schaltung zur Feststellung des Ladezustands nichtflüchtiger Halbleiterspeicherzellen |
| US7145824B2 (en) * | 2005-03-22 | 2006-12-05 | Spansion Llc | Temperature compensation of thin film diode voltage threshold in memory sensing circuit |
| JP5341412B2 (ja) * | 2008-07-11 | 2013-11-13 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体記憶装置の読み出し回路 |
-
1998
- 1998-01-19 JP JP806898A patent/JP3864528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11203882A (ja) | 1999-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6731542B1 (en) | Circuit for accurate memory read operations | |
| US11031050B2 (en) | Power line compensation for flash memory sense amplifiers | |
| JP5085934B2 (ja) | 高精度メモリ読み出しオペレーション用選択回路 | |
| US7088626B2 (en) | Bias voltage applying circuit and semiconductor memory device | |
| EP0031643B1 (en) | Semiconductor memory device | |
| US6816413B2 (en) | Nonvolatile semiconductor memory capable of generating read-mode reference current and verify-mode reference current from the same reference cell | |
| US5198997A (en) | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier | |
| US5400276A (en) | Electrically erasable nonvolatile semiconductor memory that permits data readout despite the occurrence of over-erased memory cells | |
| JP4520982B2 (ja) | 高速で高精度メモリ読み出しオペレーション用回路 | |
| US20110188316A1 (en) | Semiconductor memory device | |
| US20180366205A1 (en) | Memory Circuit with Leakage Compensation | |
| JP3318929B2 (ja) | 不揮発性半導体装置 | |
| EP1226586B1 (en) | Flash memory wordline tracking across whole chip | |
| JP2011159355A (ja) | 半導体記憶装置 | |
| US6084799A (en) | Nonvolatile semiconductor memory having improved source line drive circuit | |
| JP3864528B2 (ja) | 半導体記憶装置 | |
| US5293344A (en) | Write circuit for non-volatile memory device | |
| US5253210A (en) | Paritioned bit line structure of EEPROM and method of reading data therefrom | |
| US7835185B2 (en) | Nonvolatile semiconductor memory device | |
| JPH10326495A (ja) | 不揮発性半導体記憶装置 | |
| JP4484344B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07105150B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0196897A (ja) | 不揮発性半導体記憶装置 | |
| JPH04252497A (ja) | 不揮発性半導体記憶装置 | |
| JPH0528782A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060925 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |