CN105702288B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

一种半导体存储器件，包括：与数据线相对应的多个数据缓冲单元，其中，数据缓冲单元包括：第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据；输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2014年12月11日提交的申请号为10-2014-0178292的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示范性实施例涉及一种半导体设计技术，具体而言涉及一种包括页缓冲电路的半导体存储器件。
背景技术
一般而言，半导体存储器件分为易失性存储器件，诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，以及非易失性存储器件，诸如可编程只读存储器(PROM)、可擦除PROM(EPROM)、电可擦除EPPROM(EEPROM)和快闪存储器。与易失性存储器件不同，非易失性存储器件即使没有电源也保留储存在其中的数据，因此非易失性存储器件不需要用于保留储存数据的额外电路。以供参考，对于给定存储容量，易失性存储器件在电路尺寸和存取操作速度方面优于非易失性存储器件。
快闪存储器件(一种典型的非易失性存储器件)快闪通过编程操作和擦除操作在存储单元中储存数据。编程操作引起电子累积在形成存储单元的晶体管的浮栅中。在擦除操作中，累积在晶体管浮栅中的电子被放电至衬底。通过这样的操作，快闪存储器件将与“1”或“0”相对应的数据储存在存储单元中。此外，快闪存储器件通过感测操作来输出储存的数据。感测操作检测浮栅中的负电荷(即电子)的量，快闪存储器件利用感测操作确定储存的数据是否具有“1”或“0”的值，然输出储存的数据。
如上所述，数据(“0”或“1”)被储存在单存储单元中。当一位数据被储存在一个存储单元中时，所述存储单元被称为单电平单元(SLC)。当多位数据被储存在单个存储单元中时，这些存储单元被称为多电平单元(MLC)。在单电平单元中，需要一个确定电压来确定储存在存储单元中的数据，在多电平单元中，需要至少三个确定电压来确定储存在存储单元中的数据。例如，需要三个确定电压来确定具有“00”、“01”、“10”、和“11”的值的数据。
图1是解释MLC快闪存储器的存储单元的阈值电压分布的图。参考图1，与双电平单元(BLC)方案相对应的阈值电压分布通过用于将数据储存在存储单元中的编程操作而形成。存储单元的每个阈值电压分布对应于具有“11”、“01”、“00”、“10”的值的数据。
在编程能够储存2位数据的BLC存储单元时，编程低位(即，最低有效位LSB)，然后编程高位(即，最高有效位MSB)。在编程操作中，通常使用编程电压逐步增大的增量阶跃脉冲编程(ISPP)方案。
发明内容
各种实施例是针对一种能够调节驱动能力的半导体存储器件，所述驱动能力用于在数据读取操作中输出数据。
在一个实施例中，一种半导体存储器件可以包括：多个数据缓冲单元，其与数据线相对应，其中，数据缓冲单元包括：第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据；输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。
每个第二数据缓冲单元可以包括：锁存部，其适用于锁存数据；数据传送部，其耦接在感测节点与锁存部之间；以及设置/重置部，其耦接至锁存部与公共节点之间。
数据传送部可以在数据复制操作中将传送至感测节点的数据传送至锁存部。
设置/重置部可以包括在每个第二数据缓冲单元中，并在数据复制操作的开始将锁存部初始化。
控制模块可以在数据读取操作中基于储存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部或设置/重置部。
第一数据缓冲单元和第二数据缓冲单元中的每个可以包括：锁存部，其适用于锁存数据；以及传送部，其耦接在第一数据缓冲单元的锁存部与第二数据缓冲单元的锁存部之间。
每个第二数据缓冲单元可以通过相应的传送部耦接至第一数据缓冲单元。
在数据读取操作中，控制模块可以选择性地激活第二数据缓冲单元的传送部。
在编程操作中，数据被储存在第二数据缓冲单元中。
在一个实施例中，一种操作半导体存储器件的方法可以包括：感测储存在存储单元中的数据，并且将感测的数据锁存在第一数据缓冲单元中；将锁存在第一数据缓冲单元中的数据复制到第二数据缓冲单元；以及利用第二数据缓冲单元中的至少一个数据缓冲单元和第一数据缓冲单元来输出数据。
所述复制可以包括：将第二数据缓冲单元的至少一个数据缓冲单元初始化；将锁存在第一数据缓冲单元中的数据传送至预定节点；以及将传送至预定节点的数据锁存在第二数据缓冲单元中的至少一个数据缓冲单元中。
在输出数据的步骤中，第二数据缓存单元中的至少一个数据缓冲单元和第一数据缓冲单元可以具有复制数据。
在输出数据的步骤中，电流路径可以形成在输出端子与第二数据缓冲单元的至少一个数据缓冲单元以及第一数据缓冲单元之间。
所述方法还可以包括：在编程操作中将数据锁存在第二数据缓冲单元中。
在一个实施例中，一种半导体存储系统可以包括：半导体存储器件，其包括多个数据缓冲单元；以及控制器，其适用于接收关于数据缓冲单元数的量的信息，并且产生与将在半导体存储器件的数据读取操作中被激活的数据缓冲单元的数量相对应的激活信息。
数据缓冲单元可以包括：第一数据缓冲单元，其适用于在数据读取操作中锁存储存在存储单元中的数据；以及第二数据缓冲单元，其适用于在编程操作中锁存数据，其中，第二数据缓冲单元基于激活信息而被选择性地激活。
每个第二数据缓冲单元可以包括：锁存部，其适用于锁存数据；数据传送部，其耦接在感测节点与锁存部之间；以及设置/重置部，其耦接在锁存部与公共节点之间。
在数据读取操作中，基于激活信息和锁存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部和设置/重置部。
每个第二数据缓冲单元可以通过相应的传送部耦接至第一数据缓冲单元。
在数据读取操作中，第二数据缓冲单元的传送部基于激活信息而被选择性地激活。
附图说明
图1是解释MLC快闪存储器的存储单元的阈值电压分布的图。
图2是说明根据本发明一个实施例的半导体存储器件的框图。
图3是图2所示的页缓冲模块的详细图。
图4是用于解释图3所示的页缓冲模块的数据复制操作的时序图。
图5是用于解释图3所示的页缓冲模块的输出操作的时序图。
图6是用于解释图5所示的输出操作的图。
图7是用于解释图3所示的页缓冲模块的输出操作的时序图。
图8是用于解释图7所示的输出操作的电路图。
图9是图2所示的页缓冲模块的详细图。
图10是说明根据本发明一个实施例的半导体存储系统的框图。
具体实施方式
以下将参考附图对各种实施例进行详细描述。然而本发明可以以各种形式实现且不应当被解释为受限于本文所述实施例。更确切的说，提供这些实施例使得本公开将是彻底和完全的，并且对于本领域技术人员来说将完全覆盖本发明的范围。贯穿本公开，在本发明的各种图和实施例中，相同的附图标记指代相同的部分。
附图不一定成比例，在某些情况下，已经对比例进行放大以便于清楚地说明实施例的特征。还应当注意的是在本说明书中，“连接/耦接”不仅表示一个组件直接耦接另一组件，还表示通过中间组件间接耦接另一组件。另外，只要未明确提及，单数形式可以包括复数形式。
图2是说明根据本发明一个实施例的半导体存储器件的框图。为了方便起见，将快闪存储器件作为一个例子来描述。
参考图2，快闪存储器件可以包括存储单元阵列210、页缓冲模块220、列解码模块230、行解码模块240、电压供应模块250和控制模块260。
存储单元阵列210包括耦接至多个字线WL<1:n>(n是自然数)的多个多电平单元。虽然未在图中显示，但是多电平单元以串的形式耦接，并且分别耦接至多个位线(即数据线)BL<1:m>(m是自然数)。
页缓冲模块220在编程操作中储存输入的数据，并且在数据读取操作中储存输出的数据。页缓冲模块220可以包括多个用于储存数据的锁存电路。
列解码模块230响应于输入的地址(未图示)来选择位线BL<1:m>，行解码模块240响应于输入的地址来选择字线WL<1:n>。电压供应模块250将用于编程操作和数据读取操作的电压供应至行解码模块240。所述电压包括前述ISPP方案的编程电压等等。
控制模块260在编程操作和数据读取操作中控制页缓冲模块220、列解码模块230、行解码模块240和电压供应模块250。特别地，控制模块260控制页缓冲模块220的电流路径。
半导体存储器件可以在数据读取操作中控制页缓冲模块220的电流路径，并且在数据读取操作中调节驱动能力。
图3是图2所示的页缓冲模块220的详细图。为了方便，与位线BL<1:m>中的一个位线BL相对应的页缓冲器将作为一个例子来描述。此外，可以采用一种用于将两个位线对耦接至一个页缓冲器且选择性地使用位线以增大半导体存储器件的操作速度的方法。
参考图3，页缓冲模块220包括位线耦接单元310、预充电单元320、放电单元330、第一至第四数据缓冲单元340、350、360、370和数据输入/输出单元380。
位线耦接单元310响应于位线钳位电压BLCL来将位线BL耦接至感测节点SO。预充电单元320响应于预充电控制信号PRC来将电源电压VCC端子耦接至感测节点SO，因此感测节点SO被预充电至电源电压VCC。放电单元330响应于感测节点SO来将公共节点CON耦接至地电压VSS端子，因此公共节点CON被放电至地电压VSS。
第一至第四数据缓冲单元340、350、360、370在编程操作中储存数据。数据包括储存在多电平单元中的真实数据、与编程状态相对应的数据等等。第一至第四数据缓冲单元340、350、360、370中的每个包括数据传送部、锁存部和设置/重置部。在下文中为了方便，将典型地描述第二数据缓冲单元350。
第二数据缓冲单元350包括：数据传送部350，其用于将感测节点SO耦接至锁存部352并且响应于传送控制信号CTR来传送数据；锁存部352，其用于储存(即锁存)数据；以及设置/重置部353，其用于响应于第二数据缓冲单元350的重置信号CRST或设置信号CEST来设置或重置锁存部352。
数据输入/输出单元380响应于输入/输出控制信号CS来将第二数据缓冲单元350的节点QC和互补节点QC_N分别耦接至输入/输出线IO和互补输入/输出线/IO。当在编程操作中将数据从输入/输出线IO和互补输入/输出线/IO输入至第二数据缓冲单元350或者在数据读取操作中将储存在第二数据缓冲单元350中的数据传送至输入/输出线IO和互补输入/输出线/IO时利用上述耦接操作。
在下文中，参考图3，将描述传统数据读取操作的描述。在编程操作中，使用所有第一至第四数据缓冲单元340、350、360、370；以及在数据读取操作中，使用耦接至数据输入/输出单元380的第二数据缓冲单元350。
首先，响应于预充电控制信号PRC而感测节点SO被预充电至电源电压VCC。然后，当位线钳位电压BLCL被激活时，根据储存在多电平单元中的数据来确定感测节点SO的电压。然后，当与第二数据缓冲单元350相对应的传送控制信号CTR被激活时，与感测节点SO的电压相对应的数据被储存在第二数据缓冲单元350的锁存部352中。数据被储存在第二数据缓冲单元350中。为了方便，直到此处的操作将被定义为“数据感测操作”。数据感测操作之后，当节点QC和互补节点QC_N响应于输入/输出控制信号CS而耦接至输入/输出线IO和互补输入/输出线/IO时，通过输入/输出线IO和互补输入/输出线/IO输出数据，所以半导体存储器件的数据读取操作结束。
从数据读取操作可以看出，页缓冲模块220在数据读取操作中利用第二数据缓冲单元350将数据输出至输入/输出线IO和互补输入/输出线/IO。相应地，随着第二数据缓冲单元350的驱动能力大，数据被快速地输出至输入/输出线IO和互补输入/输出线/IO；随着第二数据缓冲单元350的驱动能力小，数据被缓慢地输出至输入/输出线IO和互补输入/输出线/IO。这意味着，第二数据缓冲单元350的驱动能力决定数据读取操作的操作速度(在下文中，被称为“数据读取操作速度”)。然而，由于除了第二数据缓冲单元350以外布置了第二数据缓冲单元350的区域还布置了第一数据缓冲单元340、第三数据缓冲单元360和第四数据缓冲单元370，因此电路之间的间隔是非常狭窄的。因此，可能难以增大构成第二数据缓冲单元350的晶体管的尺寸来增大第二数据缓冲单元350的驱动能力。结果，将第二数据缓冲单元350的驱动能力设计得大并不是非常有效。
可以通过图2的控制模块260控制数据读取操作来调节第二数据缓冲单元350的驱动能力。
数据复制操作是通过数据感测操作将储存在第二数据缓冲单元350中的数据复制(或拷贝)到其他第二数据缓冲单元而非第二数据缓冲单元350的操作。相应地，数据复制操作之后，储存在第二数据缓冲单元350中的数据等于储存在受到复制操作的数据缓冲单元中的数据。
图4是解释图3所示的页缓冲模块220的数据复制操作的时序图。为了方便，假设储存在第二数据缓冲单元350中的数据被复制到第一数据缓冲单元340。
图4图示了预充电控制信号PRC、第一数据缓冲单元340的设置信号FSET、第二数据缓冲单元350的传送控制信号CTR、感测节点SO、第一数据缓冲单元340的重置信号FRST和第一数据缓冲单元340的节点“QF_N”。由于在数据感测操作之后执行数据复制操作，因此在数据感测操作中使用的位线钳位电压BLCL已经被去激活，且预定数据已经通过数据感测操作被储存在第二数据缓冲单元350中。即，第二数据缓冲单元350的节点“QC_N”通过数据感测操作而储存具有逻辑“高”(1)或逻辑“低”(0)的值的数据。
参考图3和图4，数据感测操作之后，当预充电控制信号PRC被激活至逻辑“低”以初始化第一数据缓冲单元340时，感测节点SO被预充电至与供电电压VCC相对应的电压。然后，当第一数据缓冲单元340的设置信号FSET被激活时，第一数据缓冲单元340的节点“QF_N”被初始化为逻辑“低”。然后，当第二数据缓冲单元350的传送控制信号CTR被激活时，感测节点SO具有与储存在第二数据缓冲单元350的节点“QC_N”中的数据相对应的逻辑电平。当第二数据缓冲单元350的节点“QC_N”储存具有逻辑“高”(1)的值的数据时，感测节点SO具有与第二数据缓冲单元350的节点“QC_N”的数据相对应的逻辑“高”(1)的值，当第二数据缓冲单元350的节点“QC_N”储存具有逻辑“低”(0)的值的数据时，感测节点SO具有与第二数据缓冲单元350的节点“QC_N”的数据相对应的逻辑“低”(0)的值。换句话说，第二数据缓冲单元350的节点“QC_N”的数据值被传送至感测节点SO。感测节点SO的逻辑电平决定是否执行放电单元330的激活操作，而是否执行放电单元330的激活操作决定公共节点CON的逻辑电平。
然后，当第一数据缓冲单元340的重置信号FRST被激活时，决定了第一数据缓冲单元340的节点“QF”和“QF_N”的逻辑电平值。当感测节点SO具有逻辑“高”(1)的值时，第一数据缓冲单元340的节点“QF_N”储存具有逻辑“高”的值的数据；当感测节点SO具有逻辑“低”(0)的值时，第一数据缓冲单元340的节点“QF_N”储存具有逻辑“低”(0)的值的数据。当考虑到感测节点SO具有与第二数据缓冲单元350的节点“QC_N”相对应的值的事实时，可以理解的是，第二数据缓冲单元350的节点“QC_N”的数据已经被复制到第一数据缓冲单元340的节点“QF_N”。
结果，数据复制操作可以分为用于初始化第一数据缓冲单元340的节点“QF”和“QF_N”的操作①、用于传送储存在第二数据缓冲单元350中的数据的操作②、以及用于将传送的数据储存在第一数据缓冲单元340中的操作③。因此，第一数据缓冲单元340可以复制储存在第二数据缓冲单元350中的数据。
第一数据缓冲单元340和第二数据缓冲单元350通过这样的数据复制操作而具有相同的数据。
这样的数据复制操作也适用于第三数据缓冲单元360和第四数据缓冲单元370。即，如上所述，储存在第二数据缓冲单元350的节点“QC_N”中的数据可以被复制到第一数据缓冲单元340的节点“QF_N”，可以被复制到第三数据缓冲单元360的节点“QM_N”以及第四数据缓冲单元370的节点“QT_N”。即，第一至第四数据缓冲单元340、350、360、370可以通过数据复制操作来储存相同的数据。
图5是解释图3所示的页缓冲模块220的输出操作的时序图。为了方便，将描述第二数据缓冲单元350的节点“QC_N”储存具有逻辑“低”(0)值的数据的例子。
参考图3至图5，数据输出操作被包括在数据读取操作中，且数据输出操作表示图4所述的数据复制操作之后的操作。首先，第一至第四数据缓冲单元340、350、360、370的相应的传送控制信号FTR、CTR、MTR、TTR被激活，第一数据缓冲单元340的锁存部342、第三数据缓冲单元360的锁存部362和第四数据缓冲单元370的锁存部372耦接至第二数据缓冲单元350的节点“QC_N”。然后，当输入/输出控制信号CS被激活时，第二数据缓冲单元350的节点“QC”耦接至输入/输出线IO，节点“QC_N”耦接至互补输入/输出线/IO。将在图6中详细描述以下内容，即，在数据输出操作中，在第一至第四数据缓冲单元340、350、360、370与数据输入/输出单元380之间形成电流路径。结果，第一至第四数据缓冲单元340、350、360、370的驱动能力体现在耦接至第二数据缓冲单元350的节点“QC_N”的互补输入/输出线/IO。然后，响应于数据选通信号STB将经由输入/输出线IO和互补输入/输出线/IO输出的数据最终输出至外部。
图6是解释图5所示的输出操作的电路图。为了方便，图3所示的附图标记按照原样用在图6中，图6仅图示了在数据输出操作中形成电流电路的电路。图5的时序图图示了第二数据缓冲单元350的节点“QC_N”储存具有逻辑“低”(0)值的数据的情形。即，第一数据缓冲单元340的节点“QF_N”、第三数据缓冲单元360的节点“QM_N”以及第四数据缓冲单元370的节点“QT_N”通过数据复制操作来储存具有逻辑“低”(0)值的数据，以及与相应的节点相对应的节点“QF”、“QC”、“QM”、“QT”储存具有逻辑“高”(1)值的数据。
参考图3、图5和图6，第一至第四数据缓冲单元340、350、360和370的相应的锁存部342、352、362、372根据节点“QF”、“QC_N”、“QC”、“QM”和“QT”的数据来导通。当第一至第四数据缓冲单元340、350、360、370的相应的传送控制信号FTR、CTR、MTR和TTR被激活时，第一至第四数据缓冲单元340、350、360、370的相应的数据传送部341、351、361、371也被导通。相应地，与第一至第四数据缓冲单元340、350、360、370相对应的电流路径形成在节点“QC_N”与地电压VSS端子之间。多个电流路径形成至节点“QC_N”的事实表示，在输入/输出控制信号CS被激活之后，可以以相当大的驱动能力来驱动互补输入/输出线IO。
根本发明的该实施例，半导体存储器件可以利用页缓冲模块220中提供的第一至第四数据缓冲单元340、350、360、370来在数据输出操作中调节驱动能力。
在图6中，在数据输出操作中电流路径利用第一至第四数据缓冲单元340、350、360、370的相应的传送控制信号FTR、CTR、MTR、TTR而形成，但是电流路径也可以利用第一至第四数据缓冲单元340、350、360、370的相应的设置信号FSET、CSET、MSET、TSET而形成。此外，在图6中，由于输入/输出线IO和互补输入/输出线/IO被预充电至正电压，因此在数据输出操作中形成电流路径来将输入/输出线IO和互补输入/输出线/IO中对应的输入/输出线放电。然而，当输入/输出线IO和互补输入/输出线/IO被预充电至负电压时，在数据输出操作中形成电流路径来将输入/输出线IO和互补输入/输出线/IO中对应的输入/输出线充电。
图7是解释图3所示的页缓冲模块220的输出操作的时序图。为了方便，将描述第二数据缓冲单元350的节点“QC”储存具有逻辑“低”(0)值的数据的例子。
参考图3、图4和图7，当第一至第四数据缓冲单元340、350、360、370的相应的重置信号FRST、CRST、MRST、TRST被激活时，第一数据缓冲单元340的锁存部342、第三数据缓冲单元360的锁存部362和第四数据缓冲单元370的锁存部372耦接至第二数据缓冲单元350的节点“QC”。然后，当输入/输出控制信号CS被激活时，第二数据缓冲单元350的节点“QC”耦接至输入/输出线IO，节点“QC_N”耦接至互补输入/输出线/IO。在数据输出操作中，在第一至第四数据缓冲单元340、350、360、370与数据输入/输出单元380之间形成电流路径。结果，第一至第四数据缓冲单元340、350、360、370的驱动能力体现在耦接至第二数据缓冲单元350的节点“QC”的输入/输出线/IO。然后，经由输入/输出线IO和互补输入/输出线/IO输出的数据响应于数据选通信号STB而被最终输出至外部。
图8是解释图7所示的输出操作的电路图。为了方便，图3所示的附图标记按照原样用在图8中，图8仅图示了在数据输出操作中形成电流电路的电路。图7的时序图图示了第二数据缓冲单元350的节点“QC”储存具有逻辑“低”(0)值的数据的情形。即，第一数据缓冲单元340的节点“QF”、第三数据缓冲单元360的节点“QM”以及第四数据缓冲单元370的节点“QT”通过数据复制操作来储存具有逻辑“低”(0)值的数据，以及与相应的节点相对应的节点“QF_N”、“QC_N”、“QM_N”、“QT_N”储存具有逻辑“高”(1)值的数据。
参考图3、图7和图8，第一至第四数据缓冲单元340、350、360、370的相应的锁存部342、352、362、372根据节点“QF_N”、“QC”、“QC_N”、“QM_N”、“QT_N”的数据来导通。当第一至第四数据缓冲单元340、350、360、370的相应的重置信号FRST、CRST、MRST、TRST被激活时，第一至第四数据缓冲单元340、350、360、370的相应的设置/重置部343、353、363、373的对应的晶体管也被导通。相应地，与第一至第四数据缓冲单元340、350、360、370相对应的电流路径形成在节点“QC”与地电压VSS端子之间。多个电流路径形成至节点“QC”的事实表示，在输入/输出控制信号CS被激活之后，可以以相当大的驱动能力来驱动输入/输出线IO。
根本发明的该实施例，半导体存储器件可以利用页缓冲模块220中提供的第一至第四数据缓冲单元340、350、360、370来在数据输出操作中调节驱动能力。
图9是图2所示的页缓冲模块220的详细图。为了方便的目的，仅描述了图3的实施例的一些电路和一些新增的电路。
参考图9，页缓冲模块220包括第一至第三锁存单元910、920、930、数据输入/输出单元940、第一传送单元950和第二传送单元960。第一至第三锁存单元910、920、930对应于图3的第一至第三锁存部342、352、362，数据输入/输出单元940对应于图3的数据输入/输出单元380，第一传送单元950和第二传送单元960是新增的。在附图中将不图示除前述配置以外的图3的其他电路，将给出以下描述。
第一传送单元950，包括：第一晶体管TR1，其用于在数据输出操作中响应于激活的第一控制信号DO1来将第一锁存单元910耦接至第二锁存单元920，即，用于响应于第一控制信号DO1来将第一锁存单元910的节点“QF”耦接至第二锁存单元920的节点“QC”；以及第二晶体管TR2，其用于响应于第一控制信号DO1来将第一锁存单元910的节点“QF_N”耦接至第二锁存单元920的节点“QC_N”。
第二传送单元960，包括：第三晶体管TR3，其用于在数据输出操作中响应于激活的第二控制信号DO2来将第二锁存单元920耦接至第三锁存单元930，即，用于响应于第二控制信号DO2来将第二锁存单元920的节点“QC”耦接至第三锁存单元930的节点“QM”；以及第四晶体管TR4，其用于响应于第二控制信号DO2来将第二锁存单元920的节点“QC_N”耦接至第三锁存单元930的节点“QM_N”。
通过数据感测操作之后的数据复制操作，第一锁存单元910的节点“QF”、第二锁存单元920的节点“QC”以及第三锁存单元930的节点“QM”具有相同的数据，相似地，第一锁存单元910的节点“QF_N”、第二锁存单元920的节点“QC_N”以及第三锁存单元930的节点“QM_N”也具有相同的数据。当第一和第二控制信号DO1、DO2在数据输出操作中被激活时，第一锁存单元910可以驱动第二锁存单元920的节点“QC”、“QC_N”，第三锁存单元930也可以驱动第二锁存单元920的节点“QC”、“QC_N”。然后，当节点QC和互补节点QC_N响应于输入/输出控制信号CS被耦接至输入/输出线IO和互补输入/输出线/IO时，储存在中的数据利用第一至第三锁存单元910、920、930的驱动能力而被输出至输入/输出线IO和互补输入/输出线/IO。
第一和第三锁存单元910、930的驱动能力体现在第二锁存单元920，使得第一至第三锁存单元910、920、930的所有驱动能力可以用在数据输出操作中。
再次参考图3，如上所述，第一至第四数据缓冲单元340、350、360、370在编程操作中储存对应的数据。所述数据包括储存在多电平单元中的真实数据、与编程状态相对应的数据等等。即，随着在编程操作中将被储存的数据量增大，数据缓冲单元的数量应当增大。例如如图3所示，当需要四个数据缓冲单元来储存2位数据时，应当增加一个或更多个数据缓冲单元来储存3位数据。此外，近来，编程操作已经变得越来越复杂，导致了数据缓冲单元数量的增大。
图10是说明根据本发明一个实施例的半导体存储系统的框图。
参考图10，半导体存储系统可以包括控制器1110和半导体存储器件1120。
控制器1110控制半导体存储器件1120，控制器1110和半导体存储器件1120交换各种信号。例如，控制器1110可以控制用于将数据DAT储存在半导体存储器件1120中的数据写入操作以及将被执行的用于输出储存数据DAT的数据读取操作。控制器1110和半导体存储器件1120可以交换用于这样的操作的命令CMD、数据DAT和地址ADD。
例如，半导体存储器件1120可以具有图2所示的配置，并且相似地，可以包括图3所示的页缓冲模块220。半导体存储器件1120将页数量信息BF_EA提供给控制器1110，且控制器1110提供激活数量信息EN_EA。页数量信息BF_EA表示页缓冲模块220中所提供的页缓冲单元的数量。在图3的实施例中，页缓冲单元的数量是四(第一至第四数据缓冲单元340、350、360、370)。激活数量信息EN_EA表示在数据读取操作中激活的页缓冲单元的数量。
在下文中，将描述半导体存储系统的电路操作。
在执行电路操作之前，半导体存储器件1120将页数量信息BF_EA提供给控制器1110。如上所述，在数据输出操作中将被激活的数据缓冲单元对应于在数据输出操作中的驱动能力。因此，提供给控制器1110的页数量信息BF_EA表示在数据输出操作中半导体存储器件1120的最大驱动能力。相应地，控制器1110可以基于页数量信息BF_EA来计算在数据输出操作中的半导体存储器件1120的最大驱动能力。然后，控制器1110基于计算的最大驱动能力来确定半导体存储器件1120的最有效驱动能力，并且输出确定的驱动能力作为激活数量信息EN_EA。相应地，半导体存储器件1120可以通过与激活数量信息EN_EA相对应的数目个数据缓冲单元来执行数据输出操作。
控制器1110可以识别半导体存储器件1120中提供的数据缓冲单元的数量，以及通过调节数据缓冲单元的数量来在数据输出操作中调节半导体存储器件1120的驱动能力。这说明也许有可能调节半导体存储器件1120的数据输出操作的速度。
一种调节将被激活的数据缓冲单元的数量的方法可以根据设计目的而改变。
例如，也许有可能利用由控制器1110提供的激活数量信息EN_EA来直接控制第一至第四数据缓冲单元340、350、360、370的激活操作。
例如，在图3的实施例中，也许有可能通过控制第一至第四数据缓冲单元340、350、360、370的相应的传送控制信号FTR、CTR、MTR、TTR、相应的设置信号FSET、CSET、MSET、TSET或相应的重置信号FRST、CRST、MRST、TRST的激活操作来调节将被激活的第一至第四数据缓冲单元340、350、360、370的数量。传送控制信号FTR、CTR、MTR、TTR、设置信号FSET、CSET、MSET、TSET或重置信号FRST、CRST、MRST、TRST可以由图2的控制模块260控制。
例如，在图9的实施例的情况下，第一和第二传送单元950、960的驱动能力可以体现为第二锁存单元920，所以也许有可能调节将被激活的数据缓冲单元的数量。此外，第一和第二驱动能力传送单元950、960也可以由图2的控制模块260控制。
如上所述，在根据本发明的实施例的半导体存储器件中，在编程操作中的多个数据缓冲单元在数据读取操作中也是可用的。此外，在数据读取操作中驱动能力利用数据缓冲单元得到增大，使得数据输出操作的速度可以得到增大。而且，控制器识别半导体存储器件的数据缓冲单元的数量，并且控制将在数据输出操作中被激活的数据缓冲单元的数量，使得可以调节半导体存储器件的输出操作的速度。
虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员来说在不脱离由所附权利要求定义的发明的精神和范围的情况下可以做出各种改变和修改。例如，根据输入信号的极性，前述实施例中的逻辑门和晶体管的位置和类型可以不同地实现。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
与数据线相对应的多个数据缓冲单元，其中，数据缓冲单元包括第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据；
输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及
控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。
技术方案2.如技术方案1所述的半导体存储器件，其中，每个第二数据缓冲单元包括：
锁存部，其适用于锁存数据；
数据传送部，其耦接在感测节点与锁存部之间；以及
设置/重置部，其耦接在锁存部与公共节点之间。
技术方案3.如技术方案2所述的半导体存储器件，其中，数据传送部在数据复制操作中将传送至感测节点的数据传送至锁存部。
技术方案4.如技术方案2所述的半导体存储器件，其中，包括在每个第二数据缓冲单元中的设置/重置部在数据复制操作的开始将锁存部初始化。
技术方案5.如技术方案2所述的半导体存储器件，其中，控制模块在数据读取操作中基于储存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部或设置/重置部。
技术方案6.如技术方案1所述的半导体存储器件，其中第二数据缓冲单元和第一数据缓冲单元中的每个，包括：
锁存部，其适用于锁存数据；以及
传送部，其耦接在第一数据缓冲单元的锁存部与第二数据缓冲单元的锁存部之间。
技术方案7.如技术方案1所述的半导体存储器件，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。
技术方案8.如技术方案7所述的半导体存储器件，其中，在数据读取操作中，控制模块选择性地激活第二数据缓冲单元的传送部。
技术方案9.如技术方案1所述的半导体存储器件，其中，在编程操作中，数据被储存在第二数据缓冲单元中。
技术方案10.一种操作半导体存储器件的方法，包括以下步骤：
感测储存在存储单元中的数据，并且将感测的数据锁存在第一数据缓冲单元中；
将锁存在第一数据缓冲单元中的数据复制到第二数据缓冲单元；以及
利用第二数据缓冲单元中的至少一个数据缓冲单元和第一数据缓冲单元来输出数据。
技术方案11.如技术方案10所述的方法，其中，复制的步骤包括：
将第二数据缓冲单元中的至少一个数据缓冲单元初始化；
将锁存在第一数据缓冲单元中的数据传送至预定节点；以及
将传送至预定节点的数据锁存在第二数据缓冲单元中的至少一个数据缓冲单元中。
技术方案12.如技术方案10所述的方法，其中，在输出数据的步骤中，第二数据缓存单元中的至少一个数据缓冲单元和第一数据缓冲单元具有复制数据。
技术方案13.如技术方案12所述的方法，其中，在输出数据的步骤中，电流路径形成在输出端子与第二数据缓冲单元的至少一个数据缓冲单元以及第一数据缓冲单元之间。
技术方案14.如技术方案10所述的方法，还包括：
在编程操作中将数据锁存在第二数据缓冲单元中。
技术方案15.一种半导体存储系统，包括：
半导体存储器件，其包括多个数据缓冲单元；以及
控制器，其适用于接收关于数据缓冲单元的数量的信息，并且产生与将在半导体存储器件的数据读取操作中被激活的数据缓冲单元的数量相对应的激活信息。
技术方案16.如技术方案15所述的半导体存储系统，其中，数据缓冲单元包括：
第一数据缓冲单元，其适用于在数据读取操作中锁存储存在存储单元中的数据；以及
第二数据缓冲单元，其适用于在编程操作中锁存数据，
其中，第二数据缓冲单元基于激活信息而被选择性地激活。
技术方案17.如技术方案16所述的半导体存储系统，其中，每个第二数据缓冲单元包括：
锁存部，其适用于锁存数据；
数据传送部，其耦接在感测节点与锁存部之间；以及
设置/重置部，其耦接在锁存部与公共节点之间。
技术方案18.如技术方案17所述的半导体存储系统，其中，在数据读取操作中，基于激活信息和锁存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部和设置/重置部。
技术方案19.如技术方案16所述的半导体存储系统，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。
技术方案20.如技术方案19所述的半导体存储系统，其中，在数据读取操作中，第二数据缓冲单元的传送部基于激活信息而被选择性地激活。

Claims (18)

1.一种半导体存储器件，包括：
与一个数据线相对应的多个数据缓冲单元，用以储存通过相对应的数据线传送来的多电平单元中所储存的数据，其中，数据缓冲单元包括第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存所述单元中所储存的数据；
输出单元，其耦接在所述第一数据缓冲单元与输入/输出线之间，适用于在所述数据读取操作中将锁存在第一数据缓冲单元中的数据输出至所述输入/输出线；以及
控制模块，其适用于：在向所述输入/输出线输出锁存在第一数据缓冲单元中的数据期间控制电流路径形成在第二数据缓冲单元与输出单元之间，使得所述第二数据缓冲单元的驱动能力被体现在与所述第一数据缓冲单元耦接的所述输入/输出线中。
2.如权利要求1所述的半导体存储器件，其中，每个第二数据缓冲单元包括：
锁存部，其适用于锁存数据；
数据传送部，其耦接在感测节点与锁存部之间；以及
设置/重置部，其耦接在锁存部与公共节点之间。
3.如权利要求2所述的半导体存储器件，其中，数据传送部在数据复制操作中将传送至感测节点的数据传送至锁存部。
4.如权利要求2所述的半导体存储器件，其中，包括在每个第二数据缓冲单元中的设置/重置部在数据复制操作的开始将锁存部初始化。
5.如权利要求2所述的半导体存储器件，其中，控制模块在数据读取操作中基于储存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部或设置/重置部。
6.如权利要求1所述的半导体存储器件，其中第二数据缓冲单元和第一数据缓冲单元中的每个，包括：
锁存部，其适用于锁存数据；以及
传送部，其耦接在第一数据缓冲单元的锁存部与第二数据缓冲单元的锁存部之间。
7.如权利要求1所述的半导体存储器件，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。
8.如权利要求7所述的半导体存储器件，其中，在数据读取操作中，控制模块选择性地激活第二数据缓冲单元的传送部。
9.如权利要求1所述的半导体存储器件，其中，在编程操作中，数据被储存在第二数据缓冲单元中。
10.一种操作半导体存储器件的方法，所述半导体存储器件包括与一个数据线相对应的多个数据缓冲单元用以储存通过相对应的数据线传送来的多电平单元中所储存的数据，其中，数据缓冲单元包括第一数据缓冲单元和第二数据缓冲单元，所述方法包括以下步骤：
感测储存在所述单元中的数据，并且将感测的数据锁存在第一数据缓冲单元中；
将锁存在第一数据缓冲单元中的数据复制到第二数据缓冲单元；以及
从所述第一数据缓冲单元向输入/输出线输出数据，同时控制电流路径形成在第二数据缓冲单元中的至少一个数据缓冲单元与输入/输出线之间，使得所述第二数据缓冲单元中的至少一个数据缓冲单元的驱动能力被体现在与所述第一数据缓冲单元耦接的所述输入/输出线中。
11.如权利要求10所述的方法，其中，复制的步骤包括：
将第二数据缓冲单元中的至少一个数据缓冲单元初始化；
将锁存在第一数据缓冲单元中的数据传送至预定节点；以及
将传送至预定节点的数据锁存在第二数据缓冲单元中的至少一个数据缓冲单元中。
12.如权利要求10所述的方法，其中，在输出数据的步骤中，第二数据缓存单元中的至少一个数据缓冲单元和第一数据缓冲单元具有复制数据。
13.如权利要求10所述的方法，还包括：
在编程操作中将数据锁存在第二数据缓冲单元中。
14.一种半导体存储系统，包括：
半导体存储器件，其包括与一个数据线相对应的多个数据缓冲单元用以储存通过相对应的数据线传送来的多电平单元中所储存的数据，其中，数据缓冲单元包括适用于在数据读取操作中锁存所述单元中所储存的数据以及将锁存的数据输出至输入/输出线的第一数据缓冲单元和适用于在编程操作中锁存数据的第二数据缓冲单元，其中，第二数据缓冲单元基于激活信息而被选择性地激活；以及
控制器，其适用于接收关于数据缓冲单元的数量的信息，并且产生与将在半导体存储器件的数据读取操作中被激活的数据缓冲单元的数量相对应的激活信息，
其中，在向所述输入/输出线输出锁存在第一数据缓冲单元中的数据期间，电流路径形成在第二数据缓冲单元与所述输入/输出线之间，使得所述第二数据缓冲单元的驱动能力被体现在所述输入/输出线中。
15.如权利要求14所述的半导体存储系统，其中，每个第二数据缓冲单元包括：
锁存部，其适用于锁存数据；
数据传送部，其耦接在感测节点与锁存部之间；以及
设置/重置部，其耦接在锁存部与公共节点之间。
16.如权利要求15所述的半导体存储系统，其中，在数据读取操作中，基于激活信息和锁存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部和设置/重置部。
17.如权利要求14所述的半导体存储系统，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。
18.如权利要求17所述的半导体存储系统，其中，在数据读取操作中，第二数据缓冲单元的传送部基于激活信息而被选择性地激活。
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