JPS61171159A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61171159A JPS61171159A JP1088485A JP1088485A JPS61171159A JP S61171159 A JPS61171159 A JP S61171159A JP 1088485 A JP1088485 A JP 1088485A JP 1088485 A JP1088485 A JP 1088485A JP S61171159 A JPS61171159 A JP S61171159A
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- Japan
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- electrostatic breakdown
- inner lead
- current
- diode
- voltage level
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000015556 catabolic process Effects 0.000 abstract description 22
- 230000002265 prevention Effects 0.000 abstract description 19
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000010276 construction Methods 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000009434 installation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路の如き半導体装置に関し、特
に高集積度になされた半導体集積回路に用いて有効な技
術に関する。
に高集積度になされた半導体集積回路に用いて有効な技
術に関する。
半導体装置、特に半導体集積回路におい℃は、静電破壊
を防止するために静電破壊防止素子を設けたものがある
。その−例は、本出願人にかかる特公昭５３−２１８３
８号公報に開示されている。
を防止するために静電破壊防止素子を設けたものがある
。その−例は、本出願人にかかる特公昭５３−２１８３
８号公報に開示されている。
ところで、半導体集積回路に関する技術的動向の一つに
、高集積度化、回路動作の高速度化があり、これに伴っ
て半導体素子自体のサイズが小さくなり、拡散接合深さ
も１〜２μｍと微細になるにつれ℃、静電破壊防止素子
自体のサイズも小さくなってきた。この結果、上記静電
破壊素子の電流容量も必然的に小さくなり、ラツシエカ
レントの如き電流が過度１／ＣＲれると、接合の曲部で
電界集中を起して、いわゆるブレークダウン現象が発生
する。
、高集積度化、回路動作の高速度化があり、これに伴っ
て半導体素子自体のサイズが小さくなり、拡散接合深さ
も１〜２μｍと微細になるにつれ℃、静電破壊防止素子
自体のサイズも小さくなってきた。この結果、上記静電
破壊素子の電流容量も必然的に小さくなり、ラツシエカ
レントの如き電流が過度１／ＣＲれると、接合の曲部で
電界集中を起して、いわゆるブレークダウン現象が発生
する。
そして、静電破壊素子自体が破壊されてしまうことが、
本発明者等の検討により明らかになった。
本発明者等の検討により明らかになった。
上記現象の対東としては、静電破壊素子のサイズを大に
すればよいが、この方法では、半導体集積回路を高集積
度にする、という技術的動向に反することになり好まし
くない。
すればよいが、この方法では、半導体集積回路を高集積
度にする、という技術的動向に反することになり好まし
くない。
そこで、本発明者等は、更に検討を重ね、上記問題点を
解消し得る半導体４Ｊｋ積回路を開発した。
解消し得る半導体４Ｊｋ積回路を開発した。
［発明の目的］
本発明の目的は、静電破壊の発生が容易な回路に接続さ
れるインナーリードと電源ライン及び接地ラインに接続
されるインナーリード間に静電破壊素子な設けることに
より、半導体素子自体のすイズを大にすることなく静電
破壊を防止する、という本発明の目的を達成するもので
ある。
れるインナーリードと電源ライン及び接地ラインに接続
されるインナーリード間に静電破壊素子な設けることに
より、半導体素子自体のすイズを大にすることなく静電
破壊を防止する、という本発明の目的を達成するもので
ある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明の概要を簡単に述べれば、
下記の通りである。
下記の通りである。
すなわち、静電破壊の発生が容易な入力回路等に接続さ
れるインナーリードと電源ライン及び接地ラインに接続
されるインナーリードとの間に、例えばチップダイオー
ドで構成された静電破壊素子を接続することＫより、半
導体素子自体のサイズを大とすることなく静電破壊を確
実に低減する、という本発明の目的を達成するものであ
る。
れるインナーリードと電源ライン及び接地ラインに接続
されるインナーリードとの間に、例えばチップダイオー
ドで構成された静電破壊素子を接続することＫより、半
導体素子自体のサイズを大とすることなく静電破壊を確
実に低減する、という本発明の目的を達成するものであ
る。
し実施例〕
以下、本発明を適用した半導体装置の一実施例を第１図
〜第５図を参照して説明する。なお、本実施例は、面実
装型の半導体集積回路（以下においてＩＣという）への
応用例を示すものである。
〜第５図を参照して説明する。なお、本実施例は、面実
装型の半導体集積回路（以下においてＩＣという）への
応用例を示すものである。
本実施例の特徴は、各インナーリード上に環状の接続部
材を設け、これにより電源用インナーリード及び接地用
インナーリードと入力回路用インナーリードとの間に放
電回路とし℃動作する静電破壊素子を接続したことにあ
る。
材を設け、これにより電源用インナーリード及び接地用
インナーリードと入力回路用インナーリードとの間に放
電回路とし℃動作する静電破壊素子を接続したことにあ
る。
第１図は、ＩＣ内における各インナーリード１〜４２と
半導体素子５０等の位置関係を示す平面図である。
半導体素子５０等の位置関係を示す平面図である。
各インナーリード１〜４２と各パッド５１とは、それぞ
れ図示の如くワイヤーボンデングされて（・る。そして
、本実施例においては、インナーリード１．２７．３２
が入力回路に接続されるインナーリードに相当するが、
これは−例であってその本数９位置は本実施例に限定さ
れるものではな℃・。
れ図示の如くワイヤーボンデングされて（・る。そして
、本実施例においては、インナーリード１．２７．３２
が入力回路に接続されるインナーリードに相当するが、
これは−例であってその本数９位置は本実施例に限定さ
れるものではな℃・。
なお、５２はタブ、５３は一対のタブ吊りリードである
。
。
また、インナーリード１１，２１．３５は例え
Ｊば電源用であり、インナーリード８．２３．４１は
接地用として図示されている。
Ｊば電源用であり、インナーリード８．２３．４１は
接地用として図示されている。
外＠に設けられた環状部材６１と各インナーリード１１
．２１．３５とは、導電性のスペーサ６２によって接続
され、内側に設けられた環状部材７１と各インナーリー
ド８．２３．４１とは導電性のスペーサ７２によって接
続されている。
．２１．３５とは、導電性のスペーサ６２によって接続
され、内側に設けられた環状部材７１と各インナーリー
ド８．２３．４１とは導電性のスペーサ７２によって接
続されている。
そして、注目すべきは上記環状部材６１．７１と各イン
ナーリード１．２７．３２との間に１本発明でいう静電
破壊防止素子８１が設けられ工いることである。
ナーリード１．２７．３２との間に１本発明でいう静電
破壊防止素子８１が設けられ工いることである。
第２図は、静電破壊防止素子８１の取り付けの態様を示
すものであり、上記環状部材６１．７１と各インナーリ
ード１１，２１．３５との間隔は静電破壊防止素子８１
、及び上記スペーサ６２゜７２によって所定の間隔に保
持される。
すものであり、上記環状部材６１．７１と各インナーリ
ード１１，２１．３５との間隔は静電破壊防止素子８１
、及び上記スペーサ６２゜７２によって所定の間隔に保
持される。
静電破壊防止素子８１は、第３図に示す如くチップダイ
オードが使用されている。チップダイオードの上面には
端子８２が設けられてい℃、これら端子８２と環状部材
６１．７１とが半田付は等により接続される。また、チ
ップダイオード８１の下面にも端子８２が設けられてい
て、各インナーリード１，２７．３２に半田付けされる
。
オードが使用されている。チップダイオードの上面には
端子８２が設けられてい℃、これら端子８２と環状部材
６１．７１とが半田付は等により接続される。また、チ
ップダイオード８１の下面にも端子８２が設けられてい
て、各インナーリード１，２７．３２に半田付けされる
。
チップダイオード内には、第３図忙示す如き極性のダイ
オードＤ、 、 Ｄ、が構成されているので、上記接続
が行われる結果、第４図に示す如く入力トランジスタＱ
に対しダイオードＩ）＋ −Ｄｔが接続されることにな
る。
オードＤ、 、 Ｄ、が構成されているので、上記接続
が行われる結果、第４図に示す如く入力トランジスタＱ
に対しダイオードＩ）＋ −Ｄｔが接続されることにな
る。
そして、入力信号■ｉｎが供給されると、トランジスタ
Ｑが動作するが、ダッシュカレント等によってその電圧
レベルが所定の電圧レベル、例えば電源Ｖｃｃ以上に上
昇すると、ダイオードＤ１がオン状態になって、その電
流を電源ラインに放電する。
Ｑが動作するが、ダッシュカレント等によってその電圧
レベルが所定の電圧レベル、例えば電源Ｖｃｃ以上に上
昇すると、ダイオードＤ１がオン状態になって、その電
流を電源ラインに放電する。
一方、ダッシュカレント等その電圧レベルがＧＮＤレベ
ル以下に低下した場合は、ダイオードＤ！がオン状態に
動作して、その電Ｒをアースラインに放電する＠ 上記ダイオードＤ１． Ｄ、の放電作用により、トラ
ンジスタＱの保護、換言すれば半導体集積回路の静電破
壊防止がおこなわれる。
ル以下に低下した場合は、ダイオードＤ！がオン状態に
動作して、その電Ｒをアースラインに放電する＠ 上記ダイオードＤ１． Ｄ、の放電作用により、トラ
ンジスタＱの保護、換言すれば半導体集積回路の静電破
壊防止がおこなわれる。
なお、上記静電破壊防止素子８１はインナーリード上、
すなわちＩＣのパッケージ内において設げられるので、
ＩＣの外形は第５図に示す如く何等変るところがなく、
リードＬによる実装を行うことができる。
すなわちＩＣのパッケージ内において設げられるので、
ＩＣの外形は第５図に示す如く何等変るところがなく、
リードＬによる実装を行うことができる。
し効果〕
（ＩＩＩＣのインナーリード上に静電破壊防止素子を設
けることにより、半導体素子の集積度を低下させること
なく、静電破壊防止素子を大電Ｒ容量にすることができ
ろ。
けることにより、半導体素子の集積度を低下させること
なく、静電破壊防止素子を大電Ｒ容量にすることができ
ろ。
（２）上記（１）により、静電破壊防止を確実に行うこ
とができる。
とができる。
以上に本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。
例えば、面実装型のＩＣｋ変えてデエアルインライン型
のＩＣに適用してもよい。
のＩＣに適用してもよい。
また、静電破壊防止素子な設ける位置は、上記入力回路
に限定されず静電破壊を受けやすい所望の位置に設けて
よい。
に限定されず静電破壊を受けやすい所望の位置に設けて
よい。
以上の説明では、主として本発明者等によってなされた
発明をその背景となったＩＣの静電破壊防止について説
明したが、本発明は、リニアＩＣ。
発明をその背景となったＩＣの静電破壊防止について説
明したが、本発明は、リニアＩＣ。
テイシ／／ｌ／Ｉ Ｃ，ＭＯＳ Ｉ Ｃの如何を問わず
利用することができる。
利用することができる。
第１図は本発明の一実施例を示す半導体集積回路の内部
構造を示す要部の平面図を示し、第２図は静電破壊防止
素子の取り付は状況を示す要部の斜視図を示し、 第３図は静電破壊防止素子の取り付は状況を示す要部の
断面図を示し、 第４図は静電破壊防止素子と入力回路との関連を示す回
路図を示し、 第５図はＩＣの外観図を示すものである。 １〜４２・・・インナーリード、５ｏ・・・半導体素子
、 Ｊ５１・・・パッド、５２・・・タブ、
５３・・・タブ吊りリード、６１．７１・・・環状部材
、６２．７２・・・スペーサ、８１・・・静電破壊防止
素子、ＤＩ 、Ｄｔ・・・ダイオード、Ｑ・・・トラン
ジスタ、ＩＣ・・・半導体集積回路。 ７−′−°飄＼ 代理人 弁理士 小 川 勝 男 （７＼、 ／′ 第 １ 図 ｆ２ 、）σ 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
構造を示す要部の平面図を示し、第２図は静電破壊防止
素子の取り付は状況を示す要部の斜視図を示し、 第３図は静電破壊防止素子の取り付は状況を示す要部の
断面図を示し、 第４図は静電破壊防止素子と入力回路との関連を示す回
路図を示し、 第５図はＩＣの外観図を示すものである。 １〜４２・・・インナーリード、５ｏ・・・半導体素子
、 Ｊ５１・・・パッド、５２・・・タブ、
５３・・・タブ吊りリード、６１．７１・・・環状部材
、６２．７２・・・スペーサ、８１・・・静電破壊防止
素子、ＤＩ 、Ｄｔ・・・ダイオード、Ｑ・・・トラン
ジスタ、ＩＣ・・・半導体集積回路。 ７−′−°飄＼ 代理人 弁理士 小 川 勝 男 （７＼、 ／′ 第 １ 図 ｆ２ 、）σ 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- １、入力信号が供給される第１のインナーリードと電源
用インナーリード及び接地用インナーリードとの間に静
電破壊防止を行う放電回路を設けたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088485A JPS61171159A (ja) | 1985-01-25 | 1985-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088485A JPS61171159A (ja) | 1985-01-25 | 1985-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61171159A true JPS61171159A (ja) | 1986-08-01 |
Family
ID=11762740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088485A Pending JPS61171159A (ja) | 1985-01-25 | 1985-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61171159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352469A (ja) * | 1986-08-21 | 1988-03-05 | Mitsubishi Electric Corp | 半導体集積回路装置の静電破壊防止装置 |
| JPS63148671A (ja) * | 1986-12-12 | 1988-06-21 | Mitsubishi Electric Corp | 半導体集積回路装置の静電破壊防止装置 |
-
1985
- 1985-01-25 JP JP1088485A patent/JPS61171159A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352469A (ja) * | 1986-08-21 | 1988-03-05 | Mitsubishi Electric Corp | 半導体集積回路装置の静電破壊防止装置 |
| JPS63148671A (ja) * | 1986-12-12 | 1988-06-21 | Mitsubishi Electric Corp | 半導体集積回路装置の静電破壊防止装置 |
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