JPH01270341A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01270341A JPH01270341A JP63099563A JP9956388A JPH01270341A JP H01270341 A JPH01270341 A JP H01270341A JP 63099563 A JP63099563 A JP 63099563A JP 9956388 A JP9956388 A JP 9956388A JP H01270341 A JPH01270341 A JP H01270341A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 239000003870 refractory metal Substances 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 2
- 230000003068 static effect Effects 0.000 abstract 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
デジタルトランジスタとアナログトランジスタとが単一
のチップ上に共存する半導体装置の製造方法の改良に関
し、 アナログトランジスタを有する回路に必須な静電容量の
誘電体形成時の高温工程の影響を受けることなく、良好
な特性を有するデジタルトランジスタを形成しうるよう
に改良した半導体装置の製造方法を提供することを目的
とし、 一導電型シリコン基板上に第１のゲート酸化膜を形成し
、該第１のゲート酸化膜上に第１の多結晶シリコン層を
形成し、該第１の多結晶シリコン層を選択的に除去して
、アナログトランジスタのゲート電極と静電容量の下層
電極とを、同時に形成し、全面に酸化膜を形成し、これ
を選択的に除去して、前記アナログトランジスタ上に絶
縁膜を形成するとともに、前記静電容量の下層電極の上
に誘電体を形成し、全面を酸化してデジタルトランジス
タ形成領域に第２のゲート酸化膜を形成し、デジタルト
ランジスタ形成領域にしきい値電圧コントロール用のｐ
型不純物を導入し、全面に第２の多結晶シリコン層を形
成し、該第２の多結晶シリコン層を選択的に除去して、
デジタルトランジスタのゲート電極と前記静電容量の上
層電極とを形成する工程をもって構成される。
のチップ上に共存する半導体装置の製造方法の改良に関
し、 アナログトランジスタを有する回路に必須な静電容量の
誘電体形成時の高温工程の影響を受けることなく、良好
な特性を有するデジタルトランジスタを形成しうるよう
に改良した半導体装置の製造方法を提供することを目的
とし、 一導電型シリコン基板上に第１のゲート酸化膜を形成し
、該第１のゲート酸化膜上に第１の多結晶シリコン層を
形成し、該第１の多結晶シリコン層を選択的に除去して
、アナログトランジスタのゲート電極と静電容量の下層
電極とを、同時に形成し、全面に酸化膜を形成し、これ
を選択的に除去して、前記アナログトランジスタ上に絶
縁膜を形成するとともに、前記静電容量の下層電極の上
に誘電体を形成し、全面を酸化してデジタルトランジス
タ形成領域に第２のゲート酸化膜を形成し、デジタルト
ランジスタ形成領域にしきい値電圧コントロール用のｐ
型不純物を導入し、全面に第２の多結晶シリコン層を形
成し、該第２の多結晶シリコン層を選択的に除去して、
デジタルトランジスタのゲート電極と前記静電容量の上
層電極とを形成する工程をもって構成される。
デジタルトランジスタとアナログトランジスタとが単一
のチップ上に共存する半導体装置の製造方法の改良に関
する。
のチップ上に共存する半導体装置の製造方法の改良に関
する。
デジタルトランジスタは、高速化・高集積化の要求から
シラートチヤンネル化し、他方、アナログトランジスタ
はノイズ等の問題から比較的ロングチャンネルに形成さ
れる１頃向にある。これら２種類のトランジスタを単一
のチップ上に形成する従来技術について以下に説明する
。アナログトランジスタ回路は、使用目的上静電容量と
抵抗とを必要とするから、静電容量も同時に形成する工
程を前提とする。
シラートチヤンネル化し、他方、アナログトランジスタ
はノイズ等の問題から比較的ロングチャンネルに形成さ
れる１頃向にある。これら２種類のトランジスタを単一
のチップ上に形成する従来技術について以下に説明する
。アナログトランジスタ回路は、使用目的上静電容量と
抵抗とを必要とするから、静電容量も同時に形成する工
程を前提とする。
第６図参照
例えばｐ型シリコン基板１のｐチャンネルトランジスタ
形成領域にｎ型不純物を導入してｎ型ウェル２を形成し
、次いで、ＬＯＧＯ３酸化をなして素子分離領域に厚い
二酸化シリコン１３３を形成する。
形成領域にｎ型不純物を導入してｎ型ウェル２を形成し
、次いで、ＬＯＧＯ３酸化をなして素子分離領域に厚い
二酸化シリコン１３３を形成する。
第７図参照
全面を酸化してゲート酸化膜を形成し、デジタルトラン
ジスタ形成領域に、しきい値電圧コントロール用のｐ型
不純物をイオン注入した後、ＣＶＤ法を使用して第１の
多結晶シリコン層を形成し、この第１の多結晶シリコン
層とゲート酸化膜とをフォトリソグラフィー法を使用し
てパターニングし、デジタルトランジスタ用ゲート電極
４とアナログトランジスタ用ゲート電極５と静電容量の
下層電極６とを、同時に形成する。
ジスタ形成領域に、しきい値電圧コントロール用のｐ型
不純物をイオン注入した後、ＣＶＤ法を使用して第１の
多結晶シリコン層を形成し、この第１の多結晶シリコン
層とゲート酸化膜とをフォトリソグラフィー法を使用し
てパターニングし、デジタルトランジスタ用ゲート電極
４とアナログトランジスタ用ゲート電極５と静電容量の
下層電極６とを、同時に形成する。
第８図参照
高温工程をもって全面を酸化し、デジタルトランジスタ
形成研域とアナログトランジスタ形成領域とに絶縁膜７
を形成して、デジタルトランジスタ用ゲート電極４の絶
縁膜とアナログトランジスタ用ゲート電極５の絶縁膜と
静電容量の下層電極６上に形成される高密度の誘電体８
とを、同時に形成する。
形成研域とアナログトランジスタ形成領域とに絶縁膜７
を形成して、デジタルトランジスタ用ゲート電極４の絶
縁膜とアナログトランジスタ用ゲート電極５の絶縁膜と
静電容量の下層電極６上に形成される高密度の誘電体８
とを、同時に形成する。
第９図参照
ＣＶＤ法を使用して第２の多結晶シリコン層を形成し、
フォトリソグラフィー法を使用してパターニングし、静
電容量の誘電体８上に上層電極９を形成する。
フォトリソグラフィー法を使用してパターニングし、静
電容量の誘電体８上に上層電極９を形成する。
第１０図参照
ｎチャンネルトランジスタ形成領域にはリン等のｎ型不
純物をイオン注入し、ｐチャンネルトランジスタ形成傾
城にはボロン等のｐ型不純物をイオン注入して、それぞ
れ、ソース・ドレインを形成し、 ＣＶＤ法を使用して全面にＰ Ｓ Ｇｌｌ！１０を形成
し、ソース・ドレイン形成領域と静電容量と接続する領
域とに電極形成用開口を形成し、次いで、全面にアルミ
ニウム膜を形成した後パターニングしてデジタルトラン
ジスタ用ソース・ドレイン電極１１とアナログトランジ
スタ用ソース・ドレイン電極１２と静電容量用電極１３
とを形成する。
純物をイオン注入し、ｐチャンネルトランジスタ形成傾
城にはボロン等のｐ型不純物をイオン注入して、それぞ
れ、ソース・ドレインを形成し、 ＣＶＤ法を使用して全面にＰ Ｓ Ｇｌｌ！１０を形成
し、ソース・ドレイン形成領域と静電容量と接続する領
域とに電極形成用開口を形成し、次いで、全面にアルミ
ニウム膜を形成した後パターニングしてデジタルトラン
ジスタ用ソース・ドレイン電極１１とアナログトランジ
スタ用ソース・ドレイン電極１２と静電容量用電極１３
とを形成する。
アナログトランジスタには、使用目的上静電容量と抵抗
とが必要となる。静電容量を形成するには、誘電体とし
て薄い高密度の二酸化シリコン膜を形成する必要があり
、そのためには高温工程を必要とする。
とが必要となる。静電容量を形成するには、誘電体とし
て薄い高密度の二酸化シリコン膜を形成する必要があり
、そのためには高温工程を必要とする。
高温工程を使用すると、ショートチャンネルのｐチャン
ネル型デジタルトランジスタにイオン注入されているｐ
型不純物（このｐ型不純物は、ｎ型チャンネルデジタル
トランジスタのしきい値電圧をコントロールするために
イオン注入されるｐ型不純物が、同時にｐチャンネル型
デジタルトランジスタにもイオン注入されたものである
）が、シリコン基板の深部にまで拡散し、電界効果が作
用しなくなってソース・ドレイン耐圧が低下する。
ネル型デジタルトランジスタにイオン注入されているｐ
型不純物（このｐ型不純物は、ｎ型チャンネルデジタル
トランジスタのしきい値電圧をコントロールするために
イオン注入されるｐ型不純物が、同時にｐチャンネル型
デジタルトランジスタにもイオン注入されたものである
）が、シリコン基板の深部にまで拡散し、電界効果が作
用しなくなってソース・ドレイン耐圧が低下する。
このように、デジタルトランジスタとアナログトランジ
スタとを単一のチップに形成することは容易ではない、
その理由は、従来技術においては、工程順が上記のよう
に決まっていて、デジタルトランジスタが静電容量の誘
電体形成時の高温工程の影響を受けるからである。
スタとを単一のチップに形成することは容易ではない、
その理由は、従来技術においては、工程順が上記のよう
に決まっていて、デジタルトランジスタが静電容量の誘
電体形成時の高温工程の影響を受けるからである。
本発明の目的は、この欠点を解消することにあり、シラ
ートチヤンネルのデジタルトランジスタとアナログトラ
ンジスタとを単一のチップ上に形成するときに、静電容
量の誘電体形成時の高温工程の影響を受けることなく、
良好な特性を有するデジタルトランジスタを形成しうる
ようにした半導体装置の製造方法を提供することにある
。
ートチヤンネルのデジタルトランジスタとアナログトラ
ンジスタとを単一のチップ上に形成するときに、静電容
量の誘電体形成時の高温工程の影響を受けることなく、
良好な特性を有するデジタルトランジスタを形成しうる
ようにした半導体装置の製造方法を提供することにある
。
上記の目的は、下記のいずれの方法によっても達成され
る。
る。
第１の方法は、一導電型シリコン基板（１）上に第１の
ゲート酸化ＩＩＩ （５１）を形成し、該第１のゲート
酸化膜（５１）上に第１の多結晶シリコン層を形成し、
該第１の多結晶シリコン層を選択的に除去して、アナロ
グトランジスタのゲート電極（５）と静電容量の下層電
極（６）とを、同時に形成し、全面に酸化膜を形成し、
これを選択的に除去して、前記アナログトランジスタ上
に絶縁膜（７）を形成するとともに、前記静電容量の下
層電極（６）の上に誘電体（８）を形成し、全面を酸化
してデジタルトランジスタ形成領域に第２のゲート酸化
Ｈ（１４）を形成し、デジタルトランジスタ形成領域に
しきい値電圧コントロール用のｎ型不純物を導入し、全
面に第２の多結晶シリコン層を形成し、該第２の多結晶
シリコン層を選択的に除去して、デジタルトランジスタ
のゲート電極（４）と前記静電容量の上層電極（９）と
を形成する工程を存することを特徴とする半導体装置の
製造方法であり、 第２の方法は、一導電型シリコン基板（１）上に第１の
ゲート酸化膜（５１）を形成し、該第１のゲート酸化膜
（５１）上に第１の多結晶シリコン層を形成し、該第１
の多結晶シリコン層上の全面に酸化膜を形成し、該酸化
膜と前記第１の多結晶シリコン層と前記第１のゲート酸
化膜（５１）とを選択的に除去して、アナログトランジ
スタのゲート電極（５）と絶縁Ｍ（７）と静電容量の下
層電極（６）と誘電体（８）とを形成し、全面を酸化し
てデジタルトランジスタ形成領域に第２のゲート酸化膜
（１４）を形成し、デジタルトランジスタ形成領域にし
きい値電圧コントロール用のｎ型不純物を導入し、全面
に第２の多結晶シリコン層を形成し、該第２の多結晶シ
リコン層を選択的に除去して、デジタルトランジスタの
ゲート電極（４）と前記静電容量の上層電極（９）とを
形成する工程を有することを特徴とする半導体装置の製
造方法であり、 第３の方法は、一導電型シリコン基板（１）上に第１の
ゲート酸化膜（５１）を形成し、該第１のゲート酸化膜
（５１）上に第１の多結晶シリコン層を形成し、該第１
の多結晶シリコン層と前記第１のゲート酸化膜（５１）
とを選択的に除去してアナログトランジスタのゲート電
極（５）と静電容量の下層電極（６）とを同時に形成し
、全面を酸化してデジタルトランジスタ形成領域に第２
のゲート酸化膜 （１４）と、前記アナログトランジス
タ上に絶縁膜（７）と、前記静電容量の下層電極（６）
上に誘電体（８）とを同時に形成し、デジタルトランジ
スタ形成領域にしきい値電圧コントロール用のｎ型不純
物を導入し、全面に第２の多結晶シリコン層を形成し、
該第２の多結晶シリコン層を選択的に除去して、デジタ
ルトランジスタのゲート電極（４）と前記静電容量の上
層電極（９）とを形成する工程を有することを特徴とす
る半導体装置の製造方法である。
ゲート酸化ＩＩＩ （５１）を形成し、該第１のゲート
酸化膜（５１）上に第１の多結晶シリコン層を形成し、
該第１の多結晶シリコン層を選択的に除去して、アナロ
グトランジスタのゲート電極（５）と静電容量の下層電
極（６）とを、同時に形成し、全面に酸化膜を形成し、
これを選択的に除去して、前記アナログトランジスタ上
に絶縁膜（７）を形成するとともに、前記静電容量の下
層電極（６）の上に誘電体（８）を形成し、全面を酸化
してデジタルトランジスタ形成領域に第２のゲート酸化
Ｈ（１４）を形成し、デジタルトランジスタ形成領域に
しきい値電圧コントロール用のｎ型不純物を導入し、全
面に第２の多結晶シリコン層を形成し、該第２の多結晶
シリコン層を選択的に除去して、デジタルトランジスタ
のゲート電極（４）と前記静電容量の上層電極（９）と
を形成する工程を存することを特徴とする半導体装置の
製造方法であり、 第２の方法は、一導電型シリコン基板（１）上に第１の
ゲート酸化膜（５１）を形成し、該第１のゲート酸化膜
（５１）上に第１の多結晶シリコン層を形成し、該第１
の多結晶シリコン層上の全面に酸化膜を形成し、該酸化
膜と前記第１の多結晶シリコン層と前記第１のゲート酸
化膜（５１）とを選択的に除去して、アナログトランジ
スタのゲート電極（５）と絶縁Ｍ（７）と静電容量の下
層電極（６）と誘電体（８）とを形成し、全面を酸化し
てデジタルトランジスタ形成領域に第２のゲート酸化膜
（１４）を形成し、デジタルトランジスタ形成領域にし
きい値電圧コントロール用のｎ型不純物を導入し、全面
に第２の多結晶シリコン層を形成し、該第２の多結晶シ
リコン層を選択的に除去して、デジタルトランジスタの
ゲート電極（４）と前記静電容量の上層電極（９）とを
形成する工程を有することを特徴とする半導体装置の製
造方法であり、 第３の方法は、一導電型シリコン基板（１）上に第１の
ゲート酸化膜（５１）を形成し、該第１のゲート酸化膜
（５１）上に第１の多結晶シリコン層を形成し、該第１
の多結晶シリコン層と前記第１のゲート酸化膜（５１）
とを選択的に除去してアナログトランジスタのゲート電
極（５）と静電容量の下層電極（６）とを同時に形成し
、全面を酸化してデジタルトランジスタ形成領域に第２
のゲート酸化膜 （１４）と、前記アナログトランジス
タ上に絶縁膜（７）と、前記静電容量の下層電極（６）
上に誘電体（８）とを同時に形成し、デジタルトランジ
スタ形成領域にしきい値電圧コントロール用のｎ型不純
物を導入し、全面に第２の多結晶シリコン層を形成し、
該第２の多結晶シリコン層を選択的に除去して、デジタ
ルトランジスタのゲート電極（４）と前記静電容量の上
層電極（９）とを形成する工程を有することを特徴とす
る半導体装置の製造方法である。
なお、前記いずれの方法においても、ゲート電極と静電
容量電極とを構成する多結晶シリコン層に代えて、多結
晶シリコンとリフラクトリメタルシリサイドとの２重層
をもって構成することができる。
容量電極とを構成する多結晶シリコン層に代えて、多結
晶シリコンとリフラクトリメタルシリサイドとの２重層
をもって構成することができる。
デジタルトランジスタの特性劣化の要因は、ｐチャンネ
ル型デジタルトランジスタにしきい値電圧コントロール
用にイオン注入されたｎ型不純物が、静電容量の誘電体
形成時の高温工程でシリコン基板の深部に拡散すること
である。
ル型デジタルトランジスタにしきい値電圧コントロール
用にイオン注入されたｎ型不純物が、静電容量の誘電体
形成時の高温工程でシリコン基板の深部に拡散すること
である。
本発明においては、高温工程を先に終了しておいてから
、しきい値電圧コントロール用のｐ型下 ′鈍物を
イオン注入するので、ｎ型不純物がシリコン基板の深部
に拡散することがなく、ソース・ドレインの耐圧を低下
させることがない。
、しきい値電圧コントロール用のｐ型下 ′鈍物を
イオン注入するので、ｎ型不純物がシリコン基板の深部
に拡散することがなく、ソース・ドレインの耐圧を低下
させることがない。
なお、デジタルトランジスタのゲート電極とアナログト
ランジスタのゲート電極と静電容量の上層および下層電
極とを構成する多結晶シリコンに代えて、多結晶シリコ
ンとリフラクトリメタルシリサイドとの２重層をもって
構成すれば、電極の電気抵抗を低減することができる。
ランジスタのゲート電極と静電容量の上層および下層電
極とを構成する多結晶シリコンに代えて、多結晶シリコ
ンとリフラクトリメタルシリサイドとの２重層をもって
構成すれば、電極の電気抵抗を低減することができる。
以下、図面を参照しつ一１本発明の三つの実施例に係る
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
■１班
第２図参照
ｐ型シリコン基板ｌのｐチャンネルトランジスタ形成領
域にｎ型不純物を導入してｎ型ウェル２を形成する。素
子分ａｉ域にチャンネルカット屡（図示せず）を形成し
た後、ＬＯＧＯＳ酸化して素子分ＩＢ ＳＩ域に厚い二
酸化シリコン膜３を形成し、次いで、全面を酸化して約
５００人工の第１のゲート酸化膜５１を形成し、その上
にＣＶＤ法を使用して第１の多結晶シリコン層を形成し
、この第１の多結晶シリコン層と第１のゲート酸化膜５
１とをフォトリソグラフィー法を使用して選択的に除去
し、アナログトランジスタのゲート電極５と静電容量の
下層電極６とを、同時に形成する。
域にｎ型不純物を導入してｎ型ウェル２を形成する。素
子分ａｉ域にチャンネルカット屡（図示せず）を形成し
た後、ＬＯＧＯＳ酸化して素子分ＩＢ ＳＩ域に厚い二
酸化シリコン膜３を形成し、次いで、全面を酸化して約
５００人工の第１のゲート酸化膜５１を形成し、その上
にＣＶＤ法を使用して第１の多結晶シリコン層を形成し
、この第１の多結晶シリコン層と第１のゲート酸化膜５
１とをフォトリソグラフィー法を使用して選択的に除去
し、アナログトランジスタのゲート電極５と静電容量の
下層電極６とを、同時に形成する。
第３図参照
高温工程をもって、全面に、厚さ約３００人の酸化膜を
形成し、デジタルトランジスタ形成領域からこれを除去
して、アナログトランジスタ形成領域に絶縁膜７と、静
電容量下層１！１極板６上に高密度の誘電体８とを形成
する。
形成し、デジタルトランジスタ形成領域からこれを除去
して、アナログトランジスタ形成領域に絶縁膜７と、静
電容量下層１！１極板６上に高密度の誘電体８とを形成
する。
第１ａ図参照
全面を酸化してデジタルトランジスタ領域に厚さ約２０
０人のデジタルトランジスタの第２のゲート酸化膜１４
を形成する。デジタルトランジスタのしきい値電圧コン
トロール用のＰ型不純物をイオン注入する。
０人のデジタルトランジスタの第２のゲート酸化膜１４
を形成する。デジタルトランジスタのしきい値電圧コン
トロール用のＰ型不純物をイオン注入する。
第１ｂ図参照
ＣＶＤ法を使用して第２の多結晶シリコン層を形成し、
この第２の多結晶シリコン層とデジタルトランジスタの
第２のゲート酸化膜１４とをフォトリソグラフィー法を
使用してバターニングし、デジタルトランジスタのゲー
ト電極４と、誘電体８上に静電容量の上Ｎ電極９とを形
成する。
この第２の多結晶シリコン層とデジタルトランジスタの
第２のゲート酸化膜１４とをフォトリソグラフィー法を
使用してバターニングし、デジタルトランジスタのゲー
ト電極４と、誘電体８上に静電容量の上Ｎ電極９とを形
成する。
第４図参照
全面に酸化膜を形成した後、ｎチャンネルトランジスタ
の形成領域にはｎ型不純物をイオン注入し、ｐチャンネ
ルトランジスタの形成領域にはＰ型不純物をイオン注入
して、ソース・ドレインを形成し、次いで、Ｐ Ｓ Ｇ
ＭＩＯを形成し、ソース・ドレインと静電容量とに電極
形成用開口を形成し、全面にアルミニウム膜を形成した
後フォトリソグラフィー法を使用してバターニングし、
デジタルトランジスタのソース・ドレイン電極１１とア
ナログトランジスタ用ソース・ドレインを極１２と静電
容量上用電極１３とを形成する。
の形成領域にはｎ型不純物をイオン注入し、ｐチャンネ
ルトランジスタの形成領域にはＰ型不純物をイオン注入
して、ソース・ドレインを形成し、次いで、Ｐ Ｓ Ｇ
ＭＩＯを形成し、ソース・ドレインと静電容量とに電極
形成用開口を形成し、全面にアルミニウム膜を形成した
後フォトリソグラフィー法を使用してバターニングし、
デジタルトランジスタのソース・ドレイン電極１１とア
ナログトランジスタ用ソース・ドレインを極１２と静電
容量上用電極１３とを形成する。
星主■
第５図参照
ｐ型シリコン基板１のｐチャンネルトランジスタ形成ｆ
＋Ｉ域にｎ型不純物を導入してｎ型ウェル２を形成する
。素子分離領域にチャンネルカット層（図示せず）を形
成した後、ＬＯＣＯ３酸化して素子分離領域に厚い二酸
化シリコン膜３を形成し、次いで、全面を酸化して約５
００人工の第１のゲート酸化膜５１を形成し、その上に
ＣＶＤ法を使用して第１の多結晶シリコン層を形成し、
さらにその上に酸化膜を形成し、この酸化膜と第１の多
結晶シリコンとゲート酸化膜５１とをフォトリソグラフ
ィー法を使用して選択的に除去し、アナログトランジス
タのゲート電極５と絶縁膜７と静電容量の下層電極６と
誘電体８とを同時に形成する。
＋Ｉ域にｎ型不純物を導入してｎ型ウェル２を形成する
。素子分離領域にチャンネルカット層（図示せず）を形
成した後、ＬＯＣＯ３酸化して素子分離領域に厚い二酸
化シリコン膜３を形成し、次いで、全面を酸化して約５
００人工の第１のゲート酸化膜５１を形成し、その上に
ＣＶＤ法を使用して第１の多結晶シリコン層を形成し、
さらにその上に酸化膜を形成し、この酸化膜と第１の多
結晶シリコンとゲート酸化膜５１とをフォトリソグラフ
ィー法を使用して選択的に除去し、アナログトランジス
タのゲート電極５と絶縁膜７と静電容量の下層電極６と
誘電体８とを同時に形成する。
第１ａ図参照
全面を酸化してデジタルトランジスタ領域に厚さ約２０
０人のデジタルトランジスタの第２のゲート酸化膜１４
を形成する。デジタルトランジスタのしきい値電圧コン
トロール用のｐ型不純物をイオン注入する。
０人のデジタルトランジスタの第２のゲート酸化膜１４
を形成する。デジタルトランジスタのしきい値電圧コン
トロール用のｐ型不純物をイオン注入する。
星主班
第２図再参照
ｐ型シリコン基板１のｐチャンネルトランジスタ形成領
域にｎ型不純物を導入してｎ型ウェル２を形成する。素
子分離領域にチャンネルカット層（図示せず）を形成し
た後、ＬＯＧＯ３酸化して素子分ＩＩＩ ８Ｎ域に厚い
二酸化シリコンＭ３を形成し、次いで、全面を酸化して
約５００人工の第１のゲート酸化膜５１を形成し、その
上にＣＶＤ法を使用して第１の多結晶シリコン層を形成
し、この第１の多結晶シリコン層と第１のゲート酸化膜
５１とをフォトリソグラフィー法を使用して選択的に除
去し、アナログトランジスタのゲート電極５と静電容量
の下層電極６とを、同時に形成する。
域にｎ型不純物を導入してｎ型ウェル２を形成する。素
子分離領域にチャンネルカット層（図示せず）を形成し
た後、ＬＯＧＯ３酸化して素子分ＩＩＩ ８Ｎ域に厚い
二酸化シリコンＭ３を形成し、次いで、全面を酸化して
約５００人工の第１のゲート酸化膜５１を形成し、その
上にＣＶＤ法を使用して第１の多結晶シリコン層を形成
し、この第１の多結晶シリコン層と第１のゲート酸化膜
５１とをフォトリソグラフィー法を使用して選択的に除
去し、アナログトランジスタのゲート電極５と静電容量
の下層電極６とを、同時に形成する。
第１ａ図再参照
全面を酸化してデジタルトランジスタ形成領域に第２の
ゲート酸化膜１４と、アナログトランジスタ上に絶縁膜
７と静電容量の下層電極６上に誘電体８とを同時形成す
る。デジタルトランジスタのしきい値電圧コントロール
用のｐ型不純物をイオン注入する。
ゲート酸化膜１４と、アナログトランジスタ上に絶縁膜
７と静電容量の下層電極６上に誘電体８とを同時形成す
る。デジタルトランジスタのしきい値電圧コントロール
用のｐ型不純物をイオン注入する。
なお、前記第１例、第２例および第３例において、アナ
ログトランジスタのゲート電極５と静電容量の下層電極
６とを構成する第１の多結晶シリコン層と、デジタルト
ランジスタのゲート電極４と静電容量の上層電極９とを
構成する第２の多結晶シリコン層とに代えて、多結晶シ
リコンとリフラクトリメタルシリサイドとの２重層をも
って構成してもよい、この場合には、電極抵抗が小さく
なると云う効果が得られる。
ログトランジスタのゲート電極５と静電容量の下層電極
６とを構成する第１の多結晶シリコン層と、デジタルト
ランジスタのゲート電極４と静電容量の上層電極９とを
構成する第２の多結晶シリコン層とに代えて、多結晶シ
リコンとリフラクトリメタルシリサイドとの２重層をも
って構成してもよい、この場合には、電極抵抗が小さく
なると云う効果が得られる。
また、前記第１例、第２例および第３例において、アナ
ログトランジスタの方は、ｐチャンネノシ型のみでもｎ
チャンネル型のみでもコンプリメンタリ型でもよ（、デ
ジタルトランジスタの方は、ｐチャンネル型とｎチャン
ネル型とが共存することが必須である。
ログトランジスタの方は、ｐチャンネノシ型のみでもｎ
チャンネル型のみでもコンプリメンタリ型でもよ（、デ
ジタルトランジスタの方は、ｐチャンネル型とｎチャン
ネル型とが共存することが必須である。
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、静電容量の誘電体を形成する高温工程が
終わってからデジタルトランジスタのしきい値電圧コン
トロール用のｐ型不純物をイオン注入することとされて
いるので、ｐ型不純物が深く拡散することがなく、ｐチ
ャンネル型デジタルトランジスタのソース・ドレインの
耐圧を低下させることがない。
法においては、静電容量の誘電体を形成する高温工程が
終わってからデジタルトランジスタのしきい値電圧コン
トロール用のｐ型不純物をイオン注入することとされて
いるので、ｐ型不純物が深く拡散することがなく、ｐチ
ャンネル型デジタルトランジスタのソース・ドレインの
耐圧を低下させることがない。
従来技術を使用して製造されたゲート長が１．２ｎであ
るデジタルトランジスタの場合、ソース・ドレイン間の
耐圧が８■であったものが、本発明に係る半導体装置の
製造方法を使用して製造されたデジタルトランジスタの
場合には、ゲート長が＜１．９ ｔｎｓと短くなっても
８Ｖの耐圧が得られた。
るデジタルトランジスタの場合、ソース・ドレイン間の
耐圧が８■であったものが、本発明に係る半導体装置の
製造方法を使用して製造されたデジタルトランジスタの
場合には、ゲート長が＜１．９ ｔｎｓと短くなっても
８Ｖの耐圧が得られた。
なお、アナログトランジスタのゲート電極とデジタルト
ランジスタのゲート電極と静電容量の上層および下層電
極とを構成する、多結晶シリコンに代えて、多結晶シリ
コンとリフラクトリメタルシリサイドとの２重層をもっ
て構成すれば、電極の電気抵抗を低減することができる
。
ランジスタのゲート電極と静電容量の上層および下層電
極とを構成する、多結晶シリコンに代えて、多結晶シリ
コンとリフラクトリメタルシリサイドとの２重層をもっ
て構成すれば、電極の電気抵抗を低減することができる
。
また、第１の発明（請求項１に対応）と第２の発明（請
求項２に対応）においては、静電容量の誘電体とデジタ
ルトランジスタのゲート酸化膜とが、それぞれ別工程で
形成されるので、両者の酸化膜の厚さを、それぞれ自由
に選定することができる。これに対し、第３の発明（請
求項３に対応）においては、静電容量の誘電体とデジタ
ルトランジスタのゲート酸化膜とが、同一工程で形成さ
れるので、両者の酸化膜の厚さを、それぞれ自由に選定
できないが、製造工程短縮の効果がある。
求項２に対応）においては、静電容量の誘電体とデジタ
ルトランジスタのゲート酸化膜とが、それぞれ別工程で
形成されるので、両者の酸化膜の厚さを、それぞれ自由
に選定することができる。これに対し、第３の発明（請
求項３に対応）においては、静電容量の誘電体とデジタ
ルトランジスタのゲート酸化膜とが、同一工程で形成さ
れるので、両者の酸化膜の厚さを、それぞれ自由に選定
できないが、製造工程短縮の効果がある。
第１ａ図、第１ｂ図は、本発明の実施例に係る半導体装
置の製造方法の要旨に係る工程説明図である。 第２〜５図は、本発明の実施例に係る半導体装置の製造
方法の工程説明図である。 第６〜１０図は、従来技術に係る半導体装置の製造方法
の工程説明図である。 １・・・一導電型シリコン基板（ｐ型シリコン基板）、 ２・・・ｎ型ウェル、 ３・・・二酸化シリコン膜、 ４・・・デジタルトランジスタのゲート電極、１４・・
・デジタルトランジスタのゲート絶縁膜、５・・・アナ
ログトランジスタのゲート電極、５１・・・アナログト
ランジスタのゲート絶縁膜、６・・・静電容量の下層電
極、 ７・・・絶縁膜、 ８・・・誘電体、 ９・・・静電容量の上層電極、 １０・・・Ｐ Ｓ Ｇ＠。 １１・・・デジタルトランジスタのソース・ドレイン電
極、 １２・・・アナログトランジスタのソース・ドレイン電
極、 １３・・・静電容量の上ｉｔ極。
置の製造方法の要旨に係る工程説明図である。 第２〜５図は、本発明の実施例に係る半導体装置の製造
方法の工程説明図である。 第６〜１０図は、従来技術に係る半導体装置の製造方法
の工程説明図である。 １・・・一導電型シリコン基板（ｐ型シリコン基板）、 ２・・・ｎ型ウェル、 ３・・・二酸化シリコン膜、 ４・・・デジタルトランジスタのゲート電極、１４・・
・デジタルトランジスタのゲート絶縁膜、５・・・アナ
ログトランジスタのゲート電極、５１・・・アナログト
ランジスタのゲート絶縁膜、６・・・静電容量の下層電
極、 ７・・・絶縁膜、 ８・・・誘電体、 ９・・・静電容量の上層電極、 １０・・・Ｐ Ｓ Ｇ＠。 １１・・・デジタルトランジスタのソース・ドレイン電
極、 １２・・・アナログトランジスタのソース・ドレイン電
極、 １３・・・静電容量の上ｉｔ極。
Claims (1)
- 【特許請求の範囲】 ［１］一導電型シリコン基板（１）上に第１のゲート酸
化膜（５１）を形成し、 該第１のゲート酸化膜（５１）上に第１の多結晶シリコ
ン層を形成し、該第１の多結晶シリコン層を選択的に除
去して、アナログトランジスタのゲート電極（５）と静
電容量の下層電極（６）とを、同時に形成し、 全面に酸化膜を形成し、これを選択的に除去して、前記
アナログトランジスタ上に絶縁膜（７）を形成するとと
もに、前記静電容量の下層電極（６）の上に誘電体（８
）を形成し、 全面を酸化してデジタルトランジスタ形成領域に第２の
ゲート酸化膜（１４）を形成し、 デジタルトランジスタ形成領域にしきい値電圧コントロ
ール用のｐ型不純物を導入し、 全面に第２の多結晶シリコン層を形成し、該第２の多結
晶シリコン層を選択的に除去して、デジタルトランジス
タのゲート電極（４）と前記静電容量の上層電極（９）
とを形成する 工程を有することを特徴とする半導体装置の製造方法。 ［２］一導電型シリコン基板（１）上に第１のゲート酸
化膜（５１）を形成し、 該第１のゲート酸化膜（５１）上に第１の多結晶シリコ
ン層を形成し、該第１の多結晶シリコン層上の全面に酸
化膜を形成し、該酸化膜と前記第１の多結晶シリコン層
と前記第１のゲート（５１）とを選択的に除去して、ア
ナログトランジスタのゲート電極（５）と絶縁膜（７）
と静電容量の下層電極（６）と誘電体（８）とを同時に
形成し、全面を酸化してデジタルトランジスタ形成領域
に第２のゲート酸化膜（１４）を形成し、 デジタルトランジスタ形成領域にしきい値電圧コントロ
ール用のｐ型不純物を導入し、 全面に第２の多結晶シリコン層を形成し、該第２の多結
晶シリコン層を選択的に除去して、デジタルトランジス
タのゲート電極（４）と前記静電容量の上層電極（９）
とを形成する 工程を有することを特徴とする半導体装置の製造方法。 ［３］一導電型シリコン基板（１）上に第１のゲート酸
化膜（５１）を形成し、 該第１のゲート酸化膜（５１）上に第１の多結晶シリコ
ン層を形成し、該第１の多結晶シリコン層と前記第１の
ゲート酸化膜（５１）とを選択的に除去してアナログト
ランジスタのゲート電極（５）と静電容量の下層電極（
６）とを同時に形成し、全面を酸化してデジタルトラン
ジスタ形成領域に第２のゲート酸化膜（１４）と、前記
アナログトランジスタ上に絶縁膜（１７）と、前記静電
容量の下層電極（６）上に誘電体（８）とを同時に形成
し、 デジタルトランジスタ形成領域にしきい値電圧コントロ
ール用のｐ型不純物を導入し、 全面に第２の多結晶シリコン層を形成し、該第２の多結
晶シリコン層を選択的に除去して、デジタルトランジス
タのゲート電極（４）と前記静電容量の上層電極（９）
とを形成する 工程を有することを特徴とする半導体装置の製造方法。 ［４］前記アナログトランジスタのゲート電極（５）と
静電容量の下層電極（６）とを構成する第１の多結晶シ
リコン層と、デジタルトランジスタのゲート電極（４）
と静電容量の上層電極（９）とを構成する第２の多結晶
シリコン層とに代えて、多結晶シリコンとリフラクトリ
メタルシリサイドとの２重層をもって構成することを特
徴とする請求項１、２および３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099563A JP2558144B2 (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099563A JP2558144B2 (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01270341A true JPH01270341A (ja) | 1989-10-27 |
| JP2558144B2 JP2558144B2 (ja) | 1996-11-27 |
Family
ID=14250609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099563A Expired - Fee Related JP2558144B2 (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558144B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192357A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPS62183160A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6323348A (ja) * | 1986-12-18 | 1988-01-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-22 JP JP63099563A patent/JP2558144B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192357A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPS62183160A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6323348A (ja) * | 1986-12-18 | 1988-01-30 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558144B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |