JPH0433364A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置における容量素子形成技術に関し、
特に、半導体集積回路に用いられるＭｒＳ（金属・誘電
体・半導体）容量の高精度化と高信頼性化をおこなう構
造と製造方法に関するものである。

従来の技術 従来、半導体集積回路に用いられる容量素子は、ＰＮ接
合を利用したものと、酸化膜や窒化膜などの誘電体膜を
利用したものがあり、後者は前者に比べて電圧変調やバ
イヤス極性の制限がない等の長所を有している。本発明
は後者の技術に係わるものである。第２図はこの従来の
半導体装置の構造を示すものであり、１は半導体基板で
、２はチャンネルストッパーで半導体基板１と同じ導電
型の拡散層から成る。３はトランジスタ素子領域上に形
成されたパッド酸化膜で、５は選択酸化法により形成さ
れたフィールド酸化膜である。６はＣＶＤ法により積層
され不純物が高濃度にドープされた多結晶シリコン膜で
、７は多結晶シリコン膜６の全面に形成された窒化膜で
ある。８は多結晶シリコン膜６を電気的に接続するコン
タクト窓で、９は窒化膜７および多結晶シリコン膜６を
接続する配線金属層である。

第４図は以上のように構成された従来の半導体装置の製
造方法を工程別に示したもので、以下、本図を参照して
説明する。第４図（ａ）に示すように半導体基板１に同
導電型のチャンネルストッパー２を選択的に拡散し、半
導体基板１表面に１０〜５０ｎｍのパッド酸化膜３と５
０〜２００ｎｍの酸化防止４を積層させ選択的に除去し
、選択酸化法で３００〜２０００ｎｍのフィールド酸化
膜５を形成する。酸化防止膜４は窒化膜や酸化アルミニ
ウム等がよく用いられている。フィールド酸化膜５は半
導体集積回路に内蔵される素子間を分離するもので、チ
ャンネルストッパー２は分離素子間のリーク電流を防ぐ
。さらに、第４図（ｂ）において、酸化防止膜４を熱リ
ン酸で除去し、パッド酸化膜３とフィールド酸化膜５上
に２００〜６００ｎｍの多結晶シリコン膜６を積層し、
この多結晶シリコン膜６にリン等の不純物を高濃度にド
ープして２０〜５０Ω／口に低抵抗化する。次に第４図
（Ｃ）に示すように多結晶シリコン膜６を所定の領域に
残余するように除去し、１０〜２００ｎｍの窒化膜７を
積層する。第４図（ｄ）の如く多結晶シリコン膜６を電
気的に接続するため、窒化膜７にコンタクト窓８を設け
て配線金属層９を積層させる。最後に、第４図（ｅ）の
ように配線金属層９を選択的に除去し容量素子の電極を
形成する。

発明か解決しようとする課題 しかしながら前記のような構成では、第４図（ｂ）にお
いて多結晶シリコン膜６を低抵抗化するために不純物を
高濃度にドープするが、多結晶シリコン膜６のシート抵
抗が２０−５０Ω／′口程度しか下がらず、大きな寄生
抵抗を付けることになる。

半導体集積回路でこのような容量素子を用いると、設計
値より大きな時定数を持ち動作速度が遅くなったり、発
振して回路の誤動作を引き起こす。また、半導体集積回
路は高密度・高集積度が望まれ、そこに内蔵される容量
素子も小さい素子面積で容量値が高いものが最良である
。そこで、容量素子に用いる誘電体膜を薄膜化したり、
誘電体膜を高誘電率を有する材料で形成する。ところが
、薄い誘電体膜や高誘電率を有する酸化タンタル膜や酸
化アルミ膜などの誘電体膜の膜厚や致密度がばらつくと
、容量素子は上部電極の配線金属層が誘電体膜と反応し
、リーク電流が増え耐圧も低下するという問題点を有し
ていた。

本発明はかかる点に鑑み、寄生抵抗の小さく、薄膜化や
高誘電率を有する誘電体膜を用いてもリーク電流のない
耐圧の低下もおこらない高精度で高信頼である容量素子
を内蔵する半導体装置とその製造方法を提供することを
目的とする。

課題を解決するための手段 この目的を達成するために本発明の半導体装置は、半導
体基板に形成されたフィールド酸化膜上に積層された多
結晶シリコン膜上、前記多結晶シリコン膜に積層された
誘電体膜と、前記誘電体膜上に配線金属層を有し、前記
多結晶シリコン膜と前記誘電体膜の間に形成されたシリ
サイド膜と、前記誘電体膜と前記配線金属層の間に積層
された高融点金属層を設けたことを特徴としている。

また、本発明の半導体装置の製造方法は、半導体基板上
に同じ導電型のチャンネルストッパーを形成し前記チャ
ンネルストッパー上に厚いフィールド酸化膜を選択的に
形成する工程と、前記半導体基板および前記チャンネル
ストッパーの全面に多結晶シリコン膜を積層後さらにこ
の多結晶シリコン膜表面に第１の高融点金属層を形成す
る工程と、前記第１の高融点金属層と前記多結晶シリコ
ン膜を前記フィールド酸化膜上に位置する第１の領域に
残余するように選択的に除去する工程と、前記半導体基
板および前記第１の高融点金属層の全面に誘電体膜を形
成し、その際の熱効果により前記第１の高融点金属層を
同時にシリサイド膜にする工程と、前記誘電体膜を選択
的に除去し前記シリサイド膜のコンタクトになる第２の
領域を形成する工程と、前記誘電体膜および前記第２の
誘電体膜を選択的に除去して露出した前記シリサイド膜
の表面に第２の高融点金属層を積層する工程と、前記第
２の高融点金属層の全面に配線金属層を積層する工程と
、前記高融点金属層と前記配線金属層を選択的に除去し
前記第１の領域および前記第２の領域にそれぞれ配線金
属層を形成する工程を備えている。

作用 本発明は前記した構成により、容量素子の誘電体膜の下
に位置する電極が高濃度に不純物ドープした多結晶シリ
コン膜上のシリサイド膜に接続されている。

従って、従来例の２０〜５０Ω／口のシート抵抗を有す
る多結晶シリコン膜に比べて、数Ω／口のシリサイド膜
の表面に誘電体膜が形成されているため、寄生抵抗が小
さい高精度な容量素子となる。

また、誘電体膜の表面に高融点金属層を設け、容量素子
の上部の配線金属であるアルミや銅等と反応を防ぐバリ
ア材としている。これにより、誘電体膜を薄膜化し高誘
電率を有する材料を使用して膜厚や致密度がばらついて
も、リーク電流やや耐圧低下がおこらない信頼性の優れ
た容量素子が実現できる。

実施例 第１図は本発明の一実施例における半導体装置の構造を
示すものである。第１図において、１は半導体基板で、
２はチャンネルストッパーで半導体基板１と同じ導電型
の拡散層から成る。３はトランジスタ素子領域上に形成
されたパッド酸化膜で、５は選択酸化法により形成され
たフィールド酸化膜である。６はＣＶＤ法により積層さ
れ不純物が高濃度にドープされた多結晶シリコン膜で、
６ｂはスパッタリング法や真空蒸着法等により多結晶シ
リコン膜６上に形成したチタンシリサイド（ＴｉＳｉ２
）で、７はチタンシリサイド６ｂ全面に形成された窒化
膜で、７ａは窒化膜７上に形成された窒化チタン（Ｔｉ
Ｎ）である。８は多結晶シリコン膜６を電気的接続する
コンタクト窓で、９は窒化膜７および多結晶シリコン膜
６に接続する配線金属層である。

第３図は以上のように構成された本発明の半導体装置の
製造方法を工程別に示したもので、以下、本図を参照し
て説明する。第３図（ａ）に示すように半導体基板ｌに
同導電型のチャンネルストッパー２を選択的に拡散し、
半導体基板１表面に１０〜５０ｎｍのパッド酸化膜３と
５０〜２００ｎｍの酸化防止膜４を積層させ選択的に除
去し、選択酸化法で３００〜２０００ｎｍのフィールド
酸化膜５を形成する。酸化防止膜４は窒化膜や酸化アル
ミ等がよく用いられている。フィールド酸化膜５は半導
体集積回路に内蔵される素子間を分離するもので、チャ
ンネルストッパー２は分離素子間のリーク電流を防ぐ。

そして、酸化防止膜４を熱リン酸で除去し、第３図（ｂ
）において、パッド酸化膜３とフィールド酸化膜５上に
２００〜６００ｎｍの多結晶シリコン膜６を積層し、こ
の多結晶シリコン膜６にリン等の不純物を高濃度にドー
プして２０〜５０Ω／口に低抵抗化する。さらに、容量
素子の下部電極を低抵抗化するために、多結晶シリコン
膜６の全面に１０〜１１００ｎ程度のシリサイド形成用
高融点金属なるチタン（Ｔ　ｉ　）６ａをスパッタ法で
堆積する。そして、第３図（Ｃ）の如く、チタン（Ｔｉ
）６ａと多結晶シリコン膜６を四塩化炭素系のガスを主
とするドライエッチングで所定の領域に残るように除去
し、１０〜２００ｎｍの窒化膜７を積層する。この窒化
膜７は８００℃程度の熱処理を伴うＣＶＤ法で生成し、
この熱処理によりチタン（Ｔｉ）６ａと多結晶シリコン
膜６は反応し、数Ω／口のチタンシリサイド（ＴｉＳｉ
２＞８ｂに変わる。さらに、第３図Ｃｄ）のようにチタ
ンシリサイド（ＴｉＳｉｘ）６ｂを電気的に接続するた
め、窒化膜７にコンタクト窓８を設ける。次に、第３図
（ｅ）のように窒化膜７上に高融点金属層として窒化チ
タン（Ｔ　ｉ　Ｎ）７　ａとアルミニウムや銅等の配線
金属層９を積層させる。最後に、第３図げ）のように窒
化チタン（ＴｉＮ）７ａと配線金属層９を選択的に除去
し、窒化膜７と多結晶シリコン膜６にそれぞれ接続され
る上下電極を形成し、容量素子が完成する。

以上のようにこの実施例によれば、窒化膜７の下部電極
が高濃度に不純物ドープした多結晶シリコン膜６上の数
Ω／口のチタンシリサイド（Ｔ　ｉ　Ｓ　１２）６ｂに
接続されていることにより、を半抵抗が小さい高精度な
容量素子となる。そして、ＵＨＦ帯やＳＨＦ帯等の高周
波回路でこのような容量素子を用いると、設計値より動
作速度が遅くなるとか発振する等の回路の誤動作はおこ
らず、極めて実用上の効果が高い。

また、窒化ｌ１Ｉ７の表面に高融点金属層として窒化チ
タン（ＴｉＮ）７ａを設け、容量素子の上部の配線金属
であるアルミニウムや銅等と反応を防ぐバリア材として
いる。これにより、高い容量値を得るため誘電体膜を薄
膜化し高誘電率を有する材料を使用して膜厚や致密度が
ばらついても、リーク電流や耐圧低下がおこらない信頼
性の優れた容量素子が実現できる。

さらに半導体集積回路の高密度・高集積化を達成するた
め、容量素子を微細化しようとずれば、窒化膜７のコン
タクト窓８における多結晶シリコン嗅６と配線金属層９
の接触抵抗が増大し、ばらついて、容量素子の精度は劣
化する。しかし、この実施例によれば、コンタクト窓８
における多結晶シリコン膜６と配線金属層９はチタンシ
リサイド（ＴｉＳｉ２）６ｂと窒化チタン（ＴｉＮ）７
ａを介して電気的に接続されているため、配線金属層９
の材料であるアルミニウムや銅が多結晶シリコン膜６と
反応せず、安定した良好な接触抵抗を有する優れた容量
素子が得られる。

なお、この実施例において寄生の拡散容量の影響を受け
ないように容量素子は、フィールド酸化８５上の不純物
が高濃度にドープされた多結晶シリコン膜６に形成して
いるが、半導体基板ｌに形成された比較的低いシート抵
抗を有する拡散層の表面に形成しても良い。また、容量
素子の下部電極を低抵抗化するために、多結晶シリコン
膜６の全面にシリサイド形成用高融点金属なるチタン（
Ｔｉ）６ａをスパッタ法で堆積しているが、モリブデン
（Ｍｏ）ｐタンタル（Ｔａ　）やタングステン＜Ｗ＞等
の高融点金属を真空蒸着法、ＣＶＤ法やイオンブレーテ
ィング法等により堆積しても良い。さらに、窒化膜７の
表面に高融点金属層として窒化チタン（ＴｉＮ）７ａを
設けているが、チタンタングステン（Ｔｉｅ）、チタン
（Ｔ　ｉ　）　。

タングステン（Ｗ）やタンタル（Ｔａ）等を用いで、上
部の配線金属であるアルミや銅等と反応を防ぐバリア材
としても良い。また、容量素子に用いる誘電体膜は窒化
膜７を用いたが、酸化膜や高誘電率を有する酸化タンタ
ル膜、チタン酸バリウムや酸化アルミ膜等を用いても良
いことは言うまでもない。

発明の詳細 な説明したように、本発明によれば、容量素子の誘電体
膜の下に位置する電極が高濃度に不純物ドープした多結
晶シリコン膜上のシリサイド膜に接続されている。従っ
て、従来例の２０〜５゜Ω／口のシート抵抗を有する多
結晶シリコン膜に比べて、シート抵抗値が低い数Ω／口
のシリサイド膜の表面に誘電体膜が形成されているため
、下部電極の寄生抵抗が小さく回路の誤動作もおこらな
い高精度な容量素子が形成できる。また、誘電体膜の表
面に高融点金属層を設け、容量素子の上部の配線金属で
あるアルミニウムや銅等と反応を防ぐバリア材としてい
る。これにより、誘電体膜を薄膜化し高誘電率を有する
材料を使用して膜厚や数密度がばらついても、リーク電
流や耐圧低下がおこらない信頼性の優れた容量素子を内
蔵する半導体装置とその製造方法を提供することができ
、実用上極めて有利なものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の断面図
、第２図は従来の半導体装置の断面図、第３図は本発明
の一実施例における半導体装置の製造工程別断面図、第
４図は従来の半導体装置の製造工程別断面図である。 １・・・・・・半導体基板、２・・・・・・チャンネル
ストッパー、３・・・・・・パッド酸化膜、４・・・・
・・酸化防止膜、５・・・・・・フィールド酸化膜、６
・・・・・・多結晶シリコン膜、６ａ・・・・・・シリ
サイド形成用高融点金属層、６ｂ・・・・・・シリサイ
ド膜、７・・・・・・誘電体膜、７ａ・・・・・・高融
点金属層、８・・・・・・コンタクト窓、９・・・・・
・配線金属層。 代理人の氏名　弁理士　粟野重孝　ほか１名第２図 半導体基板 チャンネルストッパー パーノド酸化層 フィールド酸化膜 タタ絽晶シリコシ順 シリブイ＃″層 誘電体 イ・１．３図 ６１１　　シリワイドｆｇヨ広用 喜に、会、金属層 ｉｂ　　′／’Ｊブイド頑 第二０「４ ７２１＆融、屯金属層 ！ ！ ！ ！ 第 図 弔 図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に形成されたフィールド酸化膜上に積
   層された多結晶シリコン膜と、前記多結晶シリコン膜上
   に積層された誘電体膜と、前記誘電体膜上に配線金属層
   を有し、前記多結晶シリコン膜と前記誘電体膜の間に形
   成された高融点金属シリサイド膜と、前記誘電体膜と前
   記配線金属層の間に積層された高融点金属層を設けたこ
   とを特徴とする半導体装置。
2. （２）第１の導電型の半導体基板上に同じ導電型のチャ
   ンネルストッパーを形成し前記チャンネルストッパー上
   に厚いフィールド酸化膜を選択的に形成する工程と、前
   記半導体基板および前記チャンネルストッパーの全面に
   多結晶シリコン膜を積層後さらにこの多結晶シリコン膜
   表面に第１の高融点金属層を形成する工程と、前記第１
   の高融点金属層と前記多結晶シリコン膜を前記フィール
   ド酸化膜上に位置する第１の領域に残余するように選択
   的に除去する工程と、前記半導体基板および前記第１の
   高融点金属層の全面に誘電体膜を形成し、その際の熱処
   理により前記シリサイド形成用高融点金属層をシリサイ
   ド膜にする工程と、前記誘電体膜を選択的に除去し前記
   シリサイド膜のコンタクトになる第２の領域を形成する
   工程と、前記誘電体膜および前記誘電体膜を選択的に除
   去して露出した前記シリサイド膜の表面に高融点金属層
   を積層する工程と、前記第２の高融点金属層の全面に配
   線金属層を積層する工程と、前記高融点金属層と前記配
   線金属層を選択的に除去し前記第１の領域および前記第
   ２の領域にそれぞれ接続される配線金属層を形成する工
   程を備えたことを特徴とする半導体装置の製造方法。