JPS61156863A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61156863A JPS61156863A JP59276189A JP27618984A JPS61156863A JP S61156863 A JPS61156863 A JP S61156863A JP 59276189 A JP59276189 A JP 59276189A JP 27618984 A JP27618984 A JP 27618984A JP S61156863 A JPS61156863 A JP S61156863A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000007772 electrode material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１ト２ンジスタ・１キヤノ臂シタ・メモリセル
を有する半導体記憶装置に関する。
を有する半導体記憶装置に関する。
従来、ダイナミックＲＡＭは１トランジスタ・１キヤパ
シタ・メモリセル構造のものが使用されており、現在２
５６にビットのメモリが実現されるまでにいたっている
。第４図に、現在使用されている１トランジスタ・１キ
ヤパシタ・メモリセルの断面構造を示す。図中１０１は
Ｐ型基板、１０２はフィールド酸化膜、１０３はポリシ
リコン・ｆｆ−）・キャパシタ、１０４はトランスファ
ーゲートで、現在ポリシリコンまたはシリサイド、？リ
サイドなどが使用されている。１０５は１“層で、ソー
ス、ドレイン領域を形成している。 ・ 第５図は第４図の概念図でおる。図中２０１は半導体基
板、２０２は絶縁膜を介したキャパシタ電極、２０３は
絶縁膜を介したｒ−ト電極、２０４．２０５はＮ＋層で
ある。これらのｒ−）電極２０ Ｂ、Ｎ 層ｊ ０４
＋ Ｊ ０５ カ） ７ ／ ？ ス／ Ｑ ヲ、また
電極２０２と基板２０１がＭＯＳキャパシタＣを形成し
ている。そして周知のようにドレイン領域２０４はピッ
ト線に接続され、ｆ−）電極２０２はワード線に接続さ
れており、該ワード線′が選択されるとトランジスタＱ
がオンされ、キャパシタＣは充電または放電をするもの
である。
シタ・メモリセル構造のものが使用されており、現在２
５６にビットのメモリが実現されるまでにいたっている
。第４図に、現在使用されている１トランジスタ・１キ
ヤパシタ・メモリセルの断面構造を示す。図中１０１は
Ｐ型基板、１０２はフィールド酸化膜、１０３はポリシ
リコン・ｆｆ−）・キャパシタ、１０４はトランスファ
ーゲートで、現在ポリシリコンまたはシリサイド、？リ
サイドなどが使用されている。１０５は１“層で、ソー
ス、ドレイン領域を形成している。 ・ 第５図は第４図の概念図でおる。図中２０１は半導体基
板、２０２は絶縁膜を介したキャパシタ電極、２０３は
絶縁膜を介したｒ−ト電極、２０４．２０５はＮ＋層で
ある。これらのｒ−）電極２０ Ｂ、Ｎ 層ｊ ０４
＋ Ｊ ０５ カ） ７ ／ ？ ス／ Ｑ ヲ、また
電極２０２と基板２０１がＭＯＳキャパシタＣを形成し
ている。そして周知のようにドレイン領域２０４はピッ
ト線に接続され、ｆ−）電極２０２はワード線に接続さ
れており、該ワード線′が選択されるとトランジスタＱ
がオンされ、キャパシタＣは充電または放電をするもの
である。
ところでダイナミックＲＡＭの高集化として、トランジ
スタのサイズの微細化、キャパシタ部での絶縁膜の薄膜
化、高誘電率の絶縁膜の使用、または溝形状のキャパシ
タ構造などいろいろ検討されている。しかしトランジス
タは微細化に伴ない、いわゆるシ冒−トチャネル効果、
ホットエレクトロンの注入など、基本的に避けることが
できない問題がある。またキャパシタ部においても、キ
ャパシタ絶縁膜の薄膜化、高誘電率化、溝形状などは耐
圧的に問題があシ、実用化は難しい。そしてセル容量は
、ソフトエラーなどを考慮すると、４０ｆＦ以上は必要
であシ、セルサイズは余り微細化できないものであった
。
スタのサイズの微細化、キャパシタ部での絶縁膜の薄膜
化、高誘電率の絶縁膜の使用、または溝形状のキャパシ
タ構造などいろいろ検討されている。しかしトランジス
タは微細化に伴ない、いわゆるシ冒−トチャネル効果、
ホットエレクトロンの注入など、基本的に避けることが
できない問題がある。またキャパシタ部においても、キ
ャパシタ絶縁膜の薄膜化、高誘電率化、溝形状などは耐
圧的に問題があシ、実用化は難しい。そしてセル容量は
、ソフトエラーなどを考慮すると、４０ｆＦ以上は必要
であシ、セルサイズは余り微細化できないものであった
。
本発明は上記実情に鑑みてなされたもので、１トランジ
スタ・１キヤパシタ・メモリセル構造において、１セル
あたシの占有面積を小さくして高集積メモリを実現でき
る半導体記憶装置を提供しようとするものである。
スタ・１キヤパシタ・メモリセル構造において、１セル
あたシの占有面積を小さくして高集積メモリを実現でき
る半導体記憶装置を提供しようとするものである。
本発明は上記目的を達成するため、キャパシタ部の上部
にトランスファ用トランジスタを形成することによシ、
３次元的なセル構造としたものである。
にトランスファ用トランジスタを形成することによシ、
３次元的なセル構造としたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例に係わるセル構造の断面図を示す。図中３
０１は例えばＰ型（Ｎ型でも可）の基板、３０２はフィ
ールド酸化膜、３０３はキャパシタ用ｆ−）絶縁膜、３
０４はＮ＋型Ｉリシリコン層で、これは絶縁膜３０５の
開孔部３０６を通して一゛凰テリシリコン層３０７に接
続される。３０７′は１゛ポリシリコンで、これはビッ
ト線を形成している。３０８はトランジスタのチャネル
部、３０９はｙ−ト絶縁膜、３１０はｒ−ト・ポリシリ
コン層で、これはワード線を形成している。
図は同実施例に係わるセル構造の断面図を示す。図中３
０１は例えばＰ型（Ｎ型でも可）の基板、３０２はフィ
ールド酸化膜、３０３はキャパシタ用ｆ−）絶縁膜、３
０４はＮ＋型Ｉリシリコン層で、これは絶縁膜３０５の
開孔部３０６を通して一゛凰テリシリコン層３０７に接
続される。３０７′は１゛ポリシリコンで、これはビッ
ト線を形成している。３０８はトランジスタのチャネル
部、３０９はｙ−ト絶縁膜、３１０はｒ−ト・ポリシリ
コン層で、これはワード線を形成している。
以上の構成によシ、１セル占有面積はキャパシタ面積と
ほぼ同一となシ、高集積化が可能となるものである。
ほぼ同一となシ、高集積化が可能となるものである。
次に上記セル構造を得る方法の一例を、第２図によシ説
明する。第２図（、）に示される如く例えばＰ型（Ｎ型
でも可）のシリコン基板４０１に、通常のフィールド酸
化によシフイールド用絶縁膜４０２を形成する。この絶
縁膜厚は例えば５ｏｏｏλである。次に基板４０１を酸
化することによシ、キャパシタ用ゲート酸化膜（膜厚１
００〜１５０Ｘ）を形成する。この膜４０３は必ずしも
酸化膜である必要はなく、ＳＩＮ膜、Ｔ＆２０５膜また
はそれらの多層構造であってもよい。次にＡｓまたはＰ
ドーグされたポリシリコン層４０４を３０００〜４００
０Ｘ堆積し、キャパシタ部を囲うようにパターニングす
る。次に第２図（ｂ）の如く絶縁膜４０５を形成する。
明する。第２図（、）に示される如く例えばＰ型（Ｎ型
でも可）のシリコン基板４０１に、通常のフィールド酸
化によシフイールド用絶縁膜４０２を形成する。この絶
縁膜厚は例えば５ｏｏｏλである。次に基板４０１を酸
化することによシ、キャパシタ用ゲート酸化膜（膜厚１
００〜１５０Ｘ）を形成する。この膜４０３は必ずしも
酸化膜である必要はなく、ＳＩＮ膜、Ｔ＆２０５膜また
はそれらの多層構造であってもよい。次にＡｓまたはＰ
ドーグされたポリシリコン層４０４を３０００〜４００
０Ｘ堆積し、キャパシタ部を囲うようにパターニングす
る。次に第２図（ｂ）の如く絶縁膜４０５を形成する。
この絶縁膜は、ポリシリコン層４０４を酸化するか、Ｓ
ＩＮ膜などのＣＶＤ膜を堆積させるかで得る。どちらの
方法をとるにしても、膜厚は１０００〜２０００ Ｘで
充分である。次に絶縁膜４０５の一部４０６を、通常の
写真蝕刻工程によシ開孔する。その後ポリシリコン膜４
０７を約３０００Ｘ堆積させ、開孔４０６を通してポリ
シリコン層４０４と電気的に導通させる。次に第２図（
Ｃ）に示す如くポリシリコン層４０’ｌを酸化すること
により、ゲート酸化膜４０８（膜厚３００〜４００Ｘ）
を形成する。
ＩＮ膜などのＣＶＤ膜を堆積させるかで得る。どちらの
方法をとるにしても、膜厚は１０００〜２０００ Ｘで
充分である。次に絶縁膜４０５の一部４０６を、通常の
写真蝕刻工程によシ開孔する。その後ポリシリコン膜４
０７を約３０００Ｘ堆積させ、開孔４０６を通してポリ
シリコン層４０４と電気的に導通させる。次に第２図（
Ｃ）に示す如くポリシリコン層４０’ｌを酸化すること
により、ゲート酸化膜４０８（膜厚３００〜４００Ｘ）
を形成する。
次にｒ−）電極４０９を形成する。このゲート材として
は、Ａｓドープのポリシリコン層（約３０００Ｋ） 、
ポリシリコンとシリサイドの多層構造（約４０００Ｘ）
、シリサイド（約３０００Ｘ）などを使用する。ｆ−）
長りは、現在の２５６にダイナミックＲＡＭレベルで２
．０μｍ程度を使用しているが、本発明ではＬは下地キ
ャパシタの大きさのみで規制されるが、ルール的には非
常に。
は、Ａｓドープのポリシリコン層（約３０００Ｋ） 、
ポリシリコンとシリサイドの多層構造（約４０００Ｘ）
、シリサイド（約３０００Ｘ）などを使用する。ｆ−）
長りは、現在の２５６にダイナミックＲＡＭレベルで２
．０μｍ程度を使用しているが、本発明ではＬは下地キ
ャパシタの大きさのみで規制されるが、ルール的には非
常に。
緩くな、ｊ）、２．０μｍ以上は充分可能であり、トラ
ンスファｆ−）のリークは抑えられる。次に第２図（ｄ
）の如くゲート領域４ｏｔｉ以外の酸化膜４０Ｂをエツ
チングし、ゲート電極４０９をマスクとして、セルファ
ライン的にＡａのイオンイングランテーシ、 ７ （４
ＱｋｅＶ、 ３Ｘ１０１５ｃｍ−２程度）を行なうこと
によシ、１層４１０ 、 ’４１１を形成してトランス
ファーゲート・トランジスタのソース、ドレインとする
。次に層間絶縁膜４１３を形成し、１層４１０上に開孔
部４１４を設けて、アルミニウム電極４１５を形成する
。第３図は第２図（ｄ）のパターン平面図である。
ンスファｆ−）のリークは抑えられる。次に第２図（ｄ
）の如くゲート領域４ｏｔｉ以外の酸化膜４０Ｂをエツ
チングし、ゲート電極４０９をマスクとして、セルファ
ライン的にＡａのイオンイングランテーシ、 ７ （４
ＱｋｅＶ、 ３Ｘ１０１５ｃｍ−２程度）を行なうこと
によシ、１層４１０ 、 ’４１１を形成してトランス
ファーゲート・トランジスタのソース、ドレインとする
。次に層間絶縁膜４１３を形成し、１層４１０上に開孔
部４１４を設けて、アルミニウム電極４１５を形成する
。第３図は第２図（ｄ）のパターン平面図である。
以上の工程によシ、アルミニウム電極４１５をビットラ
インとし、ゲート電極４０９をトランスファーゲート・
トランジスタのゲート（ワード線）、キャパシタ部をシ
リコン基板４０１、ゲート酸化膜４０２、ポリシリコン
層４０４で形成する１トランジスタや１キヤパシタのダ
イナミックＲＡＭのメモリセルを形成できるものでちる
。
インとし、ゲート電極４０９をトランスファーゲート・
トランジスタのゲート（ワード線）、キャパシタ部をシ
リコン基板４０１、ゲート酸化膜４０２、ポリシリコン
層４０４で形成する１トランジスタや１キヤパシタのダ
イナミックＲＡＭのメモリセルを形成できるものでちる
。
本発明は上記実施例のみに限られず種々の応用が可能で
ある。例えば実施例においてフィールド酸化膜４０２は
必ずしも必要ではない。
ある。例えば実施例においてフィールド酸化膜４０２は
必ずしも必要ではない。
（基板４０）は、キャパシタとして分離する必要はなく
、同一電位であればよい）また基板はシリコン以外の半
導体でもよい。また上記実施例でトランスファーゲート
・トランジスタは、ポリシリコンで形成されているため
特性が余りよくないが、ゲート長りを充分大きくでき問
題ないが、レーザ・アニール技術などにより再結晶化さ
せれば、特性は更に向上することが期待される。
、同一電位であればよい）また基板はシリコン以外の半
導体でもよい。また上記実施例でトランスファーゲート
・トランジスタは、ポリシリコンで形成されているため
特性が余りよくないが、ゲート長りを充分大きくでき問
題ないが、レーザ・アニール技術などにより再結晶化さ
せれば、特性は更に向上することが期待される。
以上説明した如く本発明によれば、１トランジスタ・１
キヤパシタ・メモリセルの構造において、キャパシタ部
上にトランスファ用トランジスタを形成したため、占有
面積はキャパシタ面積と略同−となシ、微細化が実現さ
れる。またこのことにより、キャパシタ用の絶縁膜はそ
れほど薄くする必要はなくなシ、耐圧的にも問題がなく
なシ、トランスファ用トランジスタもキャパシタ部にあ
るためｙ−ト長を短かくする必要はなく、トランジスタ
の信頼性も向上する。
キヤパシタ・メモリセルの構造において、キャパシタ部
上にトランスファ用トランジスタを形成したため、占有
面積はキャパシタ面積と略同−となシ、微細化が実現さ
れる。またこのことにより、キャパシタ用の絶縁膜はそ
れほど薄くする必要はなくなシ、耐圧的にも問題がなく
なシ、トランスファ用トランジスタもキャパシタ部にあ
るためｙ−ト長を短かくする必要はなく、トランジスタ
の信頼性も向上する。
このような効果によシ、今後の高集積化において大なる
効果が期待できるものである。
効果が期待できるものである。
第１図は本発明の一実施例を示す断面構成図、第２図（
＆）ないしくｄ）は同構成を得るための工程説明図、第
３図は第２図（ｄ）のノ４ター／平面図、第４図は従来
装置の断面図、第５図は同装置の概念図である。 ３０１・・・半導体基板、３０３・・・絶縁膜、３０４
・・・キャパシタ電極材、３０５・・・絶縁膜、３０６
・・・開孔、ｓｏｙ、’ｓｏｙ’・・・ソース、ドレイ
ン用１層、３０Ｂ・・・チャンネル領域、３０９・・・
絶縁膜、３１０・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 門弟１図 第２図 （ａ） （ｂ）
＆）ないしくｄ）は同構成を得るための工程説明図、第
３図は第２図（ｄ）のノ４ター／平面図、第４図は従来
装置の断面図、第５図は同装置の概念図である。 ３０１・・・半導体基板、３０３・・・絶縁膜、３０４
・・・キャパシタ電極材、３０５・・・絶縁膜、３０６
・・・開孔、ｓｏｙ、’ｓｏｙ’・・・ソース、ドレイ
ン用１層、３０Ｂ・・・チャンネル領域、３０９・・・
絶縁膜、３１０・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 門弟１図 第２図 （ａ） （ｂ）
Claims (1)
- 半導体基板の表面に形成された薄い絶縁膜を有し、その
上部にキャパシタ電極材が形成され、その上部に絶縁膜
の一部を通して前記キャパシタ電極材と導通する半導体
層を有し、その半導体層からなるチャネル領域、該チャ
ネル領域を介して対向するソース領域、ドレイン領域及
び前記チャネル領域上に絶縁膜を介して形成されたゲー
ト電極を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276189A JPS61156863A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276189A JPS61156863A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156863A true JPS61156863A (ja) | 1986-07-16 |
Family
ID=17565939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276189A Pending JPS61156863A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132454U (ja) * | 1987-02-20 | 1988-08-30 |
-
1984
- 1984-12-28 JP JP59276189A patent/JPS61156863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132454U (ja) * | 1987-02-20 | 1988-08-30 |
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