CN116156900A - 存储单元、存储阵列及加工方法 - Google Patents

Abstract

本发明提供一种存储单元、存储阵列及加工方法，其中的存储单元包括相互间隔设置的第一二极管和第二二极管；其中，第一二极管包括n阱以及与n阱连接的第一N型掺杂区和第一P型掺杂区，第二二极管包括p阱以及与p阱连接的第二N型掺杂区和第二P型掺杂区；第一N型掺杂区与字线连接，第二P型掺杂区与RESET线连接；第一P型掺杂区以及第二N型掺杂区分别通过电阻存储器与位线连接。利用上述发明能够实现较小尺寸且具有较大驱动电流的存储阵列。

Description

存储单元、存储阵列及加工方法

技术领域

本发明涉及存储器技术领域，更为具体地，涉及一种存储单元、存储阵列及其加工方法。

背景技术

对于阻变存储器(RRAM)或相变存储器(PCRAM)来说，1T1R(1个晶体管和1个阻变或相变存储器)的阵列架构是常用的阵列架构。与1T1R的阵列架构相比，2D1R(2个二极管和1个阻变或相比存储器)的阵列架构可以获得更高的工作电流、更低的泄流电流以及更高的阵列密度。

现有的2D1R结构存在的缺陷主要有：驱动电流需要流过一个阻值相对较高的阱电阻，会产生电压降，导致到达距离阱引出端较远的选中电阻时，电压降较大，不利于SET和RESET操作，使得驱动电流较小；此外。如果所有的二极管均采用同一类型的阱，会使得阱与阱之间的隔离性能较差，很难通过深隔离槽实现完全隔离，影响电路的整体性能。

发明内容

鉴于上述问题，本发明的目的是提供一种存储单元、存储阵列及加工方法，已解决现有的存储方式存在的隔离性较差，驱动电流受限，整体性能不佳等问题。

本发明提供的存储单元，包括相互间隔设置的第一二极管和第二二极管；其中，第一二极管包括n阱以及与n阱连接的第一N型掺杂区和第一P型掺杂区，第二二极管包括p阱以及与p阱连接的第二N型掺杂区和第二P型掺杂区；第一N型掺杂区与字线连接，第二P型掺杂区与RESET线连接；第一P型掺杂区以及第二N型掺杂区分别通过电阻存储器与位线连接。

此外，可选的技术方案是，在第一P型掺杂区上设置有第一接触孔，在第二N型掺杂区上设置有第二接触孔；第一接触孔和第二接触孔分别与第一电极连接；电阻存储器设置在第一电机与位线之间。

此外，可选的技术方案是，电阻存储器通过第二电极与位线连接；电阻存储器限位在第一电极和第二电极之间。

此外，可选的技术方案是，电阻存储器包括相变材料层和阻变材料层；并且，电子存储器的状态包括高阻态和低阻态。

此外，可选的技术方案是，在第一N型掺杂区和第一P型掺杂区之间，以及相邻的两第一P型掺杂区之间均设置有第一隔离槽；在第二N型掺杂区和第二P型掺杂区之间，以及相邻的两第二N型掺杂区之间均设置有第二隔离槽。

此外，可选的技术方案是，在n阱和p阱之间设置有第三隔离槽。

此外，可选的技术方案是，第一隔离槽和第二隔离槽的深度小于第三隔离槽的深度。

此外，可选的技术方案是，还包括设置在n阱和p阱下方的场氧化区；其中，n阱和p阱的导电类型与场氧化区的导电类型不同。

根据本发明的另一方面，提供一种存储阵列，包括m*n个如权利要求1至8任一项的存储单元；其中，m*n≥2，并且n和m均为正整数。

根据本发明的另一方面，提供一种存储阵列加工方法，包括在预设基板上通过离子注入，形成n阱和p阱；在n阱和p阱的结合处或边缘处设置第三隔离槽，第三隔离槽用于隔离n阱和p阱；在n阱和p阱上设置与第三隔离槽延伸方向相垂直的第一隔离槽和第二隔离槽，第一隔离槽用于隔离位于n阱内的第一二极管的PN结，第二隔离槽用于隔离位于p阱内的第二二极管的PN结；基于离子注入方式，在n阱和p阱内形成N+和P+的有源区域。

利用上述存储单元、存储阵列及加工方法，设置相互间隔设置的第一二极管和第二二极管，其中第一二极管包括n阱以及与n阱连接的第一N型掺杂区和第一P型掺杂区，第二二极管包括p阱以及与p阱连接的第二N型掺杂区和第二P型掺杂区，并且第一N型掺杂区与字线连接，第二P型掺杂区与RESET线连接；第一P型掺杂区以及第二N型掺杂区分别通过电阻存储器与位线连接，不仅够减小整体尺寸，还能够提高驱动电流及整体性能。

为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。

附图说明

通过参考以下结合附图的说明，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：

图1为根据本发明实施例的存储阵列电路示意图；

图2为根据本发明实施例的存储阵列加工方法的流程图；

图3为根据本发明实施例的存储阵列加工方法的结构示意图一；

图4为根据本发明实施例的存储阵列的俯视图；

图5为图4中沿x1处的剖面图；

图6为图4中沿x2处的剖面图；

图7为图4中沿y1处的剖面图；

图8为图4中沿y2处的剖面图。

其中的附图标记包括：第一二极管1、第二二极管2、电阻存储器3、第一接触孔4、第一电极5。

在所有附图中相同的标号指示相似或相应的特征或功能。

具体实施方式

在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

为详细描述本发明的存储单元、存储阵列及加工方法，以下将结合附图对本发明的具体实施例进行详细描述。

图1示出了根据本发明实施例的存储阵列的电流示意结构；图4示出了根据本发明实施例的存储阵列的俯视结构；图5和图6示出了图4中沿x1和x2处的剖面结构，图7和图8分别示出了图4中沿y1和y2处的剖面结构。

如图1至图8共同所示，在本发明实施例的存储这列中，虚线框示出的结构为一个存储单元的结构，可知，针对每个存储单元均进一步包括相互间隔设置的第一二极管1和第二二极管2；其中，第一二极管1包括n阱以及与n阱连接的第一N型掺杂区和第一P型掺杂区，第二二极管2包括p阱以及与p阱连接的第二N型掺杂区和第二P型掺杂区；第一N型掺杂区与字线连接，第二P型掺杂区与RESET线连接；第一P型掺杂区以及第二N型掺杂区分别通过电阻存储器3与位线连接。

可知，本发明实施例的存储单元为2D1R结构，可在第一P型掺杂区上设置第一接触孔4(如图5存储阵列的剖面结构所示，下同)，在第二N型掺杂区上设置第二接触孔，第一接触孔4和第二接触孔相互隔离，且第一接触孔4和第二接触孔分别与第一电极5(如图5存储阵列的剖面结构所示，下同)连接，电阻存储器3设置在第一电机与位线之间，即第一P型掺杂区和第二N型掺杂区通过第一电极5相互连接后，共同与电阻存储器3连接。

其中，电阻存储器3的另一侧可通过第二电极与位线连接，通过第一电机和第二电极对电阻存储器3进行限位，并通过电阻存储器3将第一二极管1和第二二极管2引至位线上。

作为具体示例，电阻存储器3可包括相变材料层和阻变材料层；并且，电子存储器的状态包括高阻态和低阻态。相变材料层可以在非晶体和晶体之间相互转换，从而实现高阻态和低阻态之间的相互转换。阻变材料层在不同的外加电压作用下可以在高阻态和低阻态之间相互转换。其中，相变材料层可以是掺杂或未掺杂的硫属化物，例如Ge 2Sb 2Te 5或Sb 2Te 3等。此外，阻变材料层可以包括SiO 2、NiO、CuxO、TiO 2中的一种或多种等。

在本发明的一个具体实施方式中，为了对第一二极管1和第二二极管2进行隔离，在第一N型掺杂区和第一P型掺杂区之间，以及相邻的两第一P型掺杂区之间均设置有第一隔离槽；在第二N型掺杂区和第二P型掺杂区之间，以及相邻的两第二N型掺杂区之间均设置有第二隔离槽，该第一隔离槽和第二隔离槽可以理解为条状分布的浅隔离槽。

此外，在n阱和p阱的边缘或二者的结合处还设置有第三隔离槽，该隔离槽可理解为与第一隔离槽和第二隔离槽设置方向相互垂直的深隔离槽，第三隔离槽的深度大于第一隔离槽和第二隔离槽的深度，即第三隔离槽用于对n阱和p阱进行隔离，而第一隔离槽用于对n阱中的相邻的第一N型掺杂区和/或第一P型掺杂区进行隔离，第二隔离槽用于对p阱中的第二N型掺杂区和/或第二P型掺杂区进行隔离。

在本发明的另一具体实施方式中，存储单元还包括设置在n阱和p阱下方的场氧化区；其中，n阱和p阱的导电类型与场氧化区的导电类型不同；其中，n阱的导电类型与p阱的导电类型相同，均为N型或P型，但是场氧化区的导电类型与二者不同，当n阱和p阱的导电类型为N型时，场氧化区的导电类型为P型，对应地，当n阱和p阱的导电类型为P型时，场氧化区的导电类型为N型。

可知，针对上述存储单元，通过深隔离槽将n阱与p阱进行隔离，每个n阱里通过p型的有源区(即第一P型掺杂区)形成pn结，每个p阱里通过n型的有源区(第二N型掺杂区)形成pn结。对于n阱里每个p型的有源区相邻存在一个n型的n阱引出端，同理对于p阱里每个n型的有源区相邻存在一个p型的p阱引出端，通过这样的方式有效降低pn结阵列中的阱电阻，能够在有效提升驱动电流的同时，实现12F^2的紧凑的电阻随机存储器阵列。

与上述存储单元相对应，本发明还提供一种存储阵列，包括m*n个如上实施例中所述的存储单元；其中，m*n≥2，并且n和m均为正整数。

其中，第j列的存储单元中的电阻存储器连接至第j列的位线，1≤j≤n，第i行的存储单元的第一N型掺杂区连接至第i行的字线，第i行的存储单元的第二P型掺杂区连接至第i行的RESET线，1≤i≤m。

具体地，电阻存储器可以实现对存储阵列的度(READ)、写(SET)和擦除(RESET)操作，此外，图1中所示BL为位线，WL为字线，R/L为RESET线，存储阵列的上述各操作的电压如下表所示。

其中，在读取过程中，对于选中的存储阵列中的存储单元，BL为Vrd电压，WL为0V，而其中R/L不管有没有选中都置0V，这样可以抑制通过R/L的漏电，对于未选中的BL加0V，对于未选中的WL加Vrd电压，抑制选中的BL到未选中WL的漏电。

在写入过程中，对于选中的存储单元，BL为Vset电压，WL为0V，而其中R/L不管有没有选中都置0V，可以抑制通过R/L的漏电，对于未选中的BL加0V，对于未选中的WL加Vset电压，抑制选中的BL至未选中WL的漏电。在上述读取和写入过程中，RESET线需要抑制漏电，所以将RESET线都置0V。

在RESET过程时，以RRAM作为电阻存储器为例，选中的RRAM单元的RESET线加RESET电压，BL加0V，对于未选中的BL加RESET电压抑制漏电从而抑制在选中RESET线但未选中BL的RRAM单元被RESET，此时对所有WL加RESET电压抑制漏电通路。在本发明中，对于Vrd电压一般为0.3V至1V，对于Vset电压一般为2.0V至3.5V，对于Vreset电压一般为1.5V至3.5V，具体可根据应用场景或需求进行灵活设置。

在读操作时，电流方向从BL流向WL，由于RESET线上二极管反偏，而且二极管可以实现<1e-12A的漏电电流，从上表中可以看出在任何情况下Vwl电压都大于或等于Vrl，可以利用n阱与p阱的反偏效应在实现隔离的情况下，保持良好的工艺窗口。

对应地，本发明还提供一种存储阵列加工方法，具体地，图2示出了根据本发明实施例的存储阵列加工方法的流程图。

如图2所示，本发明实施例的存储阵列加工方法，包括：

S110：在预设基板上通过离子注入，形成n阱和p阱；

S120：在n阱和p阱的结合处或边缘处设置第三隔离槽，第三隔离槽用于隔离n阱和p阱；

S130：在n阱和p阱上设置与第三隔离槽延伸方向相垂直的第一隔离槽和第二隔离槽，第一隔离槽用于隔离位于n阱内的第一二极管的PN结，第二隔离槽用于隔离位于p阱内的第二二极管的PN结；

S140：基于离子注入方式，在n阱和p阱内形成N+和P+的有源区域。

具体地，图3示出了根据本发明实施例的n阱和p阱的示意结构。

如图3指图8共同所示，在存储阵列的加工过程中，首先通过离子注入的方式在基板上形成n阱和p阱，再通过蚀刻方法形成第三隔离槽，即深沟区(DTI，Deep TrenchIsolation)，此时的工艺俯视图如图3所示，其中n阱(NW)与p阱(PW)采用半透明的方式表示与DTI的对应关系，从图中可以看出n阱与p阱的开口尺寸为2F，中心间距尺寸为4F，图形形状为条状规则尺寸。而深沟区分别设置在n阱和p阱的结合处，以及在第一个n阱的侧边和最后一个p阱的侧边，一个深沟区的宽度为2F。

进一步地，在深沟区形成之后，接着通过刻蚀工艺形成浅沟区(STI，ShallowTrench Isolation)，并通过后续的填充与研磨工艺后形成分离的n阱与p阱区域，同时形成分离的有源区。其中，通过DTI能够更好地隔离n阱与p阱，通过STI隔离二级管内部的PN结。

然后，再分别通过离子注入的方式形成N+与P+的有源区域，形成的俯视结构如图4所示，其中虚线标注的区域是单个2D1R单元的尺寸为12F^2。再通过CT与Metal线与RRAM电阻阵列的连接形成RRAM存储阵列。沿俯视结构图4中x1切开的剖面图如图5，其中n阱中的p+有源区与p阱中的n+有源区相连并与RRAM底部相连，RRAM顶部连BL。沿俯视图4中x2切开的剖面图如图6，其中n阱和p阱分别通过n+与p+引出端连到WL与RESET LINE。沿俯视图4中y1切开的剖面图如图7，其中每个n+将n阱引出形成WL。沿俯视图4中y2切开的剖面图如图8，其中每个p+将p阱引出形成RESET line。本发明所形成的2D1R方法可以形成12F^2较小尺寸的RRAM存储阵列，同时能提供较大的驱动电流。

需要说明的是，上述存储阵列不仅可适用于RRAM，还适用于MRAM,、PCRAM、FERAM等多种类型的新型存储器；此外，在形成过程中，对DTI、STI和n阱与p阱的形成顺序，并不限于上述具体顺序，例如，可以先形成ATI，再形成n阱和p阱，最后形成DTI。

此外，上述存储单元、存储阵列及加工方法的实施例可相互参考借鉴，此处不再一一赘述。

根据上述本发明提供的存储单元、存储阵列及加工方法，能够形成尺寸为12F^2的存储阵列，形成的每个pn结都会引出阱端，降低电阻并提升驱动电流，不仅够减小整体尺寸，还能够提高驱动电流及整体性能。

如上参照附图以示例的方式描述根据本发明的存储单元、存储阵列及加工方法。但是，本领域技术人员应当理解，对于上述本发明所提出的存储单元、存储阵列及加工方法，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。

Claims (10)

1.一种存储单元，其特征在于，包括相互间隔设置的第一二极管和第二二极管；其中，

所述第一二极管包括n阱以及与所述n阱连接的第一N型掺杂区和第一P型掺杂区，所述第二二极管包括p阱以及与所述p阱连接的第二N型掺杂区和第二P型掺杂区；

所述第一N型掺杂区与字线连接，所述第二P型掺杂区与RESET线连接；

所述第一P型掺杂区以及所述第二N型掺杂区分别通过电阻存储器与位线连接。

2.如权利要求1所述的存储单元，其特征在于，

在所述第一P型掺杂区上设置有第一接触孔，在所述第二N型掺杂区上设置有第二接触孔；

所述第一接触孔和所述第二接触孔分别与第一电极连接；

所述电阻存储器设置在所述第一电机与所述位线之间。

3.如权利要求2所述的存储单元，其特征在于，

所述电阻存储器通过第二电极与所述位线连接；

所述电阻存储器限位在所述第一电极和所述第二电极之间。

4.如权利要求1所述的存储单元，其特征在于，

所述电阻存储器包括相变材料层和阻变材料层；并且，

所述电子存储器的状态包括高阻态和低阻态。

5.如权利要求1所述的存储单元，其特征在于，

在所述第一N型掺杂区和所述第一P型掺杂区之间，以及相邻的两第一P型掺杂区之间均设置有第一隔离槽；

在所述第二N型掺杂区和所述第二P型掺杂区之间，以及相邻的两第二N型掺杂区之间均设置有第二隔离槽。

6.如权利要求5所述的存储单元，其特征在于，

在所述n阱和所述p阱之间设置有第三隔离槽。

7.如权利要求6所述的存储单元，其特征在于，

所述第一隔离槽和所述第二隔离槽的深度小于所述第三隔离槽的深度。

8.如权利要求1所述的存储单元，其特征在于，还包括设置在所述n阱和所述p阱下方的场氧化区；其中，

所述n阱和所述p阱的导电类型与所述场氧化区的导电类型不同。

9.一种存储阵列，其特征在于，包括m*n个如权利要求1至8任一项所述的存储单元；其中，m*n≥2，并且n和m均为正整数。

10.一种存储阵列加工方法，其特征在于，包括：

在预设基板上通过离子注入，形成n阱和p阱；

在所述n阱和所述p阱的结合处或边缘处设置第三隔离槽，所述第三隔离槽用于隔离所述n阱和所述p阱；

在所述n阱和所述p阱上设置与所述第三隔离槽延伸方向相垂直的第一隔离槽和第二隔离槽，所述第一隔离槽用于隔离位于所述n阱内的第一二极管的PN结，所述第二隔离槽用于隔离位于所述p阱内的第二二极管的PN结；

基于离子注入方式，在所述n阱和所述p阱内形成N+和P+的有源区域。

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