TW514992B - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device Download PDF

Info

Publication number
TW514992B
TW514992B TW089124663A TW89124663A TW514992B TW 514992 B TW514992 B TW 514992B TW 089124663 A TW089124663 A TW 089124663A TW 89124663 A TW89124663 A TW 89124663A TW 514992 B TW514992 B TW 514992B
Authority
TW
Taiwan
Prior art keywords
layer
contact
dielectric
pattern
dielectric layer
Prior art date
Application number
TW089124663A
Other languages
English (en)
Inventor
Pierre Hermanus Woerlee
Jurriaan Schmitz
Andreas Hubertus Montree
Original Assignee
Koninkl Philips Electronics Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninkl Philips Electronics Nv filed Critical Koninkl Philips Electronics Nv
Application granted granted Critical
Publication of TW514992B publication Critical patent/TW514992B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Description

992 992 第089124663號專利申請案 中文說明書修正頁(91年7月） A7 B7 沉7, 23倏正丨 年月日4 s 梱 五、發明説明（1 ) 本發明係關於一製造半導體裝置之方法，該方法係包括 表面配置一之半導體本體，該電晶體係包括一閘結構，以 該方法，一圖案層係加施於其上以界定該閘結構區域，及 加施一介質層，其方式為緊接於該圖案層之介質層厚度應 大致等於或大於該圖案層之高度，以及介質層18係去除部 份厚度直至圖案層10現露為止，而後，該圖案層10係作去 除材料處理，因而在在介質層中形成一凹部，及以一導電 層填充該凹部，該導電層係形成該閘結構。 該方法係得知於美國專利5,856,225。該方法通常係稱為 更換閘技術。為後續與半導體牟體表面電氣‘觸，係應執 行傳統之互補金屬氧化物半導體（CMOS)處理流程步驟，即 一接觸窗係需蝕刻於該介質層中計劃電氣接觸之區域，該 接觸窗係更進一步需充填一導電層，該導電層係應局部形 成一接觸結構，以建立與該半導體本體表面之接觸。 該方法之缺點係需一可提供包括該結構以建立與該半導 體本體表面之接觸之一額外内連接層的額外導電層。該方 法之另一缺點係該介質層平坦化後，至該閘結構之接觸係 必須在同一步驟中形成為該半導體本體之接觸，後者之接 觸係較前者需要蝕刻與充填更深之金屬。 在本發明中之一標的係提供一製造前述半導體裝置之方 法，該方法係可提供一額外内連接層，而不需增加金屬沉 積步驟。 本發明之另一標的係一方法，該係可在同一步驟中提供 一接觸至該閘結構及一接觸至該半導體本體，其中該後者 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂 5M992
第089124663號專利申請案 中文說明書修正頁(91年7月） at B7五、發明説明（2 ) 接觸係需蝕刻與充填與前者接觸一樣深之金屬。 根據本發明，該標的之達成係在加施該導電層之前，配 置一接觸窗於該介質層中，該接觸窗係充填以該導電層， 該導電層係局部形成一接觸結構，以達立與該半導體本體 表面之電氣接觸。 當該閘結構及一包括該接觸結構之額外内連接層由一單 一之導電層提供時，即不需額外之金屬沉積步驟。 在去除材料處理中，雖僅去除部份圖案層而以該導電層 替代，但有利者係該圖案層完全去除及加施一絕緣層於在 該閘結構區域形成之凹部中，碎絕緣層即形成一該電晶體 之閘介質。以此方式，供閘結構及閘介質用材料之選擇彈 性增加。電晶體性能之改善可藉應用一具有較氧化矽（ε〜4) 介質常數之介質材料高作閘之介質用，因而閘介質形成該 該絕緣層。在此方面，氧化鈕（Ta205 ; ε〜20-25)，氧化鋁 (Α12〇3 ; ε〜10)或氮化矽（Si3N4 ; ε〜7)係可使用，該等材料可 用化學汽相沉積（CVD)法以一致與再生方式使之沉積。形成 該電晶體閘結構及該接觸結構之該導電層最好藉由沈積包 括一金屬或金屬之組合之層而加以應用。常作閘材料用之 多晶矽則相反，金屬係固有相當低之電阻及不能承受不利 之空乏效應。在此方面，一低電阻之金屬，如鋁，鎢，銅 或名目係可使用。如使用一金屬或金屬合金時，該導電層最 好係雙層，即以一金屬或合金金屬層置於一作黏合，障礙 ，或黏合與障礙用之層的上方。在此方面，鈦（Ti)或妲（Ta) 係可作黏合層用及氮化鈦（TiN)，氮化钽（TaN)或鈦鎢合金 -5- 裝 訂
線 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 992 992
第089124663號專利申請案 中文說明書修正頁(91年7月） 五、發明説明（3 ) (TiW)作障礙層用。 為縮小半導體裝置之體積，充填閘結構區域凹部及接觸 結構區域接觸窗之該導電層，最好係作無光罩材料去除處 理直至疊於該介質層之導電層清除後為止。以此方式，該 閘結構及該接觸結構係完全陷於該介質層中，其特徵係在 一金屬鑲嵌過程。前述之該導電層無光罩去除最好係用化 學機械拋光法（CMP)完成。後續之該絕緣層無光罩去除係不 需要，但如該絕緣層係包括高介質常數材料時則^更有利。 為抑制如穿過及短通道門限電壓降低之短通道效應，該 短通道效應係致動起動，因而在金屬氧化物半導體電晶體 裝置中擔任重要角色，即於通道長度減至2 μιη以下時，雜 質係可經該閘結構區域之凹部，以利用該介質層作光罩之 自我配準方式引入該半導體本體。該雜質最好係以離子注 入裝置引入該半導體本體中，該裝置通常係包括高溫退火 ，其中係高溫退火恢復因注入所致之晶格損壞及活化如同 已植入之雜質。 為更進一步使半導體裝置更密集，該接觸結構最好係敷 蓋至少一部份該氧化物場絕緣區域，該區域係配置在該半 導體本體表面之上，以隔離該半導體本體中之活性區域。 該接觸結構係也稱之為無邊界接觸。在一定之環境下，如 該接觸結構可建立藉氧化物場絕緣區域使之彼此隔離的活 性區域電氣接觸則係更佳。在一CMOS換流器中，一電氣接 觸係需建立於一NMOS電晶體漏極與一鄰近PMOS電晶體漏 極之間。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝
線 五、發明說明（4 ) 、该接觸w係可藉以固定時間蝕刻或末端檢測該介質層方 式配置於孩介質層中。但爲嚴防在其下方之氧化物場絕緣 區域過度蝕刻，在該接觸結構區域之該半導體本體表面最 好係在加施一該介質層前，配置一止蝕層，該止蝕層之材 料係視該介質層所選可蝕刻材料而定。因此，最好係用氮 化矽作止蝕層用及氧化矽作介質層用。另一種方式係以氧 之鋁替代氮化矽及/或以PSG玻璃或31^(}玻 璃替代氧化矽。 界足孩電晶體閘結構區域之圖案層係可包括如氮化矽或 氧化鋁之材料。但爲配合傳統CMOS之處理流程，該圖案層 最好係以半導體材料加施。 忒圖术層最好係以沉積一矽鍺合金圖案層方式加施。該 層係石夕鍺合金，其化學方程式爲GexSi(i x)，或含小百分比 碳（石夕錯合金，其化學方程式爲。在方程式中 ，x係代表鍺之百分比，其範圍係在0.1及1之間，y係代表 碳心百分比，其範圍係在〇 〇〇1及〇 〇5之間，及（1^與（k y)分另:代表石夕之百分比。當接受一濕化學㈣處理，、即在 一熱濃縮硫酸（ΗΑ〇4)溶劑中處理時，該矽鍺合金之蝕刻係 較矽快十倍以上。 ' 、根據本發明方法之實例，其切最好係作該半導體材料 之用，其特徵在該圖案層係沉積方式加施並圖案_梦層， 及加施該介質層，而後該圖案層係接受材料去除處理、 圖案：之矽係經蝕刻而去除’因在閘結構區域形成該凹： ，如是該介質層係具有在接觸結構區域之接觸窗。 根據本發明方法之另一實例 其中矽最好係作該半導體 經濟部智慧財產局員工消費合作社印製 A7 _' 1— ----—___B7 ________ 五、發明說明（5 ) 材八特徵在，於加施該圖案層前，一光罩層係加施於該 半導體本體表面之上，該半導體本體係一矽本體，該光罩 =係一可蝕刻之矽材料，於圖案層係以沉積方式加施及圖 案孩矽層後，係加施該介質層，該介質層係具有該接觸窗 在該接觸結構區域，該接觸窗係使該光罩層暴露，因而該 圖案層即可接受材料去除處理，進而蝕去該圖案層之矽， 因而形成在該閘結構區域之凹部。該光罩層係在保護接觸 結構區域中之該矽本體之表面不受蝕刻該圖案層中矽用之 蝕刻混合液的浸蝕。在這方面，雖其他材料可予使用，但 最好係以氧化矽作光罩層用。 泫介貝層取好係用化學機械拋光裝置去除部份厚度。由 實驗得知，如該圖案層包括半導體材料，則停止化學機械 拋光該介質層之時機係非常重要。如化學機械拋光過程停 止過早，剩餘之介質層係會留於該圖案層之上，而妨礙該 圖案層或部份該圖案層之後續去除。如化學機械拋光過程 執行過久’所計劃之該閘結構這度係會嚴重受影嚮。爲改 善居過程中之南度’該圖案層最好係雙層，即一第一次層 及一第二次層，該一第二次層係在該一第一次層之上，該 第二次層係包括具有抗蝕性較該半導體材料大及選作該可 蝕刻介質層用之材料。因此，於去除該介質層時，該第二 次層係可作停止層。在此方面，最好係用氮化石夕作該第二 次層用及氧化矽作該介質層用。另一種方式係以氧之鋁替 代氮化矽及/或以PSG玻璃或BPSG玻璃替代氧化矽。 於形成該導電層爲該閘結構及該接觸結構後，係加施另 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） , ： I 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 514992 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（6 ) 一介質層，其中，介質層通路係藉蝕刻方式使之暴露於至 少部份該閘結構及於至少部份該接觸結構之上，該通路係 以另一導電層填充之。用根據本發明之方法，暴露於該間 結構及該接觸結構上之該通路係具有相同之深度，該深戶 係便於蚀刻及均勻充填該通路。 本發明之概念係經參照下述實例與圖式説明後更形明瞭。 圖式係包括： 圖1至圖Π係以截面圖説明使用根據本發明方法第一實例 之半導體裝置製造連續階段； 圖14至圖20係以截面圖説明使用根據本發明方法第二實 例之半導體裝置製造連續階段。 、 雖本發明係根據一金屬氧化物半導體電晶體説明，但精 此技藝者當瞭解本發明也可用於製造一簡稱浮閘電晶體^ 具有浮閘的金屬氧化物半導體電晶體，或用於製造cm〇s及 BICMOS積體電路。 圖1至圖Π係以截面圖説明使用根據本發明方法第_實例 之半導體裝置製造連續階段。 ^ 參閱圖1知，係一在本範例中爲矽本體丨之例如p型之一第 了導電型半導體本體配置在一表面2上，該表面具有相當厚 度心氧化物場絕緣區域3，至少部份該區域係凹入該半導體 本體1:並界定-活性區域4, 一電晶體’在本範例爲一 _ 金屬氧化物半導體電晶體，係製造於其中。活性區域4旁係 一鄰近活性區域5，在該鄰近活性區域5中，一電晶體，在 本範例爲一p型金屬氧化物半導體電晶體，係製造中。 1 -9- ---^----；-----jjjpr -裝--------訂---------線 f請先閱讀背面之注意事項再填寫本頁) 514992
經濟部智慧財產局員工消費合作社印製 五、發明說明（7 ) 包括该鄰近活性區域5係在説明在一 (：^1〇§換流器中，於一 η 型金屬氧化物半導體電晶體漏極與一 ρ型金屬氧化物半導體 電晶體漏極間建立電氣接觸之接觸結構的形成。應注意， 於處理活性區域4，例如活性區域4注入時，需以光罩保護 Θ鄰近活性區域5，其反步驟係未以圖示出及説明。精此技 藝者當明瞭，過程中有數階段係皆使用該光罩。 孩厚氧化物場絕緣區域3係以常用之L〇c〇s (L〇Cai矽之 氧化）或STI (淺溝隔離）方法形成。該鄰近活性區域5係以離 子注入-劑量之蹲或砰方式配置一第二反向導電型，在本 範例爲-η型金屬氧化物半導體電晶體之_井，離子注入最 好係在以熱虱化法配置一可棄式氧化矽層(未示出)半導體本 體1表面2後’再執行。視情況，該活性區域4係可配置一本 範例爲Ρ型之該第-導電型井。而後，該半導體本則表面2 之上係鋪敷一爲氧化石々 > 爲7 & ^ 夕义層7，琢層係由一圖案層掩蓋並 界定爲於後續階段應提供之一閉結構區域。在本範例中， 藏圖案層10係雙層，即一多曰 氮切之第二次層9,及以用攝::二層8, 夂以用攝影刻印法圖案該雙層。其他 = 氧化銘或合併材料係可替代該氮化梦：除 "卵夕外，其他半導體材料，如，無定科，GeSi或 =广A係可使用’其h係代表錯之百分比；其1範) ㈣與（⑹)分別代切之百分比。應注意 =層，：爲一單層，如用氮切或氧化 “才科’如多晶無定形，夕，GexSl( —,—；—ujuf-i 裝—-—訂---------線m^· (請先閲讀背面之注音？事項再填寫本頁)
本紐尺度翻T國國家標準（CNS)A4 “（2巧 x 297公釐） 514992 A7
五 經濟部智慧財產局員工消費合作社印製 發明說明（ 成之單一層。於圖案層10鋪妥後，在本範例為n型之第二反 向導電型半導體之源極/漏極延長部份u係藉自我對準注入 少量磷或砷成形於該圖案層10相對之兩侧’並使用圖案層 10以及戒氧化物場絕緣區域3作一光罩用。在一類似之方式 中，該鄰近活性區域5係配置在本範例為卩型之第一導電型 半導體之源極/漏極延長部份12 (源極延長部份未示出）。 而後，蔹圖案層10係以已知之方法，如沉積及各向異性 回蝕氧化矽層（圖2)配置侧壁間隔器13。侧壁間隔器13形成 後，在本範例為η型之第二導電型半導體之一高摻入之源極 區14及一鬲摻入之漏極區15係藉自我對準注入大量磷或砷 配置於該侧壁間隔器13之相對兩侧，並使用該氧化物場絕 緣區域3以及圖案層1〇作一光罩用。在一類似之方式中，該 鄰近活性區域5係配置在本範例為ρ型之第一導電型半導體 之一高摻入源極（未示出）及一高摻入漏極16。 參閱圖3知，係使用一在範例中為一氮化矽層之止蝕層17 及一在範例中為一氧化矽層之相當厚介質層丨8，該介質層 18係以緊鄰圖案層10之該介質層18厚度大致等於或大於該 圖案層10南度方式形成。另一種方式係以氧之銘替代氮化 石夕及/或以PSG玻璃或BPSG玻璃替代氧化碎。該止蚀層17之 材料係視該介質層18所選可蚀刻材料而定，以防氧化物場 絕緣區域3過度蝕刻。 而後該介質層18係去除部份厚度直至該圖案層10露出為 止（圖4)。此項過程係可用適當之化學機械拋光漿完成。在 化學機械抛光處理中，在本範例中為氮化秒之該第二次層9 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —；----：----—裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 --------- B7 _ 五、發明說明（9 ) " 係作止蚀層用。 在下一步躁（圖5)中，在本範例中爲氮化石夕之該第二次層9 2依據f本範例中均爲氧切之該介質層Μ及該侧壁間隔 器 藉用‘為磷酸及硫酸濕蝕刻之方式作選擇性去除。在 此情況下，ΐ亥介質層18係在該第一次層8中暴露一凹部19。 參閲圖6知，該第一次層8及該層7係以分開實施之二蚀刻 y私去除S本範例中爲乡晶梦之該第_次層8係可用熱 KOH溶液難刻或職Br/C“合液陰離子㈣之方式作選 擇)·生去。在本範例中爲氧化矽之該層7係可用土^濕蝕刻之 方式去除。應注意，另一種方式係該層7可保留於該凹部19 及作途電晶體之一閘介質用。 该半導體本體1係具有一在本範例中爲p型之第一導電型 雜質區20，該區係用該介質層18作光罩以自我配準方式引 如硼（B)之p型雜質經該閘結構21區域之凹部19進入該半導 體本體1而成。該雜質區20係可作一淺區用以抑制短通道門 限龟壓降低及/或一較深區以抑制在該]S[ Μ Ο S電晶體之延展 源極區域14，11與延展漏極區域15，1丨間之穿過。該雜質 取好係以前頭2 2所示離子住入方式引入該半導體本體1。在 此方面，硼係可以20至60 keV能量與一約2 1〇13 at〇ms/cm2 劑量注入。精此技藝者應瞭解，磷（P)離子或砷（As)離子爲 同樣理由注入Ρ Μ Ο S電晶體。例如’鱗係可以1 〇 〇至13 e v 能量與一約2.1013 atoms/cm2劑量注入，而坤係可以ι8〇至 240 keV能量與一約2.1013 atoms/cm2劑量注入。該注入係 可以大致垂直於該半導體本體1表面2方式完成。但爲抵制 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)" ---：----轉-裝 (請先閱讀背面之注意事項再填寫本頁) n n n n · ---訂---------線m-· 經濟部智慧財產局員工消費合作社印製 A7 --___B7_______ 五、發明說明（10 ) (請先閱讀背面之注意事項再填寫本頁) 雜質沿晶體方向與平面形成通道，最好係於注入前，傾斜 半導體本體1使之與半導體本體丨表面法線成7度之小角度注 入。應注意，該供短通道門限電壓降低抑制用之淺區及供 穿過抑制用之深區係可以不同能量之二注入步驟完成，或 以一單一能量在一注入步驟中同時完成。與離注入之同時 ，係執行一溫度約900〇c之高溫退火，以恢復因注入所致之 晶格損壞及致動已注入之雜質。 如圖7所示，一絕緣層23係加施於所有暴露表面之上，以 提供琢電晶體一閘介質24。該絕緣層23可係一氧化矽層， 但具有介質常數高於該氧化矽之介質材料，如氧化妲，氧 化鋁或氮化矽則更佳。如氧化矽作閘介質24之用時，係可 藉化學汽相沉積或熱氧化矽之方式獲得。該高介質常數材 料，如氧化妲，氧化鋁及氮化矽係可用化學汽相沉積法加 施。 ’、 經濟部智慧財產局員工消費合作社印製 應注意，前述之供穿過抑制及/或供短通道門限電壓降低 抑制用之離子注入係可另在該層7去除之前或該絕緣層23加 施之後執行。已知加施於半導體本體表面一薄層之氧化矽 係可改善離子注入之特性。但如該絕緣層23係具有高介質 常數之介質材料時，如退火於離子注入後方執行時，離子 注入時之高溫會使所加施材料之介質特性衰退。 在下一步驟（圖8)中，一耐蝕光罩25係加施於該半導體本 體1 ’該耐蝕光罩25係可暴露於稍後階段中應提供之在該接 觸結構26，27區域中的絕緣層23。應注意，一薄金屬層（未 示出）最好係在該耐蚀光罩25加施之前提供，以保護該閘介 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) " 514992 經濟部智慧財產局員工消費合作社印製 A7 ----— B7 _ 五、發明說明（11 ) 質24不受污染。而後，接觸窗28，29係蝕刻於該接觸結構 區域26，27之該絕緣層23及該介質層18中，該接觸窗28， 29係可暴露該止蝕層17。在本範例中爲氧化矽之介質層^8 之蝕刻係以用CO/QF8混合氣體乾蝕刻方式達成。因在本範 例中之介質層18爲氧化矽，故其在該混合氣體中蝕刻之速 度係較在本範例中爲氮化矽之該止蝕層17更快，因之該蚀 刻過程於達該止姓層17時係會停止。 而後，在該接觸窗28，29中之該止蝕層17與該層7係予去 除，因而暴露該半導體本體1表面2及在該接觸結構26，27 區域中之該氧化物場絕緣區域3，該結果示於圖9。 參閲圖10知，一導電層30係以常用之方法加施於該半導 體本體1 ’因而充填在該閘結構21區域之凹部19及在該接觸 結構26，27區域中之該接觸窗28，29。多晶矽，無定性石夕 ，GexSi(i-x)或GexSi(1-x_y)C〆^、可作該導電層30用，其中乂係 鍺之百分比，其範圍係在O.lKi之間，y係碳之百分比，其 範圍係在0.001及0·05之間，及（1-χ)與（ΐ-χ-y)分別係石夕之百 为比。但違導電層3 0取好係包括如铭，麟，銅或细，或是 該等之合金。如用一金屬時，該導電層30最好係爲雙層， 一層包括如鋁，鎢，銅或鉬，或是該等合金之金屬，且在 作黏合及/或障礙用之層的上方。在此方面，鈥或备係可作 黏合層用及TiN，TaN或TiW作障礙層。 在下步驟（圖11)中，該導電層30係在該閘結構21及該接觸 結構26，27中成形。此係可藉蚀刻一尺寸大之光罩達成。 在此情況下，該閘結構21及該接觸結構26，27之導電材料 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --;---J-----裝---------訂---------線 (請先閱讀背面之注咅？事項再填寫本頁) 514992 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 係擴散於^•敷该絕緣層2 3之介質層1 8之上，並超出在該閘 結構21區域之凹邵19以外（見圖9)以及超出在該接觸結構26 ，27之該接觸窗28，29以外（見圖9)。但該導電層3 〇最好係 在一無光罩過程中蝕刻，直至該絕緣層23露出爲止，因而 形成該閘結構21及該接觸結構26，27，該閘結構21及該接 觸結構26，27係皆退縮於該介質層ι8之中。另一無光罩去 除该絕緣層23之結果係示於圖11，該結果雖不需要，但於 如该絕緣層23爲一南介質常數材料時，則係有利。該導電 層30或該導電層30及該絕緣層23之無光罩去除係藉使用一 適用之抛光漿以化學機械拋光法完成。 參閱圖12知，係加施另一介質層3 1，該介質層3丨係具有 以蚀刻形成之通路32，該通路32係暴露於該閘結構21之至 少一邵份及該接觸結構26，27之至少一部份。而後，係加 施另一導電層至該半導體本體1，因而充填該通路32，該導 電層係可在一無光罩過程中蝕刻直至該介質層3丨露出爲止 ，因而形成退縮於該介質層31中之接觸插座33，該結果係 π於圖13中。該另一導電層最好係雙層，即以一如鋁，鎢 或銅，或疋合金之金屬層置於一作黏合及/或障礙用之層的 上方。在此方面，鈦（Τι)或妲（Ta)係可作黏合層用及氮化鈦 (TiN)，氮化姮（TaN)或鈦鎢合金（TiW)作障礙層用。 在如述之實例中，該閘結構2 1區域中之凹部丨9係在提供 介質層18以接觸窗28，29於該接觸結構％，27區域中之前 形成。 圖14至圖20係以截面圖説明使用根據本發明方法第二實 -15· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚)--- —^J-----I 裝--------訂---------線^—1 (請先閱讀背面之注意事項再填寫本頁) A7
經濟部智慧財產局員工消費合作社印製 514992 五、發明說明（13 ) 例之半導體裝置製造連續階段，在該實例中，該閘結構2 ^ 區域中之凹邵19係在提供介質層18以接觸窗28，29於該接 觸結構26，27區域中之後形成。 自圖4所示開始，該圖14所示係加施該耐蚀光罩25至該半 導體本體1以後之情況，該耐蝕光罩25係暴露在該接觸結構 26 ’ 27區域之介質層18，及蝕刻該接觸窗28，29於在該接 觸結構26，27區域之介質層18中，該接觸窗28，29係暴霖 该止姓層17。在本範例爲氧化珍之該介質層丨8的蚀刻係以 用CO/QF8混合氣體乾蝕刻方式達成。因在本範例中之介質 層18爲氧化梦’故其在該混合氣體中蚀刻之速度係較在本 範例中爲氮化秒之該止蚀層17更快，因之該姓刻過程於達 該止蝕層17時係會停止。 而後，在該接觸窗28，29中之該止蝕層π與該層7係予去 除，因而暴露在該接觸結構26，27區域接觸窗28，29中之 層7，該結果示於圖15。 在下一步驟（圖16)，在本範例中爲氮化矽之該第二次層9 係依據在本範例中均爲氧化矽之該介質層丨8及該側壁間隔 器13，藉用熱磷酸及硫酸濕蝕刻之方式作選擇性去除。此 情況下，該介質層18係在該第一次層8中暴露一凹部19。 在本範例中均爲氮化矽之該止蚀層17及該第二次層9係 可在一步驟中去除。 參閲圖17知’該第一次層8及該層7係以分開實施之二|虫 刻步驟去除。在本範例中爲多晶矽之該第一次層8係可用熱 KOH溶液濕蚀刻或用HBr/Cl2混合液陰離子蝕刻之方式作選 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --— — — — — — I ^ i — — — — — — — — — — — — — ^ Aw 1I1II4 f請先閱讀背面之注意事項再填寫本頁} 五、發明說明（14) 擇性去除。爲保護接該觸結構26,27區域之在本 石夕的該半導體本體1表面2不受姓刻該在本範例中爲多4 尸-次層《刻液的浸蚀，係加施該層7,該層在二: 料罩層用及在本範例中爲氧_。該光罩層7係必％ 選擇性地去除矽之材料。# /、馬1 ^^、、卩承虱化矽外，係可使用其他材料 應注意，如圖案層爲單層之梦或包括 次層之多層或雙層時，係需-光罩層。如圖案層爲單居之 GexS1(1.x) ^ GexSl(,x.y)Cy 4 ^ ^ _ 〇6χδΐ(ΐ_χ) ^ 〇^§1(1 J ^ 層之多層或雙層時，係不需光罩層，纟中X係鍺之百 其範圍係、在cuw之間，y係碳之百分比，其範圍係在〇侧 及0.05之間，及（i_x)與（i_x_y)分別係_之百分比。當接受 濕化學㈣處理，即在_熱濃縮硫酸（H2S⑹溶劑中處理 時，孩矽鍺合金之蝕刻係較矽快十倍以上。 經濟部智慧財產局員工消費合作社印製 、而後L在本範例中爲氧化石夕之該光罩層7係用财以濕餘刻 万式自該閘結構21區域之凹部19及自該接觸結構26，27區 域之接觸窗28, 29處去除。應注意，另一種方式係該光罩 層7可留於該閘結構21區域之凹部19中及作該電晶體之閘介 質用。如圖6所説明，配置在該閘結構21區域之半導體本體 1係具有在本範例中爲P型之第一導電式之雜質區域20，該1) 型雜質係經該閘結構21區域之凹部19，以利用該介質二 作光罩之自我配準方式引入該半導體本體丨。該雜質最好係 以離子汪入裝置，如箭頭22所示，引入該半導體本體中。 。球貝區域2 〇係作一淺區之用，以抑制短通道門限電壓降 低及/或作較深區用，抑制在該NM〇s電晶體之延展源極區 17- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 經濟部智慧財產局員工消費合作社印製 14992 A7 ' ----^__B7____ 五、發明說明（15 ) 域14 ’ 1 1與延展漏極區域15，11間之穿過。 如圖18所示，該絕緣層23係加施於所有暴露表面之上， 因而形成該電晶體之閘介質24。該絕緣層23可係一氧化矽 層二但具有介質常數高於該氧化梦之介質材料，如氧化赵 ，氧化鋁或氮化矽則更佳。如氧化矽作閘介質24之用時， 係可藉化學汽相沉積或熱氧切之方式獲得。該高介質常 數材料，如氧化奴，氧化！呂及氣化珍係可用化學汽相沉積 法加施。 應注意，前述之供穿過抑制及/或供短通道門限電壓降低 抑制用之離子注入係可另纟該層7去除之前或該絕緣層23加 施之後執行。但如該絕緣層23係具有高介質常數之介質材 料時，如退火於離子注入後方執行時，離子注入時之高溫 會使所加施材料之介質特性衰退。 在下一步驟（圖19)中，另一耐蝕光罩34係加施於該半導體 1，該耐蝕光罩34係充填及遮蓋該閘結構21區域之凹部19 ，並使在该接觸結構26，27區域接觸窗28，29中之該絕緣 層23暴露。應注意，一薄金屬層（未示出）最好係在另一耐蝕 光罩34加施前塗敷，以保護該閘介質24不受污染。而後， 該絕緣層23係自該接觸窗28，29去除，因而暴露該半導體 本體1之表面2以及在該接觸結構26，27區域接觸窗28，29 中之氧化物場絕緣區域3。 參閱圖20知，該導電層30係以常用之方法加施於該半導 體本體1，因而充填在該閘結構21區域之凹部19及在該接觸 結構26，27區域中之該接觸窗28，29。多晶矽，無定性石夕 -18· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^----^----Imr -裝·-------訂---------^· (請先閱讀背面之注意事項再填寫本頁) >14992 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（16 ’ GexSy-w或GexShmCy係可作該導電層3〇用，其中χ係鍺 之百分比’其範圍係在〇· 1及1之間，y係碳之百分比，其範 圍係在0.001及0.05之間，及（l_x)與（Kx_y)分別係矽之百分 比。但該導電層30最好係包括如鋁，鎢，銅或鉬，或是該 等之合金。如用一金屬時，該導電層3 〇最好係爲雙層，一 層包括如鋁，鎢，銅或鉬，或是該等合金之金屬，且在作 黏合及/或障礙用之層的上方。在此方面，鈦或妲係可作黏 合層用及TiN，TaN或TiW作障礙層。 加施該導電層3 0後，係完成相似圖1丨至圖丨3所説明之步 驟，其結果係與圖11至圖13所至相同。 本發明係不僅限於前述説明之實例，而精此技藝者可在 本發明範圍以内作各種變化。例如，在前述之二實例中， 該圖案層之第一次層及加施於其下方之該表面層係可在該 圖案層之第二次層去除後不予去除。在此情況下，該前述 之表面層即形成該電晶體之閘介質，而前述之第一次層係 會形成部份之該電晶體的閘結構。除於該圖案層提供後加 施該止蚀層外，該止蝕層係在提供該圖案層之前加施。此 外，如需一光罩層時，該光罩層及該止蝕層係可以雙層方 式加施，該止蝕層係可一雙層，即包括一爲可選擇性蝕刻 石夕材料之第一次層及一在其上爲可選擇性蝕刻矽材料介質 層之第二次層，或爲可選擇性蚀刻；?夕材料介質層之單一層 。而且爲減低該電晶體源極區及漏極區之寄生電阻，該源 極區及該漏極區係用鈥或姑作石夕化處理，因而分別形成自 我對準之矽鈦（TiSi2)化合物或矽鈷（c〇Si2)化合物在該源極 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —:----r-----裝—------訂---------線 111^ (請先閱讀背面之注意事項再填寫本頁) 514992 A7 B7 五、發明說明（17) 區及該漏極區。而且，該源極區及該漏極區係可選擇無伸 延之注入0 經濟部智慧財產局員工消費合作社印製 -20- —Γ —.----I 裝—------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 514992
第089124663號專利申請案 中文說明書修正頁(91年7月） A7 "" B7 五、發明説明（173 ) 元件符號說明表 1 碎本體 18 介質層 2 表面 19 凹部 3 氧化物場絕緣區域 20 雜質區 ： 4 活性區域 21 閘結構 5 鄰近活性區域 22 箭頭 6 井 23 絕緣層 7 層 24 閘介質 •1 8 第一次層 25 耐餘光罩 9 第二次層 26 接觸結構 10 圖案層 27 接觸結構 11 源極/汲極延長部分 28 接觸窗 12 源極/汲極延長部分 29 接觸窗 13 該側壁間格器 30 導電層 ij 14 高摻入之源極區 31 導電層 15 南捧入之沒極區 32 通路 • \ 16 南捧入之没極區- 33 接觸插座 k 17 氮化矽層之止蝕層 34 耐姓光罩 -： -2〇3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. 第089124663號專利申請案 中文申請專利範圍修正本(91年7月) 六、申請專利範圍 1. 一種製造半導體裝置之方法，該方法係包括一半導體本 體，一電晶體係配置在一表面上，該電晶體係包括一閘 結構，藉該方法係加施一圖案層，以界定該閘結構之區 域，而後，係加施一介質層，其方式為緊接於該圖案層 之該介質層厚度應大致等於或大於該圖案層之高度，以 及介質層係去除部份厚度直至圖案層現露為止，然後， 該圖案層係作去除材料處理，因而在介質層中形成一凹 部，一導電層係填充於該凹部中，該導電層係形成該閘 結構，其特徵在加施該導電層前，一接觸窗係配置於該 介質層中，該接觸窗係填充以該導電層，該導電層係局 部形成一接觸結構以與該半導體本體之表面建立電氣 接觸。 2·根據申請專利範圍第1項之方法，其特徵在該圖案層方法 係在去除材料處理中完全去除及一絕緣層係加施於該閘 結構區域之凹部中，該絕緣層係提供該電晶體之閘介質 〇 3. 根據申請專利範圍第2項之方法，其特徵在該絕緣層係藉 沉積一具有介質常數大於氧化矽之介質材料層方式加施 〇 4. 根據申請專利範圍第1、2或3項之方法，其特徵在該導電 層係藉沉積一包括金屬或合金金屬之材料層方式加施。 5. 根據申請專利範圍第4項之方法，其特徵在該導電層係以 雙層方式加施，一層係包括金屬或合金金屬材料及在其 上之另一層係作一黏合層，一障礙層或一黏合層及一障 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 6. 申請專利範園 礙層用 根據青專利範園第！、 於該開結構區域四部中及七/、疋万法，其特徵在該填充 電層係接受無光罩材料去結接觸窗中之導 該導電層去除為止。 。，至®於該介質層之 7. 根據申請專利範園第〗、2 藉利用該介質層作其特徵在雜質係 凹部引入該半·導體電晶體本體中。 間、、、口構^ 根據申請專利範園第i、2項 至少部份氧化物場絕緣區域之接觸万特徵在該遮蔽 體雷曰蝴太触主 L 4炙接觸結構係配置在該半導 性區Γ I以隔離該半導體電晶體本體中之活 9. =中：：利範圍第8項之方法，其特徵在該接觸結構係 料晶體本财以氧化物場絕、㈣域彼此隔 冰活性區域間建立一電氣接觸。 H).㈣:料利範圍第】、2或3項之方法，其特徵在於加施 及介貝層則’在該接觸結構區域之該半導體電晶體本體 表面係加施一止蝕層’該止蝕層之材料係視該介質層所 選可蝕刻材料而定。 11·根據中請專利範圍第i、2或3項之方法，其特徵在該圖案 層係以/儿知方式加施及圖案一包括半導體電晶體材料之 層。 12.根據申請專利範圍第丨丨項之方法，其特徵在該圖案層係 以沉積方式加施及圖案一包括矽鍺合金之層。 2- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 六、申請專利範圍 13. 14. 15. 根據申請專利範圍第η項之方法，其特徵在該圖案層係 以沉積方式加施及圖案—包括碎之層，及該介質層係於 認圖案層接受材料去除處理後加施，其中該圖案層中之 石夕係去除，因而形成該凹部在該閘結構區域中，而後， 該介質層係配置該接觸窗在該接觸結構區域中。 根據：請專利範圍第Η項之方法’其特徵在於加施該圖 案層月”-光罩層係加施於該半導體本體表面’該半道 體本體係一彻，該光罩層之材料係可允許蚀刻石夕： 材料’於該圖案層係以沉積方式加施及圖案—包括石夕之 ^及騎質層係已加施’以及該介質層具有該接觸窗 在该接觸結構區域，而該接觸窗係暴露於該光罩層，於 孩圖案層接受材料去除處理後，其中該圖案層之:即去 除，因而形成在該閘結構區域之凹部。 根據申請專利範圍第U項之方法,其特徵在包道 體材料之層係以雙層方式加施’-第-次層係 ::材料，及在其上係一第二次層，該： 擇可蚀刻之材料。 切她介質層而定選 根據申請專利範圍第！、2或3項之方法，其特徵在於 孩導電層至該閘結構與該接觸結構中後，係加^入 質二:該另一介質層之通路係經餘刻而暴露於至少部;I 少:份該接觸結構之上，該通路係以二 16.
TW089124663A 1999-12-17 2000-11-21 A method of manufacturing a semiconductor device TW514992B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP99204374 1999-12-17

Publications (1)

Publication Number Publication Date
TW514992B true TW514992B (en) 2002-12-21

Family

ID=8241019

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089124663A TW514992B (en) 1999-12-17 2000-11-21 A method of manufacturing a semiconductor device

Country Status (7)

Country Link
US (2) US6406963B2 (zh)
EP (1) EP1157417B1 (zh)
JP (1) JP2003517209A (zh)
KR (1) KR100702282B1 (zh)
DE (1) DE60044639D1 (zh)
TW (1) TW514992B (zh)
WO (1) WO2001045156A1 (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100352909B1 (ko) 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
KR100372643B1 (ko) * 2000-06-30 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
JP5290488B2 (ja) 2000-09-28 2013-09-18 プレジデント アンド フェロウズ オブ ハーバード カレッジ 酸化物、ケイ酸塩及びリン酸塩の気相成長
JP3669919B2 (ja) * 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
US6787424B1 (en) * 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
KR100442780B1 (ko) * 2001-12-24 2004-08-04 동부전자 주식회사 반도체 소자의 트랜지스터 제조 방법
KR100477543B1 (ko) * 2002-07-26 2005-03-18 동부아남반도체 주식회사 단채널 트랜지스터 형성방법
JP3865233B2 (ja) * 2002-08-19 2007-01-10 富士通株式会社 Ｃｍｏｓ集積回路装置
US7033894B1 (en) * 2003-08-05 2006-04-25 Advanced Micro Devices, Inc. Method for modulating flatband voltage of devices having high-k gate dielectrics by post-deposition annealing
US7078282B2 (en) * 2003-12-30 2006-07-18 Intel Corporation Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films
US6887785B1 (en) 2004-05-13 2005-05-03 International Business Machines Corporation Etching openings of different depths using a single mask layer method and structure
KR100606933B1 (ko) * 2004-06-30 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7166506B2 (en) * 2004-12-17 2007-01-23 Intel Corporation Poly open polish process
JP2007005489A (ja) * 2005-06-22 2007-01-11 Seiko Instruments Inc 半導体装置の製造方法
WO2007023979A1 (ja) * 2005-08-22 2007-03-01 Nec Corporation Ｍｏｓｆｅｔおよび半導体装置の製造方法
US20070105295A1 (en) * 2005-11-08 2007-05-10 Dongbuanam Semiconductor Inc. Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device
KR100732767B1 (ko) * 2005-12-29 2007-06-27 주식회사 하이닉스반도체 반도체 소자의 리세스 채널용 트렌치 형성방법
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
CN102087980A (zh) * 2009-12-04 2011-06-08 中国科学院微电子研究所 高性能半导体器件及其形成方法
US8664070B2 (en) * 2009-12-21 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature gate replacement process
DE102010002411B4 (de) * 2010-02-26 2012-10-31 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
CN102214576A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 半导体器件及其制作方法
KR20110120695A (ko) * 2010-04-29 2011-11-04 삼성전자주식회사 반도체 소자
US20120098043A1 (en) * 2010-10-25 2012-04-26 Ya-Hsueh Hsieh Semiconductor device having metal gate and manufacturing method thereof
US8084311B1 (en) * 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
US20120289015A1 (en) * 2011-05-13 2012-11-15 United Microelectronics Corp. Method for fabricating semiconductor device with enhanced channel stress
US8946031B2 (en) * 2012-01-18 2015-02-03 United Microelectronics Corp. Method for fabricating MOS device
CN105810729B (zh) * 2014-12-29 2018-09-11 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
US10714621B2 (en) * 2016-12-14 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming doped channel thereof
US20190013387A1 (en) 2017-07-05 2019-01-10 Micron Technology, Inc. Memory cell structures
US10153381B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells having an access gate and a control gate and dielectric stacks above and below the access gate
US10374101B2 (en) 2017-07-05 2019-08-06 Micron Technology, Inc. Memory arrays
US10176870B1 (en) 2017-07-05 2019-01-08 Micron Technology, Inc. Multifunctional memory cells
US10153039B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells programmed via multi-mechanism charge transports
US10262736B2 (en) 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
US10276576B2 (en) 2017-07-05 2019-04-30 Micron Technology, Inc. Gated diode memory cells
US10297493B2 (en) 2017-07-05 2019-05-21 Micron Technology, Inc. Trench isolation interfaces
US10411026B2 (en) 2017-07-05 2019-09-10 Micron Technology, Inc. Integrated computing structures formed on silicon
US10153348B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory configurations
KR102078626B1 (ko) 2019-08-16 2020-02-18 정현욱 한글 학습 방법 및 그 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
JPH0653237A (ja) * 1992-07-31 1994-02-25 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5804846A (en) * 1996-05-28 1998-09-08 Harris Corporation Process for forming a self-aligned raised source/drain MOS device and device therefrom
US5714398A (en) * 1996-07-16 1998-02-03 National Science Council Of Republic Of China Self-aligned tungsten strapped source/drain and gate technology for deep submicron CMOS
US6063675A (en) * 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate with a sidewall dielectric
US5856225A (en) 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US6127232A (en) * 1997-12-30 2000-10-03 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions
US6274421B1 (en) * 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
US6177303B1 (en) * 1998-09-28 2001-01-23 U.S. Philips Corporation Method of manufacturing a semiconductor device with a field effect transistor
US6225173B1 (en) * 1998-11-06 2001-05-01 Advanced Micro Devices, Inc. Recessed channel structure for manufacturing shallow source/drain extensions
US6200865B1 (en) * 1998-12-04 2001-03-13 Advanced Micro Devices, Inc. Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate
US6245618B1 (en) * 1999-02-03 2001-06-12 Advanced Micro Devices, Inc. Mosfet with localized amorphous region with retrograde implantation
US6281559B1 (en) * 1999-03-03 2001-08-28 Advanced Micro Devices, Inc. Gate stack structure for variable threshold voltage
US6232164B1 (en) * 1999-05-24 2001-05-15 Taiwan Semiconductor Manufacturing Company Process of making CMOS device structure having an anti-SCE block implant
DE19940758A1 (de) * 1999-08-27 2001-03-15 Infineon Technologies Ag Verfahren zur Herstellung eines HF-FET und HF-FET
US6146955A (en) * 1999-11-12 2000-11-14 United Microelectronics Corp. Method for forming dynamic random access memory device with an ultra-short channel and an ultra-shallow junction

Also Published As

Publication number Publication date
JP2003517209A (ja) 2003-05-20
KR20010102168A (ko) 2001-11-15
KR100702282B1 (ko) 2007-03-30
DE60044639D1 (de) 2010-08-19
US20020094647A1 (en) 2002-07-18
EP1157417B1 (en) 2010-07-07
EP1157417A1 (en) 2001-11-28
US6406963B2 (en) 2002-06-18
WO2001045156A1 (en) 2001-06-21
US6743682B2 (en) 2004-06-01
US20010004542A1 (en) 2001-06-21

Similar Documents

Publication Publication Date Title
TW514992B (en) A method of manufacturing a semiconductor device
JP3793190B2 (ja) 半導体装置の製造方法
JP4299791B2 (ja) Ｃｍｏｓデバイスのゲート構造を作製する方法
TWI285956B (en) A method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
TW408469B (en) A semiconductor device and a manufacturing process therefor
US7495299B2 (en) Semiconductor device
JP2003536259A (ja) ダマシーンアーキテクチャーにおいて自己位置合わせされたソース・ドレイン・ゲートを有してなる電子素子の形成方法
JP3863516B2 (ja) 半導体装置及びその製造方法
KR100353539B1 (ko) 반도체 소자의 게이트 제조방법
TW200807690A (en) Semiconductor device having a compressed device isolation structure
JP2008140853A (ja) 半導体装置及びその製造方法
JP4751705B2 (ja) 半導体装置の製造方法
JPH11261063A (ja) 半導体装置の製造方法
JP2005019892A (ja) 半導体装置及びその製造方法
JP2006060046A (ja) 半導体装置
US20070099365A1 (en) Semiconductor device and method of fabricating the same
JP2010062499A (ja) 半導体装置および半導体装置の製造方法
JP3990858B2 (ja) 半導体装置
US6479336B2 (en) Method for fabricating semiconductor device
US20070069312A1 (en) Semiconductor device and method for fabricating the same
US6780691B2 (en) Method to fabricate elevated source/drain transistor with large area for silicidation
JP2010098157A (ja) 半導体装置の製造方法
JPH0837296A (ja) 半導体装置の製造方法
JP2008021935A (ja) 電子デバイス及びその製造方法
JP2008140922A (ja) 半導体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees