JPH0917861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0917861A JPH0917861A JP16192695A JP16192695A JPH0917861A JP H0917861 A JPH0917861 A JP H0917861A JP 16192695 A JP16192695 A JP 16192695A JP 16192695 A JP16192695 A JP 16192695A JP H0917861 A JPH0917861 A JP H0917861A
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- contact
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- heat treatment
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Abstract
(57)【要約】
【目的】 半導体基板の拡散層と上層配線との接続をと
る場合に、半導体基板上の層間膜に形成した接続孔を介
してイオン注入及び活性化を行うことによりコンタクト
補償をする場合についても、その処理により悪影響（シ
リサイド形成の場合のその凝集など、熱処理に伴う悪影
響など）が生じない半導体装置の製造方法を提供する。 【構成】 半導体基板１の拡散層１ａ，１ｂと上層配線
１２との接続をとるコンタクトを形成する工程を有する
半導体装置の製造方法において、半導体基板１上の層間
膜７に形成した接続孔８を介してイオン注入及び活性化
を行うことによりコンタクト補償をするに際し、前記上
層配線１２との接続をとる埋め込み材料１１の密着層９
を形成し、その後に該コンタクト補償を行う。
る場合に、半導体基板上の層間膜に形成した接続孔を介
してイオン注入及び活性化を行うことによりコンタクト
補償をする場合についても、その処理により悪影響（シ
リサイド形成の場合のその凝集など、熱処理に伴う悪影
響など）が生じない半導体装置の製造方法を提供する。 【構成】 半導体基板１の拡散層１ａ，１ｂと上層配線
１２との接続をとるコンタクトを形成する工程を有する
半導体装置の製造方法において、半導体基板１上の層間
膜７に形成した接続孔８を介してイオン注入及び活性化
を行うことによりコンタクト補償をするに際し、前記上
層配線１２との接続をとる埋め込み材料１１の密着層９
を形成し、その後に該コンタクト補償を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、半導体基板の拡散層と上層配線との接
続をとるコンタクト形成工程を有する半導体装置の製造
方法であって、その半導体基板上の層間膜に形成した接
続孔を介してイオン注入及び活性化を行うことによりコ
ンタクト補償をする場合について改良を施した半導体の
製造方法に関するものである。
に関する。特に、半導体基板の拡散層と上層配線との接
続をとるコンタクト形成工程を有する半導体装置の製造
方法であって、その半導体基板上の層間膜に形成した接
続孔を介してイオン注入及び活性化を行うことによりコ
ンタクト補償をする場合について改良を施した半導体の
製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体基板の拡散層と上層配線と
の接続をとるコンタクト形成工程を有する半導体装置の
製造方法において、半導体基板上の層間膜に形成した接
続孔を介してイオン注入及び活性化を行うことによりコ
ンタクト補償を行う場合は、次のような工程がとられて
いた。まず図１６に示すように接続孔８（コンタクトホ
ール）を開口し、次に図１７に示すようにコンタクト補
償イオン注入（矢印で示す。図示はＡｓ+ の注入の例で
ある）を行い、次いで図１８に示すように活性化アニー
ルを行う。しかしこのような従来例では、拡散層１
ａ′，１ｂ′の表面の不純物濃度の低下、拡散層１
ａ′，１ｂ′の表面の自然酸化膜の成長、層間膜（Ｂ、
Ｐ、Ａｓなどを含むＳｉＯ2 等のＤｏｐｅｄ Ｏｘｉｄ
ｅ等）からの不純物のカウンタードープ、サリサイド構
造を用いる場合のサリサイドの凝集（拡散層１ａ′，１
ｂ′がサリサイド化されている場合）などの問題があ
る。なおこの従来例は、図１６に符号Ａで示す合わせズ
レによるＬＯＣＯＳ２のエッチングが生じても、図１８
に符号Ｂで示すように開口後のコンタクト（接続孔８）
に対して補償イオン注入により自己整合的に拡散層を形
成する例である。また、図１６ないし図１８中で、後に
説明する実施例におけると同じ符号は、同様の構成部分
を示すものである。
の接続をとるコンタクト形成工程を有する半導体装置の
製造方法において、半導体基板上の層間膜に形成した接
続孔を介してイオン注入及び活性化を行うことによりコ
ンタクト補償を行う場合は、次のような工程がとられて
いた。まず図１６に示すように接続孔８（コンタクトホ
ール）を開口し、次に図１７に示すようにコンタクト補
償イオン注入（矢印で示す。図示はＡｓ+ の注入の例で
ある）を行い、次いで図１８に示すように活性化アニー
ルを行う。しかしこのような従来例では、拡散層１
ａ′，１ｂ′の表面の不純物濃度の低下、拡散層１
ａ′，１ｂ′の表面の自然酸化膜の成長、層間膜（Ｂ、
Ｐ、Ａｓなどを含むＳｉＯ2 等のＤｏｐｅｄ Ｏｘｉｄ
ｅ等）からの不純物のカウンタードープ、サリサイド構
造を用いる場合のサリサイドの凝集（拡散層１ａ′，１
ｂ′がサリサイド化されている場合）などの問題があ
る。なおこの従来例は、図１６に符号Ａで示す合わせズ
レによるＬＯＣＯＳ２のエッチングが生じても、図１８
に符号Ｂで示すように開口後のコンタクト（接続孔８）
に対して補償イオン注入により自己整合的に拡散層を形
成する例である。また、図１６ないし図１８中で、後に
説明する実施例におけると同じ符号は、同様の構成部分
を示すものである。
【０００３】一方、半導体装置製造の分野では、様々な
要請がなされているが、半導体基板の拡散層がシャロー
化し、よって拡散層例えばＳｉ基板中のＳｉ拡散層の浅
い接合化に伴って、解決すべき問題が生じており、拡散
層の抵抗が素子特性に無視できないレベルにまで上昇し
てきている。この解決法の一つにサリサイド（ＳＡＬＩ
ＣＩＤＥ；Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄ
ｅ）法による自己整合形成のシリサイド技術が提案され
ている。この技術を用いれば、拡散層の抵抗は、従来の
５０〜１００Ω／□から２〜３Ω／□と一桁以上もシー
ト抵抗Ｒｓを下げることができるため、当面の間は、拡
散層の抵抗がデバイスの動作性能上無視できるものとな
る。これまで、このサリサイドを形成するメタル材とし
て、主にその良好なシリサイド化の特性や抵抗率が低い
と言う理由などからＴｉが検討され、その一部はプロセ
ッサー等ですでに実用化されている。しかし、このＴｉ
を用いたサリサイドを実際の集積化が進むＬＳＩに応用
するためには、更に以下に示す問題点がある。
要請がなされているが、半導体基板の拡散層がシャロー
化し、よって拡散層例えばＳｉ基板中のＳｉ拡散層の浅
い接合化に伴って、解決すべき問題が生じており、拡散
層の抵抗が素子特性に無視できないレベルにまで上昇し
てきている。この解決法の一つにサリサイド（ＳＡＬＩ
ＣＩＤＥ；Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄ
ｅ）法による自己整合形成のシリサイド技術が提案され
ている。この技術を用いれば、拡散層の抵抗は、従来の
５０〜１００Ω／□から２〜３Ω／□と一桁以上もシー
ト抵抗Ｒｓを下げることができるため、当面の間は、拡
散層の抵抗がデバイスの動作性能上無視できるものとな
る。これまで、このサリサイドを形成するメタル材とし
て、主にその良好なシリサイド化の特性や抵抗率が低い
と言う理由などからＴｉが検討され、その一部はプロセ
ッサー等ですでに実用化されている。しかし、このＴｉ
を用いたサリサイドを実際の集積化が進むＬＳＩに応用
するためには、更に以下に示す問題点がある。
【０００４】それは即ち、Ｔｉサリサイドを形成した後
では、熱処理温度に制限が加わると言うものである。通
常Ｔｉサリサイドは、例えば以下に示す２段階の熱工
程、特にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ；急速加熱処理）工程を経て、低抵抗な結晶相で
あるＣ５４ＴｉＳｉ2 が形成される（これについては、
“Ｔｈｅ Ｃ４９ ｔｏ Ｃ５４ Ｐｈａｓｅ Ｔｒａ
ｎｓｆｏｒｍａｔｉｏｎｉｎ ＴｉＳｉ2 Ｔｈｉｎ
Ｆｉｌｍｓ” Ｒ．Ｗ．Ｍａｎｎ ｅｔ．ａｌ．，Ｊ．
Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ．１４１，
Ｎｏ．５，Ｍａｙ １９９４，Ｔｈｅ Ｅｌｅｃｔｒｏ
ｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｉｎｃ．参照）。
では、熱処理温度に制限が加わると言うものである。通
常Ｔｉサリサイドは、例えば以下に示す２段階の熱工
程、特にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ；急速加熱処理）工程を経て、低抵抗な結晶相で
あるＣ５４ＴｉＳｉ2 が形成される（これについては、
“Ｔｈｅ Ｃ４９ ｔｏ Ｃ５４ Ｐｈａｓｅ Ｔｒａ
ｎｓｆｏｒｍａｔｉｏｎｉｎ ＴｉＳｉ2 Ｔｈｉｎ
Ｆｉｌｍｓ” Ｒ．Ｗ．Ｍａｎｎ ｅｔ．ａｌ．，Ｊ．
Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ．１４１，
Ｎｏ．５，Ｍａｙ １９９４，Ｔｈｅ Ｅｌｅｃｔｒｏ
ｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｉｎｃ．参照）。
【０００５】サリサイドの形成ステップ例（２段階熱工
程） 第１ステップＲＴＡ：６００℃、３０秒処理（Ｎ2 雰
囲気中） 選択エッチング：Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＝３：１使
用、１０分間ディップ 第２ステップＲＴＡ：８００℃、３０秒処理（Ｎ2 雰
囲気中）
程） 第１ステップＲＴＡ：６００℃、３０秒処理（Ｎ2 雰
囲気中） 選択エッチング：Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＝３：１使
用、１０分間ディップ 第２ステップＲＴＡ：８００℃、３０秒処理（Ｎ2 雰
囲気中）
【０００６】そしてこの時の最終熱処理工程である８０
０℃のＲＴＡ以降は、この後に更に８００℃以上の熱処
理が施されるとＴｉＳｉ2 の凝集とそれに伴うシート抵
抗及び接合リーク電流の増加を生じるため、かかる熱処
理工程以降の８００℃以上の高熱処理は好ましくないと
されている。
０℃のＲＴＡ以降は、この後に更に８００℃以上の熱処
理が施されるとＴｉＳｉ2 の凝集とそれに伴うシート抵
抗及び接合リーク電流の増加を生じるため、かかる熱処
理工程以降の８００℃以上の高熱処理は好ましくないと
されている。
【０００７】ところが通常のＬＳＩ作製のプロセスで
は、Ｔｉサリサイド形成以降も８００℃を越える熱処理
が不可避の場合がある。
は、Ｔｉサリサイド形成以降も８００℃を越える熱処理
が不可避の場合がある。
【０００８】それは、（１）層間絶縁膜の局所平坦化の
ためのリフロー（８５０〜９００℃）や、（２）コンタ
クト形成時のマスクの合わせズレ（コンタクト〜拡散
層。図１６及び図１８参照））とそれに伴う接合リーク
電流の増加を抑制するためのコンタクト補償イオン注入
（８００℃前後の熱処理が行われる）等である。
ためのリフロー（８５０〜９００℃）や、（２）コンタ
クト形成時のマスクの合わせズレ（コンタクト〜拡散
層。図１６及び図１８参照））とそれに伴う接合リーク
電流の増加を抑制するためのコンタクト補償イオン注入
（８００℃前後の熱処理が行われる）等である。
【０００９】このうち（１）については、層間膜のグロ
ーバル平坦化（全面平坦化）の必要性等から近年のプロ
セスでは、リフロープロセスそのもについても見直され
つつある。
ーバル平坦化（全面平坦化）の必要性等から近年のプロ
セスでは、リフロープロセスそのもについても見直され
つつある。
【００１０】しかし、（２）のコンタクト補償イオン注
入については、熱処理の温度は低温化しつつあるもの
の、デザインルールの微細化に伴いリソグラフィーでの
合わせずれの補償の必要性はますます高まりつつあり、
今のところ省略できる見通しは無い。
入については、熱処理の温度は低温化しつつあるもの
の、デザインルールの微細化に伴いリソグラフィーでの
合わせずれの補償の必要性はますます高まりつつあり、
今のところ省略できる見通しは無い。
【００１１】これまでに研究者によっては、ＴｉＳｉ2
中の酸素不純物を低減することによって〜９００℃３０
分程度の熱処理でもＴｉＳｉ2 は凝集せず、Ｔｉサリサ
イド形成後の熱プロセスに耐えうるとの報告もされてい
る。しかし、これはあくまでも〜０．５μｍのデザイン
ルールでの結果であり、またこの時のＴｉＳｉ2 も〜５
０ｎｍ程度と比較的厚い条件下での報告である。今後、
デザインルールの縮小に伴い、浅い接合とそれに応じて
薄いＴｉＳｉ2 が使用されるようになりこのコンタクト
補償イオン注入の活性化アニールでのＴｉＳｉ2 の凝集
の問題が顕在化することは避けられないと考える。以上
のような理由から、ＴｉＳｉ2 を凝縮させないコンタク
ト形成プロセスが求められている。このような問題は、
補償イオン注入を不可欠の工程とする半導体装置製造の
場合に、いずれも問題になることである。（吉田他「チ
タンシリサイド化接合の耐熱性」信学技報 ＳＤＭ８７
−１３６ ｐｐ７３）。
中の酸素不純物を低減することによって〜９００℃３０
分程度の熱処理でもＴｉＳｉ2 は凝集せず、Ｔｉサリサ
イド形成後の熱プロセスに耐えうるとの報告もされてい
る。しかし、これはあくまでも〜０．５μｍのデザイン
ルールでの結果であり、またこの時のＴｉＳｉ2 も〜５
０ｎｍ程度と比較的厚い条件下での報告である。今後、
デザインルールの縮小に伴い、浅い接合とそれに応じて
薄いＴｉＳｉ2 が使用されるようになりこのコンタクト
補償イオン注入の活性化アニールでのＴｉＳｉ2 の凝集
の問題が顕在化することは避けられないと考える。以上
のような理由から、ＴｉＳｉ2 を凝縮させないコンタク
ト形成プロセスが求められている。このような問題は、
補償イオン注入を不可欠の工程とする半導体装置製造の
場合に、いずれも問題になることである。（吉田他「チ
タンシリサイド化接合の耐熱性」信学技報 ＳＤＭ８７
−１３６ ｐｐ７３）。
【００１２】
【発明の目的】本発明は上記の問題点を解決すべくなさ
れたもので、半導体基板の拡散層と上層配線との接続を
とる場合に半導体基板上の層間膜に形成した接続孔を介
してイオン注入及び活性化を行うことによりコンタクト
補償をする場合についても、その処理により悪影響（シ
リサイド形成の場合のその凝集など、熱処理に伴う悪影
響など）が生じない半導体装置の製造方法を提供するこ
とを目的とする。
れたもので、半導体基板の拡散層と上層配線との接続を
とる場合に半導体基板上の層間膜に形成した接続孔を介
してイオン注入及び活性化を行うことによりコンタクト
補償をする場合についても、その処理により悪影響（シ
リサイド形成の場合のその凝集など、熱処理に伴う悪影
響など）が生じない半導体装置の製造方法を提供するこ
とを目的とする。
【００１３】
【目的を達成するための手段】本発明は、半導体基板の
拡散層と上層配線との接続をとるコンタクト形成工程を
有する半導体装置の製造方法において、半導体基板上の
層間膜に形成した接続孔を介してイオン注入及び活性化
を行うことによりコンタクト補償をするに際し、前記上
層配線との接続をとる埋め込み材料の密着層を形成した
後に該コンタクト補償を行うことを特徴とする半導体装
置の製造方法であって、これにより上記目的を達成する
ものである。
拡散層と上層配線との接続をとるコンタクト形成工程を
有する半導体装置の製造方法において、半導体基板上の
層間膜に形成した接続孔を介してイオン注入及び活性化
を行うことによりコンタクト補償をするに際し、前記上
層配線との接続をとる埋め込み材料の密着層を形成した
後に該コンタクト補償を行うことを特徴とする半導体装
置の製造方法であって、これにより上記目的を達成する
ものである。
【００１４】この場合、上記コンタクト補償イオン注入
におけるイオンの飛程がオーミックコンタクトをとるた
めのメタルの内部に該イオンが飛来する構成で加速電圧
を調整するようにすることができる。
におけるイオンの飛程がオーミックコンタクトをとるた
めのメタルの内部に該イオンが飛来する構成で加速電圧
を調整するようにすることができる。
【００１５】また、上記半導体基板がシリコン基板であ
り、上記拡散層が自己整合的にシリサイド化される構成
とすることができる。
り、上記拡散層が自己整合的にシリサイド化される構成
とすることができる。
【００１６】また、上記処理が熱処理であり、かつ該熱
処理が上記自己整合シリサイドの低抵抗化のために行う
最終的な熱処理を兼ねる構成とすることができる。
処理が上記自己整合シリサイドの低抵抗化のために行う
最終的な熱処理を兼ねる構成とすることができる。
【００１７】
【作用】本発明によれば、接続孔を介してイオン注入及
び活性化を行うことによりコンタクト補償をするに際
し、上層配線との接続をとる埋め込み材料の密着層を形
成した後に該コンタクト補償を行うので、この密着層が
イオン注入やその後の熱処理等の活性化処理が下部に影
響を与えるのを防御する緩衝層として機能し、よってシ
リサイドが形成されている場合もそれに対する悪影響を
防ぐことができる。
び活性化を行うことによりコンタクト補償をするに際
し、上層配線との接続をとる埋め込み材料の密着層を形
成した後に該コンタクト補償を行うので、この密着層が
イオン注入やその後の熱処理等の活性化処理が下部に影
響を与えるのを防御する緩衝層として機能し、よってシ
リサイドが形成されている場合もそれに対する悪影響を
防ぐことができる。
【００１８】また本発明を、上記のコンタクト補償イオ
ン注入におけるイオンの飛程がオーミックコンタクトを
とるためのメタルの内部に来る構成で加速電圧を調整す
るようにすれば、一層この作用を有効に機能せしめるこ
とが可能となる。
ン注入におけるイオンの飛程がオーミックコンタクトを
とるためのメタルの内部に来る構成で加速電圧を調整す
るようにすれば、一層この作用を有効に機能せしめるこ
とが可能となる。
【００１９】
【実施例】以下本発明の実施例について、詳細に説明す
る。但し当然のことではあるが、本発明は以下の実施例
により限定を受けるものではない。
る。但し当然のことではあるが、本発明は以下の実施例
により限定を受けるものではない。
【００２０】実施例１ この実施例は、素子分離にＬＯＣＯＳを用いた通常のバ
ルク（Ｂｕｌｋ）のＳｉ上のＭＯＳプロセスに本発明を
適用した場合の実施例である。本実施例においては、拡
散層とメタルとのコンタクト形成において、第１層目の
金属配線を形成するための密着層用の金属を堆積した後
からコンタクト補償イオン注入及びその活性化の熱処理
を行って、コンタクト形成を行う。図１ないし図７を参
照する。
ルク（Ｂｕｌｋ）のＳｉ上のＭＯＳプロセスに本発明を
適用した場合の実施例である。本実施例においては、拡
散層とメタルとのコンタクト形成において、第１層目の
金属配線を形成するための密着層用の金属を堆積した後
からコンタクト補償イオン注入及びその活性化の熱処理
を行って、コンタクト形成を行う。図１ないし図７を参
照する。
【００２１】本実施例は、半導体基板１（ここではＳｉ
基板）の拡散層１ａ，１ｂと上層配線１２（ここではＡ
ｌ系材料による配線）との接続をとるコンタクト（図７
参照）を形成する工程を有する半導体装置の製造方法に
おいて、半導体基板１上の層間膜７に形成した接続孔８
を介してイオン注入及び活性化を行うことによりコンタ
クト補償をする（図５）に際し、前記上層配線１２との
接続をとる埋め込み材料１１（ここではＷプラグ）の密
着層９（ここではＴｉ／ＴｉＮ層）を形成し（図４）、
その後に該コンタクト補償を行う（図５）構成とする。
基板）の拡散層１ａ，１ｂと上層配線１２（ここではＡ
ｌ系材料による配線）との接続をとるコンタクト（図７
参照）を形成する工程を有する半導体装置の製造方法に
おいて、半導体基板１上の層間膜７に形成した接続孔８
を介してイオン注入及び活性化を行うことによりコンタ
クト補償をする（図５）に際し、前記上層配線１２との
接続をとる埋め込み材料１１（ここではＷプラグ）の密
着層９（ここではＴｉ／ＴｉＮ層）を形成し（図４）、
その後に該コンタクト補償を行う（図５）構成とする。
【００２２】本実施例においては、図５に示す上記コン
タクト補償イオン注入におけるイオンの飛程がオーミッ
クコンタクトをとるためのメタルの内部に来る構成で加
速電圧を調製する。即ち図示例では、密着層９がＴｉ／
ＴｉＮ層から構成されているが、その内のメタルである
Ｔｉにイオンが飛来するイオン飛程で実施する。
タクト補償イオン注入におけるイオンの飛程がオーミッ
クコンタクトをとるためのメタルの内部に来る構成で加
速電圧を調製する。即ち図示例では、密着層９がＴｉ／
ＴｉＮ層から構成されているが、その内のメタルである
Ｔｉにイオンが飛来するイオン飛程で実施する。
【００２３】本実施例においては、上記半導体基板１は
シリコン基板である。また上記コンタクト補償を行うた
めのイオン注入後の処理は熱処理である。
シリコン基板である。また上記コンタクト補償を行うた
めのイオン注入後の処理は熱処理である。
【００２４】更に具体的には、本実施例では以下の工程
を行う。まず、通常の方法で素子分離領域２とするＬＯ
ＣＯＳを形成した後、トランジスタ等の素子を形成し拡
散層を形成する。
を行う。まず、通常の方法で素子分離領域２とするＬＯ
ＣＯＳを形成した後、トランジスタ等の素子を形成し拡
散層を形成する。
【００２５】即ちここではまず図１に示すように半導体
基板１（ここではＳｉ基板）にＬＯＣＯＳ素子分離領域
２及びゲート絶縁膜とする絶縁膜３を酸化により形成す
る。
基板１（ここではＳｉ基板）にＬＯＣＯＳ素子分離領域
２及びゲート絶縁膜とする絶縁膜３を酸化により形成す
る。
【００２６】次にゲートパターニングを行いイオン注入
を行って、図２の構造とする。ここで図２に示す拡散層
１ａ，１ｂは、〜１０ｎｍの薄い酸化膜を通したイオン
注入と、この酸化膜を外方拡散防止層に用いてのイオン
の活性化を行って形成している。即ち図１の状態でゲー
ト材としてポリＳｉ等を形成し、パターニングしてゲー
ト電極４を形成し、その後ＬＤＤイオン注入を行った後
全面にＳｉＯ2 を形成して全面エッチバックしてＬＤＤ
スペーサ５をサイドウォール状に形成する。このエッチ
バック時にゲート電極４の下層以外の基板上の絶縁膜３
は除去される。この後、別途酸化薄膜６を形成し、この
薄い酸化膜６を通したイオン注入により、拡散層１ａ，
１ｂを形成するのである。
を行って、図２の構造とする。ここで図２に示す拡散層
１ａ，１ｂは、〜１０ｎｍの薄い酸化膜を通したイオン
注入と、この酸化膜を外方拡散防止層に用いてのイオン
の活性化を行って形成している。即ち図１の状態でゲー
ト材としてポリＳｉ等を形成し、パターニングしてゲー
ト電極４を形成し、その後ＬＤＤイオン注入を行った後
全面にＳｉＯ2 を形成して全面エッチバックしてＬＤＤ
スペーサ５をサイドウォール状に形成する。このエッチ
バック時にゲート電極４の下層以外の基板上の絶縁膜３
は除去される。この後、別途酸化薄膜６を形成し、この
薄い酸化膜６を通したイオン注入により、拡散層１ａ，
１ｂを形成するのである。
【００２７】次に、層間絶縁膜７を堆積し、コンタクト
ホールパターンのレジストマスクをパターニングし、Ｒ
ＩＥ等にて開口して接続孔８を形成する（図３）。
ホールパターンのレジストマスクをパターニングし、Ｒ
ＩＥ等にて開口して接続孔８を形成する（図３）。
【００２８】続いてブランケットＷ（タングステン）プ
ラグ形成時にタングステン膜の密着層９となるＴｉＮ／
Ｔｉ層をスパッタ法にて堆積する（図４）。この時の密
着層形成のスパッタ条件は、例えば以下の通りとするこ
とができる。 密着層の形成条件 基板温度 ２００℃ 圧力 ０．４Ｐａ ＤＣパワー ５ｋＷ ガス 第１ステップ Ａｒ＝１００ｓｃｃｍ（Ｔｉ３０ｎｍ形成） 第２ステップ Ａｒ／Ｎ2 ＝３０／８０ｓｃｃｍ（Ｔｉ１００ｎｍ形成）
ラグ形成時にタングステン膜の密着層９となるＴｉＮ／
Ｔｉ層をスパッタ法にて堆積する（図４）。この時の密
着層形成のスパッタ条件は、例えば以下の通りとするこ
とができる。 密着層の形成条件 基板温度 ２００℃ 圧力 ０．４Ｐａ ＤＣパワー ５ｋＷ ガス 第１ステップ Ａｒ＝１００ｓｃｃｍ（Ｔｉ３０ｎｍ形成） 第２ステップ Ａｒ／Ｎ2 ＝３０／８０ｓｃｃｍ（Ｔｉ１００ｎｍ形成）
【００２９】更に図５に示すように、レジスト１０をコ
ンタクトよりも大きく開口するようにしてパターニング
し、図示のようにこれをマスクとしてｎ+ 拡散層に対し
てはｎ型の不純物を、またｐ+ 拡散に対してはｐ型の不
純物をそれぞれイオン注入し、コンタクト部分に自己整
合的に拡散層と同じタイプの不純物を導入する（図５は
Ａｓ+ をイオン注入した例を示す）。このコンタクト補
償イオン注入領域を、符号８ａ，８ｂで示す。
ンタクトよりも大きく開口するようにしてパターニング
し、図示のようにこれをマスクとしてｎ+ 拡散層に対し
てはｎ型の不純物を、またｐ+ 拡散に対してはｐ型の不
純物をそれぞれイオン注入し、コンタクト部分に自己整
合的に拡散層と同じタイプの不純物を導入する（図５は
Ａｓ+ をイオン注入した例を示す）。このコンタクト補
償イオン注入領域を、符号８ａ，８ｂで示す。
【００３０】イオン注入の条件は、例えば以下の通りと
することができる。この条件は、イオン注入のイオンの
飛程を、金属（ここではＴｉ）に注入がなされるように
設定したものである。 コンタクトイオン注入の条件 Ａｓ：１Ｅ１４ｃｍ-2 ２０ｋｅＶ （ｎ+ 上の拡散層に対して） Ｂ ：１Ｅ１４ｃｍ-2 １５ｋｅＶ （ｐ+ 上の拡散層に対して）
することができる。この条件は、イオン注入のイオンの
飛程を、金属（ここではＴｉ）に注入がなされるように
設定したものである。 コンタクトイオン注入の条件 Ａｓ：１Ｅ１４ｃｍ-2 ２０ｋｅＶ （ｎ+ 上の拡散層に対して） Ｂ ：１Ｅ１４ｃｍ-2 １５ｋｅＶ （ｐ+ 上の拡散層に対して）
【００３１】その後処理を行うことにより、密着層９か
ら不純物が拡散層に拡散するので、コンタクトの部分に
対してセルフアラインで合わせズレを補償する拡散層が
形成される。この時、密着層９のＴｉＮ中では一般に不
純物の拡散速度は非常に遅く、またコンタクトをとるた
めのメタル（ここではＴｉ）中では不純物の拡散速度は
非常に大きい。よって注入されたイオンは、密着層９の
外方に拡散すること無く、コンタクトに対して高濃度の
拡散層８ａ，８ｂが自己整合的に形成されることになる
（図６）。この時の熱処理の条件は、例えば以下の通り
である。 熱処理条件 ファーネス・アニール ８５０℃ ３０分（Ｎ2 雰囲気中）
ら不純物が拡散層に拡散するので、コンタクトの部分に
対してセルフアラインで合わせズレを補償する拡散層が
形成される。この時、密着層９のＴｉＮ中では一般に不
純物の拡散速度は非常に遅く、またコンタクトをとるた
めのメタル（ここではＴｉ）中では不純物の拡散速度は
非常に大きい。よって注入されたイオンは、密着層９の
外方に拡散すること無く、コンタクトに対して高濃度の
拡散層８ａ，８ｂが自己整合的に形成されることになる
（図６）。この時の熱処理の条件は、例えば以下の通り
である。 熱処理条件 ファーネス・アニール ８５０℃ ３０分（Ｎ2 雰囲気中）
【００３２】以下通常のプロセスに従って埋め込み材１
１としてブランケットＷの堆積とエッチバックを行って
Ｗプラグの形成を行い（図６）、Ａｌ合金等のＡｌ系材
料等による配線１２の形成を行い、ＬＳＩを完成させる
（図７）。
１としてブランケットＷの堆積とエッチバックを行って
Ｗプラグの形成を行い（図６）、Ａｌ合金等のＡｌ系材
料等による配線１２の形成を行い、ＬＳＩを完成させる
（図７）。
【００３３】本実施例によれば、以下に述べる具体的な
効果が得られる。 密着層９の下のコンタクトをとる部分について、セル
フアライン（自己整合的）で合わせズレ補償の拡散層が
形成できる。 密着層９でキャッピングした状態で補償イオン注入し
たイオンの活性化アニールを行うので、不純物の外方拡
散によるＳｉ表面濃度の低下を抑制できる。
効果が得られる。 密着層９の下のコンタクトをとる部分について、セル
フアライン（自己整合的）で合わせズレ補償の拡散層が
形成できる。 密着層９でキャッピングした状態で補償イオン注入し
たイオンの活性化アニールを行うので、不純物の外方拡
散によるＳｉ表面濃度の低下を抑制できる。
【００３４】実施例２ この実施例は、素子分離にＬＯＣＯＳを用いた通常のバ
ルク（Ｂｕｌｋ）のＳｉ上のＭＯＳプロセスに適用した
場合の実施例であり、拡散層にはＴｉ−サリサイドが形
成されている点が、実施例１と異なる。
ルク（Ｂｕｌｋ）のＳｉ上のＭＯＳプロセスに適用した
場合の実施例であり、拡散層にはＴｉ−サリサイドが形
成されている点が、実施例１と異なる。
【００３５】即ち本実施例では、半導体装置基板１（こ
こではＳｉ基板）の拡散層１ａ，１ｂと上層配線１２例
えばＡｌ系材料による配線との接続をとるコンタクトを
形成する工程を有する半導体装置の製造方法において、
半導体基板１上の層間膜７に形成した接続孔８を介して
イオン注入及び活性化を行うことによりコンタクト補償
をする（図１５）に際し、上層配線との接続をとる埋め
込み材料（例えばＷプラグ）の密着層９（ここではＴｉ
／ＴｉＮ層）を形成し（図１４）、その後に該コンタク
ト補償を行う（図１５）構成とするが、本実施例におい
ては、図１５に示す上記コンタクト補償イオン注入にお
けるイオンの飛程がオーミックコンタクトをとるための
メタルの内部に来る構成で加速電圧を調製する。即ち図
示例では、密着層９がＴｉ／ＴｉＮ層から構成されてい
るが、その内のメタルであるＴｉにイオンが飛来するイ
オン飛程で実施する。
こではＳｉ基板）の拡散層１ａ，１ｂと上層配線１２例
えばＡｌ系材料による配線との接続をとるコンタクトを
形成する工程を有する半導体装置の製造方法において、
半導体基板１上の層間膜７に形成した接続孔８を介して
イオン注入及び活性化を行うことによりコンタクト補償
をする（図１５）に際し、上層配線との接続をとる埋め
込み材料（例えばＷプラグ）の密着層９（ここではＴｉ
／ＴｉＮ層）を形成し（図１４）、その後に該コンタク
ト補償を行う（図１５）構成とするが、本実施例におい
ては、図１５に示す上記コンタクト補償イオン注入にお
けるイオンの飛程がオーミックコンタクトをとるための
メタルの内部に来る構成で加速電圧を調製する。即ち図
示例では、密着層９がＴｉ／ＴｉＮ層から構成されてい
るが、その内のメタルであるＴｉにイオンが飛来するイ
オン飛程で実施する。
【００３６】更に、本実施例においては、上記半導体基
板１はシリコン基板であり、上記拡散層が自己整合的に
シリサイド化されている。
板１はシリコン基板であり、上記拡散層が自己整合的に
シリサイド化されている。
【００３７】本実施例においては、上記処理は熱処理で
あり、かつ該熱処理が上記自己整合シリサイドの低抵抗
化のために行う最終的な熱処理を兼ねる態度をとる。
あり、かつ該熱処理が上記自己整合シリサイドの低抵抗
化のために行う最終的な熱処理を兼ねる態度をとる。
【００３８】更に具体的には、本実施例では以下の工程
を行う。図８ないし図１５を参照する。まず、通常の選
択酸化等の方法で素子分離領域２とするＬＯＣＯＳを形
成した後、トランジスタ等の素子を形成し拡散層を形成
する。ここでは図８に示すように半導体基板１（ここで
はＳｉ基板）にＬＯＣＯＳ素子分離領域２及びゲート絶
縁膜とする絶縁膜３を酸化により形成する。
を行う。図８ないし図１５を参照する。まず、通常の選
択酸化等の方法で素子分離領域２とするＬＯＣＯＳを形
成した後、トランジスタ等の素子を形成し拡散層を形成
する。ここでは図８に示すように半導体基板１（ここで
はＳｉ基板）にＬＯＣＯＳ素子分離領域２及びゲート絶
縁膜とする絶縁膜３を酸化により形成する。
【００３９】更に、ゲート材としてポリＳｉを形成し、
ストッパ層とする酸化膜（ＳｉＯ2）を成膜し、ゲート
パターニングを行って図９のようなゲート電極４上にス
トッパ層４ａが形成されたゲート構造を得、ＬＤＤイオ
ン注入後、全面ＳｉＯ2 形成及び全面エッチバックによ
り、ＬＤＤスペーサ５とするゲートサイドウォールを形
成する。以上により図９の構造とする。ゲート電極４を
構成するポリＳｉ上にはストッパ層４ａ（ＳｉＯ2 ）が
形成されているので、後の工程においてゲート上はサリ
サイド化することが防止される。
ストッパ層とする酸化膜（ＳｉＯ2）を成膜し、ゲート
パターニングを行って図９のようなゲート電極４上にス
トッパ層４ａが形成されたゲート構造を得、ＬＤＤイオ
ン注入後、全面ＳｉＯ2 形成及び全面エッチバックによ
り、ＬＤＤスペーサ５とするゲートサイドウォールを形
成する。以上により図９の構造とする。ゲート電極４を
構成するポリＳｉ上にはストッパ層４ａ（ＳｉＯ2 ）が
形成されているので、後の工程においてゲート上はサリ
サイド化することが防止される。
【００４０】続いて、Ｓｉ基板表面に薄い酸化膜６ａを
形成し、実施例１と同様にしてイオン注入を行い、活性
化アニールを施して、拡散層１ａ，１ｂを形成する（図
１０）。
形成し、実施例１と同様にしてイオン注入を行い、活性
化アニールを施して、拡散層１ａ，１ｂを形成する（図
１０）。
【００４１】該薄い酸化膜６ａを希フッ酸にて除去した
後、シリサイド形成材１３としてＴｉを例えば〜３０ｎ
ｍスパッタ法にて堆積する（図１１）。その後、シリサ
イド層１４であるＴｉ−シリサイドを例えば以下の条件
にて拡散層１ａ，１ｂ上に形成し、サリサイド構造とす
る（図１２）。 サリサイド構造の形成ステップ 第１ステップＲＴＡ：６００℃ ３０秒（Ｎ2 雰囲気中） 選択エッチング：Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＝３：１によるウェットエッチング １０分デイップ 上記により図１２に示すようにＳｉ拡散層１ａ，１ｂ上
のＴｉ１３のみがシリサイド化し（シリサイド層を符号
１４で示す）、その他の部分に残ったＴｉ１３はエッチ
ング除去される。
後、シリサイド形成材１３としてＴｉを例えば〜３０ｎ
ｍスパッタ法にて堆積する（図１１）。その後、シリサ
イド層１４であるＴｉ−シリサイドを例えば以下の条件
にて拡散層１ａ，１ｂ上に形成し、サリサイド構造とす
る（図１２）。 サリサイド構造の形成ステップ 第１ステップＲＴＡ：６００℃ ３０秒（Ｎ2 雰囲気中） 選択エッチング：Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＝３：１によるウェットエッチング １０分デイップ 上記により図１２に示すようにＳｉ拡散層１ａ，１ｂ上
のＴｉ１３のみがシリサイド化し（シリサイド層を符号
１４で示す）、その他の部分に残ったＴｉ１３はエッチ
ング除去される。
【００４２】あとは実施例１と同様に、層間絶縁膜７の
堆積、接続孔８（コンタクトホール）の開口（以上によ
り図１３の構造とする）、密着層９としてのＴｉＮ／Ｔ
ｉの堆積（図１４）、コンタクト補償イオン注入（図１
５）とプロセスを進める。ここではコンタクトの合わせ
ずれを補償するために拡散層をコンタクトに対して自己
整合的に形成するための熱処理を、例えば以下の条件に
て行う。 熱処理条件 ＲＴＡ ８５０℃ ３０秒 ｉｎ Ｎ2
堆積、接続孔８（コンタクトホール）の開口（以上によ
り図１３の構造とする）、密着層９としてのＴｉＮ／Ｔ
ｉの堆積（図１４）、コンタクト補償イオン注入（図１
５）とプロセスを進める。ここではコンタクトの合わせ
ずれを補償するために拡散層をコンタクトに対して自己
整合的に形成するための熱処理を、例えば以下の条件に
て行う。 熱処理条件 ＲＴＡ ８５０℃ ３０秒 ｉｎ Ｎ2
【００４３】これにより実施例１と同様に、密着層９か
ら不純物がサリサイド構造をとった拡散層に拡散して、
接続孔８（コンタクト）の部分に対してセルフアライン
で合わせズレを補償する拡散層が形成される。この時、
密着層９のＴｉＮ中では一般に不純物の拡散速度は非常
に遅く、またコンタクトをとるためのメタル（ここでは
ＴｉＳｉ2 ）中では不純物の拡散速度は非常に大きい。
よって注入されたイオンは、密着層９の外方に拡散する
こと無く、コンタクトに対して高濃度の拡散層が自己整
合的に形成されることになる。
ら不純物がサリサイド構造をとった拡散層に拡散して、
接続孔８（コンタクト）の部分に対してセルフアライン
で合わせズレを補償する拡散層が形成される。この時、
密着層９のＴｉＮ中では一般に不純物の拡散速度は非常
に遅く、またコンタクトをとるためのメタル（ここでは
ＴｉＳｉ2 ）中では不純物の拡散速度は非常に大きい。
よって注入されたイオンは、密着層９の外方に拡散する
こと無く、コンタクトに対して高濃度の拡散層が自己整
合的に形成されることになる。
【００４４】以下、実施例１と同様のプロセスに従って
埋め込み材としてブランケットタングステンの堆積とエ
ッチバック、Ａｌ等の配線の形成を行い、ＬＳＩを完成
させる。
埋め込み材としてブランケットタングステンの堆積とエ
ッチバック、Ａｌ等の配線の形成を行い、ＬＳＩを完成
させる。
【００４５】本実施例では特に、上記コンタクトイオン
注入後の活性化アニールとＴｉＳｉ2 の低抵抗化のため
のアニールとを兼用して、プロセスステップ減を図り、
製造コストの削減も図った。
注入後の活性化アニールとＴｉＳｉ2 の低抵抗化のため
のアニールとを兼用して、プロセスステップ減を図り、
製造コストの削減も図った。
【００４６】なお、ここで拡散層１ａ，１ｂ上に形成さ
れた自己整合シリサイドは、Ｔｉ−サリサイドの他にＣ
ｏ−サリサイドや、Ｎｉ−サリサイド等を採用できる。
また密着層９については、上記実施例ではＴｉＮ／Ｔｉ
の場合について説明したが、これは上層材料に対して密
着性を示すものであれば任意に採用でき、例えばＷＮや
ＴｉＢ3 等であってもよい。
れた自己整合シリサイドは、Ｔｉ−サリサイドの他にＣ
ｏ−サリサイドや、Ｎｉ−サリサイド等を採用できる。
また密着層９については、上記実施例ではＴｉＮ／Ｔｉ
の場合について説明したが、これは上層材料に対して密
着性を示すものであれば任意に採用でき、例えばＷＮや
ＴｉＢ3 等であってもよい。
【００４７】本実施例も、実施例１と同様の効果を有
し、密着層９でキャッピングした状態でコンタクト補償
イオン注入のイオンの活性化アニールを行うので、不純
物の外方拡散によるＳｉ表面濃度の低下を抑制でき、ま
た、密着層９の下のコンタクトをとるための金属（シリ
サイド）に対してセルフアライン（自己整合的）で合わ
せズレ補償の拡散層が形成できるという効果があるほ
か、特に次の効果を有する。即ち、拡散層がＴｉＳｉ2
のように低抵抗化のための熱処理を必要とする時、コン
タクトイオン注入後の活性化アニールとＴｉＳｉ2 の低
抵抗化のためのアニールとを兼用することができたの
で、プロセスステップの省略、ひいては製造コストを削
減することが可能となる。更に、拡散層がＴｉＳｉ2 の
ように耐熱性が十分でない材料の場合も、熱処理回数を
減らせ、その結果、熱処理に伴う接合リーク電流の増加
やＴｉＳｉ2 の抵抗値の増加等抑制できる。
し、密着層９でキャッピングした状態でコンタクト補償
イオン注入のイオンの活性化アニールを行うので、不純
物の外方拡散によるＳｉ表面濃度の低下を抑制でき、ま
た、密着層９の下のコンタクトをとるための金属（シリ
サイド）に対してセルフアライン（自己整合的）で合わ
せズレ補償の拡散層が形成できるという効果があるほ
か、特に次の効果を有する。即ち、拡散層がＴｉＳｉ2
のように低抵抗化のための熱処理を必要とする時、コン
タクトイオン注入後の活性化アニールとＴｉＳｉ2 の低
抵抗化のためのアニールとを兼用することができたの
で、プロセスステップの省略、ひいては製造コストを削
減することが可能となる。更に、拡散層がＴｉＳｉ2 の
ように耐熱性が十分でない材料の場合も、熱処理回数を
減らせ、その結果、熱処理に伴う接合リーク電流の増加
やＴｉＳｉ2 の抵抗値の増加等抑制できる。
【００４８】なお本実施例のような密着層９の形成後の
イオン注入と、ＴｉＳｉ2 の凝集に対する対策について
は、次のように考えられる。即ち、ＴｉＳｉ2 の凝集
は、基本的には、ＴｉＳｉ2 のグレインサイズの増大に
より、特に薄膜化時のグレインバウンダリの増大が生
じ、薄膜の不連続化というステップで進むと考えられる
が、本実施例では、キャッピング膜（密着層９）により
グレインの増大をメカニカルな力で抑え込むとともに、
ＴｉＳｉ2 に施される熱処理回数を低減してアニール時
間を短時間化することにより、シリサイドのグレインサ
イズの増大を抑制し、よってこれによって、上記の凝集
の問題を解決できたものである。
イオン注入と、ＴｉＳｉ2 の凝集に対する対策について
は、次のように考えられる。即ち、ＴｉＳｉ2 の凝集
は、基本的には、ＴｉＳｉ2 のグレインサイズの増大に
より、特に薄膜化時のグレインバウンダリの増大が生
じ、薄膜の不連続化というステップで進むと考えられる
が、本実施例では、キャッピング膜（密着層９）により
グレインの増大をメカニカルな力で抑え込むとともに、
ＴｉＳｉ2 に施される熱処理回数を低減してアニール時
間を短時間化することにより、シリサイドのグレインサ
イズの増大を抑制し、よってこれによって、上記の凝集
の問題を解決できたものである。
【００４９】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、半導体基板の拡散層と上層配線との接
続をとる場合に、半導体基板上の層間膜に形成した接続
孔を介してイオン注入及び活性化を行うことによりコン
タクト補償をする場合についても、その処理により不都
合（シリサイド形成の場合のその凝集など、熱処理に伴
う不都合など）が生じないようにすることがきた。
造方法によれば、半導体基板の拡散層と上層配線との接
続をとる場合に、半導体基板上の層間膜に形成した接続
孔を介してイオン注入及び活性化を行うことによりコン
タクト補償をする場合についても、その処理により不都
合（シリサイド形成の場合のその凝集など、熱処理に伴
う不都合など）が生じないようにすることがきた。
【図１】 実施例１の工程を順に断面図で示すものであ
る（１）。
る（１）。
【図２】 実施例１の工程を順に断面図で示すものであ
る（２）。
る（２）。
【図３】 実施例１の工程を順に断面図で示すものであ
る（３）。
る（３）。
【図４】 実施例１の工程を順に断面図で示すものであ
る（４）。
る（４）。
【図５】 実施例１の工程を順に断面図で示すものであ
る（５）。
る（５）。
【図６】 実施例１の工程を順に断面図で示すものであ
る（６）。
る（６）。
【図７】 実施例１の工程を順に断面図で示すものであ
る（７）。
る（７）。
【図８】 実施例２の工程を順に断面図で示すものであ
る（１）。
る（１）。
【図９】 実施例２の工程を順に断面図で示すものであ
る（２）。
る（２）。
【図１０】 実施例２の工程を順に断面図で示すもので
ある（３）。
ある（３）。
【図１１】 実施例２の工程を順に断面図で示すもので
ある（４）。
ある（４）。
【図１２】 実施例２の工程を順に断面図で示すもので
ある（５）。
ある（５）。
【図１３】 実施例２の工程を順に断面図で示すもので
ある（６）。
ある（６）。
【図１４】 実施例２の工程を順に断面図で示すもので
ある（７）。
ある（７）。
【図１５】 実施例２の工程を順に断面図で示すもので
ある（８）。
ある（８）。
【図１６】 従来技術の工程を順に断面図で示すもので
ある（１）。
ある（１）。
【図１７】 従来技術の工程を順に断面図で示すもので
ある（２）。
ある（２）。
【図１８】 従来技術の工程を順に断面図で示すもので
ある（３）。
ある（３）。
１ 半導体基板（Ｓｉ） ２ 素子分離領域（ＬＯＣＯＳ） ３ ゲート絶縁膜（ＳｉＯ2 ） ４ ゲート電極（ポリＳｉ） ４ａ ストッパ層（ＳｉＯ2 ） ５ ＬＤＤスペーサ ６ 薄い酸化膜 ６ａ 薄い酸化膜 ７ 層間絶縁膜 ８ 接続孔（コンタクト） ９ 密着層（Ｔｉ／ＴｉＮ） １０ フォトレジスト（マスク） １１ 埋め込み材（Ｗプラグ） １２ 配線（Ａｌ系材料） １３ シリサイド化に用いる金属（Ｔｉ） １４ シリサイド層
Claims (4)
- 【請求項１】半導体基板の拡散層と上層配線との接続を
とるコンタクト形成工程を有する半導体装置の製造方法
において、 半導体基板上の層間膜に形成した接続孔を介してイオン
注入及び活性化を行うことによりコンタクト補償をする
に際し、前記上層配線との接続をとる埋め込み材料の密
着層を形成した後に該コンタクト補償を行うことを特徴
とする半導体装置の製造方法。 - 【請求項２】上記コンタクト補償イオン注入におけるイ
オンの飛程がオーミックコンタクトをとるためのメタル
の内部に該イオンが飛来する構成で加速電圧を調整する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】上記半導体基板がシリコン基板であり、上
記拡散層が自己整合的にシリサイド化されていることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】上記処理が熱処理であり、かつ該熱処理が
上記自己整合シリサイドの低抵抗化のために行う最終的
な熱処理を兼ねることを特徴とする請求項３に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16192695A JPH0917861A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16192695A JPH0917861A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917861A true JPH0917861A (ja) | 1997-01-17 |
Family
ID=15744668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16192695A Pending JPH0917861A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049185A (ja) * | 2006-10-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-06-28 JP JP16192695A patent/JPH0917861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049185A (ja) * | 2006-10-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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